CN1150560C - 半导体存储器 - Google Patents

Abstract

提供一种在I/O压缩模式时可从一个数据输入输出端子进行任何存储单元的数据的读出/写入的半导体存储器。把缩减读出切换电路1设置在DRAM的数据一致/不一致判定电路120和已缩减的一个数据输入输出端子161.1之间。通过使信号TER、φr1~φr4中之一的信号变成“H”电平，就可读出判定电路(120)的输出数据(DOT)和读出数据(D01~D04)中所需要的数据，并且能确定4个存储单元中哪一个存储单元是坏的。

Description

半导体存储器

本发明涉及一种半导体存储器，特别是，涉及一种具有把多个数据输入输出端子缩减为预定的一个数据输入输出端子的检测模式的半导体存储器。

近年来，随着半导体存储器(DRAM、SRAM等)的存储容量的增加，存在半导体存储器的数据输入输出端子数也增加的趋势。配备有多个数据输入输出端子的半导体存储器，可并行地输入输出多位数据，并且也可适应于使用很宽的数据总线的系统。

图23是表示配备这种多个数据输入输出端子的DRAM结构框图。

参照图23，该DRAM配备有：控制信号输入端子101～103和105、地址信号输入端子组104、n个(这里，n是2以上的自然数)数据输入输出端子106.1～106.n、接地端子107和电源端子108。此外，该DRAM配备有：时钟发生电路109、行和列地址缓冲器110、行译码器111、列译码器112、存储矩阵113、写入电路116和读出电路117，存储矩阵113包括存储器阵列114和读出更新放大器+输入输出控制电路115。

时钟发生电路109，根据由外部给出的信号/RAS、/CAS和/W，通过控制信号输入端子101、102和103，选择规定的工作模式来控制整个DRAM。

行和列地址缓冲器110，根据由外部给出的地址信号Ao～Ai(这里，i是自然数)生成行地址信号RAo～RAi和列地址信号CAo～CAi，并把所生成的信号RAo～RAi和CAo～CAi分别送到行译码器111和列译码器112。

存储器阵列114，分别包括存储一位数据的多个存储单元。多个存储单元每n个为一组，各个组被配置为由行地址和列地址决定的规定地址。

行译码器111响应由行和列地址缓冲器110给出的行地址信号RAo～RAi，指定存储器阵列114的行地址。列译码器112响应由行和列地址缓冲器110给出的列地址信号CAo～CAi，指定存储器阵列114的列地址。

读出更新放大器+输入输出控制电路115把用行译码器111和列译码器112所指定的地址的n个存储单元的每一个连接到数据输入输出线对I/O1～I/On的一端。数据输入输出端子对I/O1～I/On的另一端被连接到写入电路116和读出电路117。在写入模式时，写入电路116通过控制信号输入端子103响应由外部给出的信号/W，把由数据输入输出端子106.1～106.n输入的数据，通过数据输入输出端子对I/O1～I/On送到已选择的n个存储单元。在读出模式时，读出电路117响应由控制信号输入端子105输入的信号/OE，把由已选择的n个存储单元读出的数据输出到数据输入输出端子106.1～106.n。

图24是已省略了表示图23示出的DRAM的存储矩阵113结构的一部分的电路图。

参照图24，存储器阵列114包括：成行列状排列的多个存储单元MC、与各行对应设置的字线WL和与各列对应设置的位线对BL、/BL。

读出更新放大器+输入输出控制电路115包括：与各列对应设置的读出更新放大器SA与列选择门CSG，及n组的数据输入输出线对I/O1～I/On。列择门CSG包括2个N沟道MOS晶体管。

把位线对BL与/BL、读出更新放大器SA和列选择门CSG预先分成每n个为一组，各组的位线对BL1、/BL；…；BLn、/BLn通过对应的读出更新放大器SA1～SAn和列选择门CSG1～CSGn连接到数据输入输出线对I/O1～I/On。

此外，在各组中每一组设有列选择线CSL。当通过列译码器112选择该组的列选择线CSL时，则已连接到该列选择线CSL上的列选择门CSG1～CSGn处在导通状态，从而该组的位线对BL1、/BL；…；BLn、/BLn连接到数据输入输出对I/O1～I/On。

下面，简单说明有关在图23和图24所示的DRAM的工作。

在写入模式时，列译码器112把相应于列地址信号CAo～CAi的组的列选择线CSL上升到选择电平的“H”电平，使列选择门CSG1～CSGn导通。

写入电路116响应信号/W，把来自数据输入输出端子106.1～106.n的写入数据，送到通过数据输入输出线对I/O1～I/On选择的组的位线对BL1、/BL～BLn、/BLn。接着，行译码器111把相应于行地址信号RAo～RAi的行的字线WL上升到选择电平的“H”电平，从而使该行的存储单元MC激活。把相应的位线对BL、/BL的数据，以电荷量的形态写入已激活的存储单元MC中去。

在读出模式时，对各位线对BL、/BL间的电位进行均衡后，把与行地址信号RAo～RAi对应的行的字线WL上升到选择电平的“H”。位线BL、/BL的电位相应于已激活的存储单元MC的数据，只有微小量变化。接着，使读出更新放大器SA激活，把位线BL、/BL中的电位高的一条位线提升到电源电位Vcc为止，而把另一条位线下降到接地电位为止。

其次，列译码器112把对应于列地址信号CAo～CAi的组的列选择线CSL上升到选择电平的“H”电平，并使该组的列选择门CSG1～CSGn导通。已选择的组的位线对BL1、/BL1；…；BL4、/BL4的数据，通过列选择门CSG1～CSGn和数据输入输出线对I/O1～I/On送到读出电路117。读出电路117响应信号/OE，把n位的读出数据输出到数据输入输出端子106.1～106.n。

在这种DRAM中，出厂前需要对各存储单元MC进行数据写入和读出，检测其存储单元MC是否正常，然而，由于在检测装置一侧的数据输入输出端子数有限，所以随着数据输入输出端子106.1～106.n数的增加，用一台检测装置可同时检测DRAM的个数减少了，于是检测成本就增加了。因此，在这样的DRAM中，设置检测模式(以下称为I/O压缩模式)，以便从一个数据输入输出端子同时检测n个存储单元MC，从而可用一台检测装置可检测多个DRAM。

图25是表示在I/O压缩模式下所用的数据一致/不一致判定电路120结构的、其中一部分已省略的电路图。

参照图25，该数据一致/不一致判定电路120，包括：NOR门121与124、NAND门122和反相器123，并且例如把该电路设置在图23的读出电路117内。

各个NOR门121和NAND门122接收由已选择的n个存储单元MC读出的数据DO1～DOn。把NOR门121的输出输入到NOR门124的一个输入节点。把NAND门122的输出通过反相器123输入到NOR门124的另一节点上。把NOR门124的输出DOT，通过图23的数据输入输出端子106.1～106.n之中的预定端子(例如106.1)，输入到检测装置中去。

在已选择的n个存储单元MC中，预先写入同一数据。当全部读出数据DO1～DOn一致时，则NOR门121的输出或反相器123的输出变成“H”电平，而NOR门124的输出变成“L”电平。当读出数据DO1～DOn的数据不一致时，则NOR门121和反相器123的输出都变成“L”电平，而NOR门124的输出则变成“H”电平。

当NOR门124的输出DOT为“L”电平时，检测装置判定n个存储单元MC为正常，而当NOR门124的输出DOT为“H”电平时，则检测装置判定n个存储单元MC之中至少有一个是坏的。

还有，在I/O压缩模式下，由于避免数据输入输出端子106.1～106.n中的数据冲突，所以禁止读出数据DO1～DOn向数据输入输出端子106.1～106.n输出。

图26是表示在I/O压缩模式下所用的缩减写入切换电路131.1～131.n的、其中一部分已省略的电路图。

参照图26，把与数据输入输出端子106.1～106.n对应的输入缓冲器130.1～130.n和缩减写入切换电路131.1～131.n设置在图23的写入电路116内。输入缓冲器130.1，通过数据输入输出端子106.1把从外部送来的写入数据DI1和检测用写入数据DIT，传送到各个缩减写入切换电路131.1～131.n上。输入缓冲器130.1～130.n通过数据输入输出端子106.2～106.n把从外部送来的写入数据DI2～DIn分别传送到缩减写入切换电路131.2～131.n上。

如图27所示，缩减写入切换电路131.n包括有：输入数据DIn的一个输入节点N132、输入数据DIT的另一个节点N134、输出数据DIn或DIT的输出节点N136、开关反相器132、133和反相器134～136。开关反相器132和反相器136串接在一个输入节点N132与输出节点N136之间。反相器134、135和开关反相器133串接在另一个输入节点N134与反相器136的输入节点之间。分别把信号/TE、TE输入到开关反相器132、133的电源节点132a、133a上去。分别把信号TE、/TE输入到开关反相器132、133的接地节点132b、133b上去。其他的缩减写入切换电路131.1～131.n-1的结构也与缩减写入切换电路131.n相同。

在正常写入工作时，把写入数据DI1～DIn送到数据输入输出端子106.1～106.n，同时信号TE变成了“L”电平。通过输入缓冲器130.1～130.n，把写入数据DI1～DIn送到缩减写入切换开关电路131.1～131.n的一个输入节点N132上，而通过开关反相器132和反相器136，输出到输出节点N136上。把由缩减写入切换开关电路131.1～131.n输出的写入数据DI1～～DIn，分别写入已选择的n个存储单元MC上。

在I/O压缩模式时，借助于检测装置把检测用的写入数据DIT送到数据输入输出端子106.1，同时，信号TE变为“H”电平。通过输入缓冲器130.1，把数据DIT送到缩减写入切换开关电路131.1～131.n的另一个输入节点N134上去，而通过反相器134、135、开关反相器133和反相器136输出到输出节点N136上。把由每个缩减写入切换电路131.1～131.n输出的数据DIT分别写入所选定的n个MC存储单元中。

但是，在现有的I/O压缩模式下，借助于图25的数据一致/不一致判定电路，即使能够检测出n个存储单元之中至少有一个是坏的，但也不可能确定是哪一个存储单元MC是坏的。

另外，在现有的I/O压缩模式下，借助于图26和图27的缩减写入切换电路131.1～131.n，即使能够从一个数据输入输出端子106.1把同一数据写入n个的存储单元MC中去，但也不可能把任何数据写入n个的存储单元的每一个中去。因此，不能检测把互相不同的数据写入相邻连接的2个存储单元MC中时的干扰程度。

因此，本发明的主要目的是，提供一种在I/O压缩模式时，能够由一个数据输入输出端子读出任何存储单元的数据的半导体存储器。

此外，本发明的另一个目的是，提供一种在I/O压缩模式时，能够由一个数据输入输出端子把数据写入任何存储单元的半导体存储器。

本发明的第1方面是一种半导体存储器，具有在以n表示2以上的任意整数时，把n个数据输入输出端子缩减为预定的一个数据输入输出端子的检测模式，其特征是配备有：存储器阵列，包括排列成行列状的、按与上述数据输入输出端子个数相同每n预先分组的多个存储单元；第一选择装置，用于根据地址信号选择上述存储器阵列之中的某一组；第二选择装置，用于根据存储单元选择信号选择属于由上述第一选择装置选择的组的n个存储单元之中的一个存储单元；读出装置，用于并行地读出属于由上述第一选择装置选择的组中的n个存储单元的数据DO1至DOn；判定装置，用于响应第一检测信号，判定由上述读出装置读出的n个数据DO1至DOn互相间是否一致，把根据判定结果的数据DOT输出到上述预定的数据输入输出端子；以及门装置，用于响应以与上述第一检测信号不同的定时形成的第二检测信号，使由上述读出装置读出的n个数据DO1至DOn之中由上述第二选择装置选择的1个存储单元的数据输出到预定的数据输入输出端子。

在本发明的第2方面中，根据本发明的第一方面的第1和第2的检测信号是由外部通过预定的数据输入输出端子提供的。

根据本发明的第3方面是一种半导体存储器，具有在以n表示2以上的任意整数时，把n个数据输入输出端子缩减为预定的一个数据输入输出端子的检测模式，配备有：存储器阵列，包括排列成行列状的、按与上述数据输入输出端子个数相同每n个预先分组的多个存储单元；第一选择装置，用于根据地址信号选择上述存储器阵列之中的一组；第二选择装置，用于根据存储单元选择信号，选择由上述第一选择装置选择的组中的某一存储单元；第一写入装置，用于响应第一检测信号，把送到上述预定的数据输入输出端子的数据DIT并行地写入由上述第一选择装置选择的组的多个存储单元；以及第二写入装置，用于响应以与上述第一检测信号不同的定时形成的第二检测信号，把送到上述预定的数据输入输出端子的数据DIT写入由上述第二选择装置选择的存储单元。

在本发明的第4方面中，在本发明的第三方面中还设置有：读出装置，用于响应读出控制信号，并行地读出属于由上述第一选择装置选择的组的n个存储单元的数据DO1至DOn；判定装置，用于响应第三检测信号，判定由上述读出装置读出的n个数据是DO1至DOn否一致，把对应判定结果的数据DOT输出到上述预定的数据输入输出端子；以及门装置，用于响应第四检测信号，使由上述读出装置读出的n个数据DO1至DOn之中由上述第二选择装置选择的存储单元的数据输出到上述预定的数据输入输出端子。

在本发明的第5方面中，本发明的第4方面的第三和第四的检测信号是从外部通过预定的数据输入输出端子提供的。

在本发明的第6方面中，本发明的第1至第5方面的任一项的第二选择装置顺序地选择属于由第一选择装置已选择的组的多个存储单元中的每一个。

本发明的第7方面的一种半导体存储器，备有在以n表示2以上的任意整数时，分别包含n个数据输入输出端子的n个数据输入输出端子组，并具有把各组的n个数据输入输出端子缩减为各组的预定的一个数据输入输出端子的检测模式，配备有：n个存储器阵列，分别对应于上述n个数据输入输出端子组而设置，排列成行列状，按与对应组的数据输入输出端子相同的数目每n个预先分成组的存储单元；第一选择装置，根据存储器阵列选择信号选择上述多个存储器阵列之中的某一存储器阵列；第二选择装置，对应于各存储器阵列而设置，根据地址信号选择对应的存储器阵列之中的某一组；读出装置，对应于各存储器阵列而设置，并行地读出属于由对应的上述第二选择装置选择的组的n个存储单元的数据DO1至DOn；判定装置，对应于各存储器阵列而设置，响应第一检测信号，判定由对应的读出装置读出的n个数据DO1至DOn是否一致，把根据判定结果的数据DOT输出到对应的预定的数据输入输出端子；以及门装置，用于响应以与所述第一检测信号不同的定时形成的第二检测信号，使从由上述第一选择装置选择的存储器阵列中由上述第二选择装置选择的组中通过上述读出装置读出的n个数据DO1至DOn，分别输出到多个上述预定的数据输入输出端子。

图1是表示本发明实施例1的DRAM的缩减写入切换电路结构的电路简图。

图2是表示用于产生图1示出的信号TER、φr1～φr4的电路的、其中一部分已省略的电路简图。

图3是表示图1示出的缩减写入切换电路在普通I/O压缩模式时的工作的时间图。

图4是表示图1示出的缩减写入切换电路在特殊I/O压缩模式时的工作的时间图。

图5是表示本发明实施例2的DRAM缩减写入切换电路结构的电路图。

图6是表示图5示出的缩减写入切换电路在特殊I/O压缩模式时的工作的时间图。

图7是表示本发明实施例3的DRAM与I/O压缩模式的数据读出相关部分结构的电路简图。

图8是表示图7示出的顺序输出电路结构的电路简图。

图9是表示图8示出的顺序输出电路工作的电路简图。

图10是表示以图7中说明的DRAM中所含有的缩减写入切换电路结构的电路简图。

图11是表示图10示出的缩减写入切换电路工作的时间图。

图12是表示在以图7中说明的DRAM中含有的信号发生电路结构的、其中一部分已省略的电路简图。

图13是表示图12示出的信号发生电路的工作的时间图。

图14是表示本发明实施例4的DRAM的缩减写入切换电路结构的电路简图。

图15是表示在图14示出的缩减写入切换电路的信号φa、φb的时间图。

图16是表示图14示出的缩减写入切换电路工作的时间图。

图17是表示图14示出的缩减写入切换电路工作的另一图。

图18是表示为产生在图14所示的缩减写入切换电路中所用的信号/RE1～/RE4的信号发生电路结构的、其中一部分已省略的电路简图。

图19是表示图18中示出的信号发生电路工作的时间图。

图20是表示本发明实施例5的DRAM的顺序输出电路结构的电路图。

图21是表示图20示出的顺序输出电路工作的时间图。

图22是表示本发明实施例6的DRAM的顺序输出电路结构的电路简图。

图23是表示现有的DRAM总体结构的、其中一部分已省略的电路简图。

图24是图23所示的DRAM的存储矩阵结构的、其中一部分已省略的电路简图。

图25是表示在图23所示的DRAM中含有的数据一致/不一致的判定电路结构的、其中一部分电路已省略的电路简图。

实施例1

图1是表示本发明实施例1的DRAM的主要部分结构的电路简图。

参照图1，本DRAM与现有的DRAM的不同点在于，新设置一种缩减写入切换电路1。缩减写入切换电路1包括：开关反相器2、反相器3和门电路4.1～4.4。开关反相器2接收在图25中已说明的数据一致/不一致判定电路120(其中，n＝4)的输出数据DOT。分别把信号TER、/TER(第一检测信号)输入到开关反相器2的电源节点2a和接地节点2b上。

门电路4.1～4.4分别包括开关反相器5和反相器6。门电路4.1～4.4的开关反相器5分别接受读出数据DO1～DO4。把信号φr1～φr4(第二检测信号)直接输入到门电路4.1～4.4的开关反相器5的电源节点5a上，同时，通过反相器6也输入到开关反相器5的接地节点5b。

开关反相器2和门电路4.1～4.4的开关反相器5的输出一起输入到反相器3。反相器3的输出通过已缩减的数据输入输出端子(例如106.1)送到检测装置。

如图2所示，由压缩模式入口信号发生电路7、WCBR定时检测电路8和AND门9.0～9.4产生信号TER、φr1～φr4。简退模式入口信号发生器电路7对施加过电压Vcc电平的地址信号输入端于的组合进行译码，产生信号TER、φr1～φr4，再把这些信号TER、φr1～φr4分别送到AND门9.0～9.4的一个输入节点上。WCBR定时检测电路8在信号/W、/CAS变成“L”电平后，检测信号/RAS变成“L”电平的WCBR(/W、/CAS在/RAS以前)的时序，把“H”电平的信号WCBR送到AND门9.0～9.4的另一输入节点上。AND门9.0～9.4根据所给予的WCBR信号，让压缩模式入口信号发生电路7的输出信号TER、φr1～φr4通向图1的缩减写入切换电路1。

下面，说明有关该DRAM的工作。如图3所示，在WCBR的定时期间普通I/O压缩模式提供信号/W、/CAR、/RAS，同时，借助于对指定的地址信号(例如A0)的输入端子施加过电压Vcc电平而进入。

这种情况下，信号TER变成“H”电平，把信号φr1～φr4都固定于“L”电平，图1的开关反相器2激活，而门电路4.1～4.4的开关反相器5去激活，从而变成与现有的DRAM同样的结构。与现有的一样，进行数据DIT的写入和数据DOT的读出以后，通过执行/RAS单独更新或/CAS在/RAS之前更新周期，解除普通I/O压缩模式而对DRAM进行复位。

在普通I/O缩减化模式下，知道某一组的4个存储单元MC中至少有1个存储单元MC是坏的，但不可能确定究竟哪一个MC存储单元坏了。因此，需要执行下面的特殊I/O压缩模式。

如图4所示，特殊I/O压缩模式在WCBR的定时期间提供信号/W、/CAS、/RAS，同时通过把过电压Vcc电平加到与进入普通I/O压缩模式时不同的地址信号(例如A1)的输入端子上而进入。这时，采用改变施加过电压Vcc电平的地址信号输入端子的组合(例如，A1和A2、A2和A3等)的办法，有选择地产生信号φr1～φr4中的任何一个信号。

在特殊I/O压缩模式下，信号TER变成“L”电平，已选择的信号(例如φr1)变成了“H”电平，于是使图1的门电路4.1的开关反相器5激活，而使开关反相器2和门电路4.2～4.4的开关反相器5去激活。此后，按普通的读出工作去读出读出数据DO1，通过已缩减的数据输入输出端子106.1把读出数据DO1提供给检测装置。检测装置产生各信号φr1～φr4并读出各数据DO1～DO4，通过将读出数据DO1～DO4与写入数据DIT作比较，从而确定4个存储单元MC之中坏的存储单元。特殊I/O压缩模式的解除与普通I/O压缩模式的解除同样进行。

另外，即使在特殊I/O压缩模式下，为了避免数据输入输出端子106.1～106.n上的数据冲突，禁止向数据输入输出端子106.1～106.n输出读出数据DO1～DOn。

在本实施例中，在I/O压缩模式下，由于设置了缩减写入切换电路1，让数据一致/不一致判定电路120的输出数据DOT和读出数据DO1～DO4之中的任一个数据有选择地通向数据输入输出端子106.1，所以，通过在数据输入输出端子106.1输出的数据进行判定，就可指定不好的组中的哪一个存储单元是坏的。

实施例2

图5是表示本发明实施例2的DRAM主要部分的电路简图。

参照图5，本DRAM与实施例1的DRAM不同点是，用缩减写入切换电路10.1～10.4来替换缩减写入切换电路131.1～131.4。与缩减写入切换电路131.4不同，在缩减写入切换电路10.4中进一步设置了反相器11和开关反相器12、13。反相器11和开关反相器12被串接在开关反相器132和反相器136之间。分别把信号/φw4、φw4输入到开关反相器12、13的电源节点12a、13a上。分别把信号/φw4、φw4输入到开关反相器12、13的接地节点12b、13b上。用信号TEW/TEW来取代信号TE/TE送到开关反相器132，133上。信号TEW、φw1～φw4在图2已说明的电路中以与信号TER、φr1～φr4相同的方式产生。缩减写入切换电路131.1～131.3也具有同样的结构。

下面，说明有关本DRAM的工作。用与图3所示方法同样的方法进入普通I/O压缩模式。在该模式下，信号TEW变成“H”电平，信号φw1～φw4固定于“L”电平，从而使图5的开关反相器133激活，而使开关反相器12、13、132去激活。这种情况下，与现有的DRAM同样，把同一数据DIT并行地写入由1个数据输入输出端子106.1选择的组的4个存储单元MC。

在普通I/O压缩模式下，同一的数据只能写入已选择组的4个存储单元MC，所以不能检测在相邻连接的2个存储单元MC写入不同数据时的干扰程度。因此，需要执行下面的特殊I/O压缩模式。

如图6所示，通过在WCBR的定时期间提供信号/W、/CAS、/RAS，同时通过把过电压Vcc电平加到指定的地址信号(例如A8)的输入端子来进入特殊I/O压缩模式。这时，改变施加过电压Vcc电平的地址信号的输入端子的组合可选择性地产生信号φw1～φw4之中的任一信号。

在特殊I/O压缩模式下，信号TEW变成“L”电平，已选择的信号(例如φw4)变成“H”电平，使图4的开关反相器13、132激活，而开关反相器12、133去激活。此后，以普通的写入工作把写入数据DIT送到存储单元MC中去。

检测装置产生各个信号φw1～φw4，并交替地把不同的数据写入已选择的组的4个存储单元MC。此外，检测装置利用图1的缩减写入切换电路1读出4个存储单元的每一个数据，根据读出结果，判定邻接的2个存储单元MC之间的干扰程度。

在本实施例中，在I/O压缩模式下，设置缩减写入切换电路10.1～10.4，用于独立地把数据写入由数据输入输出端子106.1已选择的组的4个存储单元MC的每一个。因而，借助于把互相不同的数据写入邻接的2个存储单元MC的每一个可以检测出邻接的2个存储单元MC之间的干扰程度。

实施例3

本实施例3的DRAM用页模式的5个周期，在最初1个周期中，以普通I/O压缩模式进行读出/写入，其后的4个周期以特殊的I/O压缩模式进行读出/写入。

在该DRAM中，如图7所示，顺序输出电路20设置在数据一致/不一致判定电路120和缩减的数据输入输出端子106.1之间。顺序输出电路20如图8所示，配备有5个门电路21.1～21.4和反相器25，每个门电路21.1～21.4分别包括NOR门22、反相器23和开关反相器24。

门电路21.1～21.4的NOR门22的一个输入节点共同接收信号/TE。门电路21.1～21.4的NOR门22的另一输出节点分别接收信号/RE0～RE4。信号/TE是在I/O压缩模式时变成“L”电平的信号。信号/RE0～RE4与信号/CAS同步并逐个顺序变成“L”电平信号。

NOR门22的输出通过反相器23输入到开关反相器24的接地节点24b上，同时还直接输入到开关反相器24的电源节点24a上。门电路21.0～21.4的开关反相器24分别接收数据DOT、DO1～DO4。门电路21.0～21.4的开关反相器24的输出共同输入到反相器25。反相器25的输出通过数据输入输出端子106.1输入到检测装置。

如进入I/O压缩模式，信号/TE成为“L”电平，则门电路21.0～21.4的NOR门22分别对信号/RE0～RE4作为反相器进行工作。如图9所示，信号/RAS下降到“L”电平后，如信号/CAS、/OE的逻辑电平发生变化，则与信号/CAS同步，信号/RE0～RE4逐个顺序变成“L”电平，门电路21.0～21.4的开关反相器24逐个顺序被激活，从而把数据DOT、DO1～DO4逐个顺序输出。

此外，在该DRAM中，以图10的缩减写入切换电路30.1～30.n替换缩减写入切换电路131.1～131.n(n＝4)。在缩减写入切换电路30.4中，以开关反相器31替换缩减写入切换电路131.n的(n＝4)的反相器135，以及新设置串联的反相器32和开关反相器33。把串联的反相器32和开关反相器33与串联的反相器134和开关反相器31并联。分别把信号RE0、/RE0送到开关反相器31的电源节点31a和接地节点31b上。分别把信号RE4、/RE4送到开关反相器33的电源节点33a和接地节点33b上。

一旦进入I/O压缩模式，信号/TE成为“L”电平，则使缩减写入切换电路30.1～30.4的开关反相器133激活，而开关反相器132去激活。如图11所示，信号/RAS下降到“L”电平之后，如信号/CAS、/W的逻辑电平变化，则与信号/CAS同步，信号/RE0～/RE4逐个顺序变成“L”电平，将缩减写入切换电路30.1～30.4的开关反相器31一起激活后，缩减写入切换电路30.1～30.4的开关反相器33逐个顺序激活，从而检测数据DIT0～DIT4顺序地被写入。

图12是举例示出以与信号/CAS同步的方式把信号/RE0～/RE4逐个顺序变成“L”电平的信号发生电路结构的、其中一部分已省略的电路简图。

参照图12，该信号发生电路包括分别与信号/RE0～/RE4对应而设置的移位电路40.0～40.4，并把移位电路40.0～40.4连接成环状。

移位电路40.0包括传输门41～43和反相器44～48。传输门42、反相器44、传输门43和反相器46串联在输入节点N42和输出节点N46之间。把反相器45、47分别反向并联在反相器44、46上。由反相器44与45、46与47分别组成锁存电路49、50。把传输门41连接在接地电位的GND线和锁存电路49的输入节点之间。把锁存电路49的输出输入到反相器48，而反相器48的输出变成信号/RE0。传输门41的P沟道MOS晶体管一侧的栅极和N沟道MOS晶体管一侧的栅极，分别接收信号NAL、/NAL。传输门42的P沟道MOS晶体管一侧的栅极和N沟道MOS晶体管一侧的栅极，分别接收信号/SR1、SR1。传输门43的P沟道MOS晶体管一侧的栅极和N沟道MOS晶体管一侧的栅极，分别接收信号SR2、/SR2。

除了传输门41连接在电源电位Vcc线与锁存电路49的输入节点之间以及反相器48的输出分别成为信号/RE1～/RE4这两点不同之外，各移位电路40.1～40.4的结构与移位电路40.0的结构相同。

下面，说明有关该信号发生电路的工作。在初始状态下，如图13所示，信号/NAL、/SR1、/SR2都变成了“L”电平，传输门41、42导通，而传输门43不导通。这时信号/RE0为“L”电平，信号/RE1～/RE4为“H”电平。

信号/RAS下降到“L”电平以后，响应信号/CAS的第1次下降，信号NAL、/SR2上升到“H”电平，信号SR1下降到“L”电平，传输门41、42不导通，而传输门43导通。因此，锁存电路49的输出传送到锁存电路50，锁存电路50的输出变成“L”电平。

接着，如信号/CAS上升，则信号SR1、/SR2反相而分别变成“H”电平和“L”电平，传输门42导通，而传输门43不导通。因此，前级的移位电路40.1～40.4的锁存电路50的输出传送到后级的移位电路40.1～40.4的锁存电路49，信号/RE1变成“L”电平，信号/RE2～/RE4、信号/RE0都变成“H”电平。此后，信号/CAS每次从“L”电平上升到“H”电平，“L”电平的信号就从前级的移位电路传送到后级的移位电路。这样一来，信号/RE0～/RE4就与信号/CAS同步逐个顺序变成“L”电平。

在本实施例中，除获得与实施例1、2同样的效果外，在I/O压缩模式时，顺序地连续地进行数据DOT、DO1～DO4的输出和数据DIT0～DIT4的写入，因而使检测工作简化。

实施例4

本实施例4的DRAM是实施例3的DRAM的变形例，用页面模式的5个周期的最初周期的输入数据DIT来决定其后的工作模式。

在本DRAM中，以缩减写入切换电路51.1～51.4来替换图10说明的缩减写入切换电路30.1～30.4。如图14所示，在缩减写入切换电路51.4中除了缩减写入切换电路30.4的构成元件外，还设置有传输门52、53、反相器54～59和AND门60。传输门52、反相器54、传输门53和反相器56串接在输入节点N134和开关反相器31的接地节点31b之间。反相器55、57分别反向并联在反相器54与56上。反相器54与55、56与57分别组成锁存电路61、62。

分别把信号/φa、φa送到传输门52的P的沟道MOS晶体管一侧的栅极和N沟道MOS晶体管一侧的栅极上。分别把信号φb、/φb送到传输门53的P的沟道MOS晶体管一侧的栅极和N沟道MOS晶体管一侧的栅极上。反相器58连接在开关反相器31的接地节点31b和电源节点31a之间。反相器59连接开关反相器33的接地节点33b和电源节点33a之间。AND门60接收信号/RE4和锁存电路62的输出，而把其输出输入到开关反相器33的接地节点33b上。

下面，说明有关该DRAM的工作。当进入I/O压缩模式，且信号/TE变成“L”电平时，则使开关反相器133激活，而使开关反相器132去激活。信号/RAS下降到“L”电平之后，一旦信号/CAS下降，如图15所示，信号φa上升到“H”电平，传输门52导通，数据DIT闩锁在锁存电路61中。

接着，如信号/CAS一上升，则信号φa下降到“L”电平，同时信号φb上升到“H”电平，传输门52不导通而传输门53导通，锁存电路61的输出传送到锁存电路62。因此，信号/CAS第1次下降时的数据DIT被锁存，并把其输入到开关反相器31的接地节点31b和AND门60的一个输入节点。

当信号/CAS的第1次下降时的数据DIT为“L”电平的情况下，使开关反相器31激活，同时AND门60的输出变成“L”电平，开关反相器33也被激活。这时，如图16所示，把同一数据DIT0并行地写入到选定的组的4个存储单元MC中。

当信号/CAS的第1次下降时的数据DIT为“H”电平的情况下，使开关反相器31去激活，同时AND门60让信号/RE4通向开关反相器33的接地节点33b。因而，如图17所示，以与信号/CAS同步的方式把数据DIT1～DIT4顺序写入选定的组的4个存储单元MC。

还有，如最初的输入数据DIT没有写入到MC存储单元，那末最初输入数据DIT时，就把信号/W固定为“H”电平。

图18是举例示出以与信号/CAS同步的方式把信号/RE1～/RE4逐个顺序变成“L”电平的信号发生电路结构的、其中一部分已省略的电路简图。

参照图18，本信号发生电路与图12的信号发生电路的不同点是，去掉了移位电路40.0，并以信号NAL’替换信号NAL。

如图19所示，信号NAL’是一种响应信号/CAS的第2次上升而上升到“H”电平的信号。因此，在最初的1个周期中可防止页面工作开始。其他的工作与图12的信号发生电路一样，因此其说明不再重复。

在本实施例中，除可获得与实施例3同样的效果以外，由于用页面模式的5个周期的最初周期输入数据DIT来决定其后的工作模式，所以可谋求简化检测工作的相位。

实施例5

图20是表示本实施例5的DRAM的主要部分结构的电路简图。

参照图20，本DRAM与现有DRAM的不同点是，新设置了顺序输出电路70。该顺序输出电路70是从图8的顺序输出电路20中去掉了门电路21.0，并以信号/TE’替换信号/TE。信号/OE、/W变成“L”电平以后，信号/TE’响应于信号/CAS、信号/RAS顺序下降到“L”电平，变成“L”电平的信号。信号/RE1～/RE4由图18的信号发生电路产生。

如图21所示，信号/OE、/W变成了“L”电平之后，在信号/CAS、信号/RAS顺序下降到“L”电平的定时期间，4次输入信号/OE、/W、/CAS、/RAS，并与信号/OE、/W、/CAS、/RAS同步顺序输出数据DO1～DO4。

即使在本实施例5中，也获得与实施例3同样的效果。

实施例6

本实施例6的DRAM配备有16个数据输入输出端子106.1～106.16和4个数据一致/不一致判定电路120.1～120.4。在I/O压缩模式时，并行地读出16个数据DO1～DO16；分别用一致/不一致判定电路120.1～120.4判定数据DO1～DO4、DO5～DO8、DO9～DO12、DO13～DO16的一致/不一致；以及把一致/不一致判定电路120.1～120.4的输出数据DOT1～DOT4分别输送到数据输入输出端子106.1、106.6、106.9、106.13。对应于数据输入输出端子106.1、106.6、106.9、106.13，分别配置有图22的顺序输出电路80.m(m＝1、2、3、4)。

顺序输出电路80.m配备有门器件81、82.1～82.4和锁存电路85。锁存电路85包括互相反向并联的2个反相器83、84。门电路81包括NOR门86、反相器87和开关反相器88。NOR门86接收信号/TE、φr1’～φr4’。NOR门86的输出通过反相器87输入到开关反相器88的接地节点88b上，同时还被直接输入开关反相器88的电源节点88a。开关反相器88接收数据一致/不一致判定电路120.m的输出DOTm。

门电路82.1～82.4分别包括门元件89、反相器90和开关反相器91。门电路82.1～82.4的门元件89分别接收信号φr1’～φr4’，当信号/TE变成“L”电平时，它还是分别通过信号φr1’～φr4’的元件。门元件89的输出通过反相器90输入到开关反相器91的接地节点91b上，同时还直接输入到开关反相器91的电源节点91a上。门电路82.1～82.4的开关反相器91分别接收读出数据DOm、DOm+4、DOm+8和DOm+12。

门电路81的开关反相器88和门电路82.1～82.4的开关反相器91的输出都输入锁存电路85。锁存电路85的输出通过对应的数据输入输出端子106.1、106.5、106.9或106.13输入检测装置。

信号φr1’～φr4’与实施例1中已说明的信号φr1～φr4相同，在进入I/O压缩模式时，通过把过电压Vcc电平加到指定的地址信号的输入输出端子而产生。或全部信号φr1’～φr4’变成“L”电平，或信号φr1’～φr4’之中的一个信号变成“H”电平。

一旦进入I/O压缩模式，则信号/TE变成“L”电平。当信号φr1’～φr4’全部都为“L”电平时，门电路81的开关反相器88被激活，通过锁存电路85把一致/不一致判定电路120.1～120.4的输出数据DOT1～DOT4分别输送到对应的数据输入输出端子106.1、106.5、106.9和106.13上。

在信号φr1’～φr4’之中只有信号φr1’为“H”电平的情况下，门电路82.1的开关反相器91被激活，并通过对应的锁存电路85把读出数据DO1～DO4分别输出到对应的数据输入输出端子106.1、106.5、106.9和106.13。

在信号φr1’～φr4’之中只有信号φr2’为“H”电平的情况下，门电路82.2的开关反相器91被激活，并通过对应的锁存电路85把读出数据DO5～DO8分别输出到对应的数据输入输出端子106.1、106.5、106.9和106.13。

在信号φr1’～φr4’之中只有信号φr3’为“H”电平的情况下，门电路82.3的开关反相器91被激活，并通过对应的锁存电路85把读出数据DO9～DO12分别输出到对应的数据输入输出端子106.1、106.5、106.9和106.13。

在信号φr1’～φr4’之中只有信号φr4’为“H”电平的情况下，门电路82.4的开关反相器91被激活，并通过对应的锁存电路85把读出数据DO13～DO16分别输出到对应的数据输入输出端子106.1、106.5、106.9和106.13。

在本实施例中，除获得与实施例1同样的效果外，即使数据输入输出端子数进一步增加的情况下，也能容易地适应。

如上所述，在本发明的第1方面中增加了判定多个读出数据的一致/不一致的判定装置，并设置有把多个读出数据之中已选择的数据送到预定的数据输入输出端子的门装置。因此，通过对在预定的数据输入输出端子上输出的数据进行判定，就可确定已读出多个数据的多个存储单元之中坏的存储单元。

在本发明的第2方面中，从预定的数据输入输出端子输入用于使本发明的第1方面的判定装置激活的第一检测信号和用于使门装置激活的第二检测信号。所以，可以容易地进行第一和第二检测信号的输入。

在本发明的第3方面中，增加了把送到预定的数据输入输出端子上的数据并行地写入多个存储单元的第一写入装置，并设置有把送到预定的数据输入输出端子上的数据写入多个存储单元之中已选择的存储单元的第二写入装置。所以，可以把互相不同的的数据写入邻接的2个存储单元中的每一个，并可检测出邻接的2个存储单元之间的干扰程度。

本发明的第4方面中，在本发明的第3方面中还设置有判定多个读出数据一致/不一致的判定装置和把多个读出数据中已选择的数据送到预定的数据输入输出端子的门装置。所以通过对在预定的数据输入输出端子输出的数据进行判定，就可以确定已读出多个数据的多个存储单元之中坏的存储单元。

本发明的第5方面中，从预定的数据输入输出端子输入用于使本发明的第4方面中的判定装置激活的第三检测信号和用于使门装置激活的第四检测信号。所以可以很容易地进行第三和第四检测信号的输入。

本发明的第6方面中，在从本发明的第1至第5方面的任一方面中，顺序地选择多个存储单元，进行各存储单元的数据的读出/写入。所以，可谋求检测工作的简化。

本发明的第7方面中，对应于多个存储器阵列而设置有多个数据输入输出端子组，并把各组的多个数据输入输出端子缩减为各组预定的数据输入输出端子。除了判定装置外还设置了门装置，该判定装置对应于各存储器阵列而设置，对从对应的存储器阵列读出的多个数据的一致/不一致进行判定，并把其判定结果输出到对应预定的数据输入输出端子，该门装置将从已选择的存储器阵列读出的多个数据分别通向多个预定的数据输入输出端子。所以，除获得与本发明的第1方面相同的效果外，可以很容易适应数据输入输出端子的增加。

Claims (7)

1、一种半导体存储器，具有在以n表示2以上的任意整数时，把n个数据输入输出端子缩减为预定的一个数据输入输出端子的检测模式，其特征是配备有：

存储器阵列，包括排列成行列状的、按与上述数据输入输出端子个数相同每n个预先分组的多个存储单元；

第一选择装置，用于根据地址信号选择上述存储器阵列之中的某一组；

第二选择装置，用于根据存储单元选择信号选择属于由上述第一选择装置选择的组的n个存储单元之中的一个存储单元；

读出装置，用于并行地读出属于由上述第一选择装置选择的组中的n个存储单元的数据DO1至DOn；

判定装置，用于响应第一检测信号，判定由上述读出装置读出的n个数据DO1至DOn互相间是否一致，把根据判定结果的数据DOT输出到上述预定的数据输入输出端子；以及

门装置，用于响应以与上述第一检测信号不同的定时形成的第二检测信号，使由上述读出装置读出的n个数据DO1至DOn之中由上述第二选择装置选择的1个存储单元的数据输出到预定的数据输入输出端子。

2、根据权利要求1所述的半导体存储器，其特征是，上述第一和第二检测信号是由外部通过上述预定的数据输入输出端子提供的。

3、一种半导体存储器，具有在以n表示2以上的任意整数时，把n个数据输入输出端子缩减为预定的一个数据输入输出端子的检测模式，配备有：

存储器阵列，包括排列成行列状的、按与上述数据输入输出端子个数相同每n个预先分组的多个存储单元；

第一选择装置，用于根据地址信号选择上述存储器阵列之中的一组；

第二选择装置，用于根据存储单元选择信号，选择由上述第一选择装置选择的组中的某一存储单元；

第一写入装置，用于响应第一检测信号，把送到上述预定的数据输入输出端子的数据DIT并行地写入由上述第一选择装置选择的组的多个存储单元；以及

第二写入装置，用于响应以与上述第一检测信号不同的定时形成的第二检测信号，把送到上述预定的数据输入输出端子的数据DIT写入由上述第二选择装置选择的存储单元。

4、根据权利要求3所述的半导体存储器，其特征是，还配备有：

读出装置，用于响应读出控制信号，并行地读出属于由上述第一选择装置选择的组的n个存储单元的数据DO1至DOn；

判定装置，用于响应第三检测信号，判定由上述读出装置读出的n个数据DO1至DOn是否一致，把对应判定结果的数据DOT输出到上述预定的数据输入输出端子；以及

门装置，用于响应第四检测信号，使由上述读出装置读出的n个数据DO1至DOn之中由上述第二选择装置选择的存储单元的数据输出到上述预定的数据输入输出端子。

5、根据权利要求4所述的半导体存储器，其特征是，上述第三和第四检测信号是由外部通过上述预定的数据输入输出端子提供的。

6、根据权利要求1至5的任一项的半导体存储器，其特征是，

上述第二选择装置顺序地选择属于由上述第一选择装置选择的组的多个存储单元的每一个。

7、一种半导体存储器，备有在以n表示2以上的任意整数时，分别包含n个数据输入输出端子的n个数据输入输出端子组，并具有把各组的n个数据输入输出端子缩减为各组的预定的一个数据输入输出端子的检测模式，配备有：

n个存储器阵列，分别对应于上述n个数据输入输出端子组而设置，排列成行列状，按与对应组的数据输入输出端子相同的数目每n个预先分成组的存储单元；

第一选择装置，根据存储器阵列选择信号选择上述多个存储器阵列之中的某一存储器阵列；

第二选择装置，对应于各存储器阵列而设置，根据地址信号选择对应的存储器阵列之中的某一组；

读出装置，对应于各存储器阵列而设置，并行地读出属于由对应的上述第二选择装置选择的组的n个存储单元的数据DO1至DOn；

判定装置，对应于各存储器阵列而设置，响应第一检测信号，判定由对应的读出装置读出的n个数据DO1至DOn是否一致，把根据判定结果的数据DOT输出到对应的预定的数据输入输出端子；以及

门装置，用于响应以与所述第一检测信号不同的定时形成的第二检测信号，使从由上述第一选择装置选择的存储器阵列中由上述第二选择装置选择的组中通过上述读出装置读出的n个数据DO1至DOn，分别输出到多个上述预定的数据输入输出端子。

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