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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung.
Speziell betrifft sie eine Halbleiterspeichervorrichtung mit einem
Testmodus, bei dem eine Mehrzahl von Dateneingabe-/-ausgabeanschlüssen zu
einem vorbestimmten Dateneingabe-/-ausgabeanschluß zusammengefaßt werden.
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Sowie
die Speicherkapazität
von Halbleiterspeichervorrichtungen (DRAM, SRAM und ähnliches)
erhöht
wurde, gibt es eine Tendenz, daß die Anzahl
der Dateneingabe-/-ausgabeanschlüsse
der Halbleiterspeichervorrichtung erhöht wird. Eine Halbleiterspeichervorrichtung
mit einer Mehrzahl von Dateneingabe-/-ausgabeanschlüssen kann parallel Multibitdaten
ausgeben und eingeben und kann somit für ein System benutzt werden,
das breite Datenbusse verwendet.
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23 ist
ein Blockschaltbild, daß eine
Anordnung eines DRAM zeigt, der mit einer solchen Mehrzahl von Dateneingabe-/-ausgabeanschlüssen bereitgestellt
ist.
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Wie
in 23 gezeigt ist, weist der DRAM folgendes auf:
Steuersignaleingabeanschlüsse 101–103, 105;
eine Gruppe von Adreßsignaleingabeanschlüsse 104;
n Dateneingabe-/-ausgabeanschlüsse 106.1–106.n (n
ist eine natürliche
Zahl, die einen Wert von zumindest 2 aufweist); einen Masseanschluß 107 und
einen Versorgungsanschluß 108. Das
DRAM weist weiter auf: eine Takterzeugungsschaltung 109,
einen Zeilen- und Spaltenadreßpuffer 110,
einen Zeilendekoder 111, einen Spaltendekoder 112,
einen Speicherbereich 113, eine Schreibschaltung 116 und
eine Leseschaltung 117. Der Speicherbereich 113 weist
ein Speicherfeld 114 und einen Leseauffrischverstärker + eine
Eingabe-/Ausgabesteuerschaltung 115 auf.
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Die
Takterzeugungsschaltung 109 wählt entsprechend den Signalen
/RAS, /CAS und /W, die extern über
die Steuersignaleingabeanschlüsse 101, 102 und 103 angelegt
werden, einen vorbestimmten Betriebsmodus aus und steuert den gesamten DRAM.
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Der
Zeilen- und Spaltenadreßpuffer 110 erzeugt
basierend auf Adreßsignalen
A0-Ai (i ist eine natürliche
Zahl), die extern über
eine Gruppe von Adreßsignaleingabeanschlüssen 104 angelegt
werden, Zeilenadreßsignale
RA0–RAi
und Spaltenadreßsignale
CA0-CAi und liefert die erzeugten Signale RA0–RAi und CA0–CAi entsprechend
zu dem Zeilendekoder 111 bzw dem Spaltendekoder 112.
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Das
Speicherfeld 114 enthält
eine Mehrzahl von Speicherzellen, die jeweils einen Datenwert von 1Bit
speichern. Die Mehrzahl von Speicherzellen sind in Gruppen aufgeteilt,
die jeweils n Zellen aufweisen, und jede Gruppe ist an einer vorbestimmten
Adresse angeordnet, die entsprechend der Zeilenadresse und der Spaltenadresse
bestimmt ist.
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In
Abhängigkeit
der von dem Zeilen- und Spaltenadreßpuffer 110 bereitgestellten
Zeilenadreßsignalen
RA0-RAi bestimmt der Zeilendekoder 111 eine Zeilenadresse
in dem Speicherfeld 114. In Abhängigkeit der von dem Zeilen-und Spaltenadreßpuffer 110 bereitgestellten
Spaltenadreßsignalen CA0–CAi bestimmt
der Spaltendekoder 112 eine Spaltenadresse in dem Speicherfeld 114.
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Der
Leseauffrischverstärker
+ die Eingabe-/Ausgabesteuerschaltung 115 verbinden die
entsprechenden n Speicherzellen an der durch den Zeilendekoder 111 und
den Spaltendekoder 112 bestimmten Adresse mit einem Ende
von Dateneingabe-/-ausgabeleitungspaaren I/O1–I/On. Die anderen Enden der
Dateneingabe-/-ausgabeleitungspaare I/O1–I/On sind mit der Schreibschaltung 116 und
der Leseschaltung 117 verbunden. In Abhängigkeit von einem über den
Signaleingabeanschluß 103 in
einem Schreibmodus extern angelegten Signal /W stellt die Schreibschaltung 116 von
den Dateneingabe-/-ausgabeanschlüssen 106.1–106.n eingegebenen
Daten den ausgewählten
n Speicherzellen über
die Dateneingabe-/-ausgabeleitungspaare I/O1–I/On zur Verfügung. Die
Leseschaltung 117, die auf ein von dem Steuersignaleingabeanschluß 105 in
einem Lesemodus eingegebenes Signal /OE reagiert, gibt von den ausgewählten n
Speicherzellen ausgelesene Daten an die Dateneingabe-/-ausgabeanschlüsse 106.1–106.n aus.
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24 ist
ein Blockdiagramm, bei dem Teile einer Schaltung weggelassen sind,
das einen Aufbau des Speicherbereiches 113 des DRAM in 23 zeigt.
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Wie
in 24 gezeigt ist, enthält das Speicherfeld 114 eine
Mehrzahl von Speicherzellen MC, die in Zeilen und Spalten angeordnet
sind, eine Wortleitung WL, die entsprechend zu jeder Zeile angeordnet
ist, und ein Bitleitungspaar BL, /BL, die entsprechend zu jeder
Spalte angeordnet sind.
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Der
Leseauffrischverstärker
+ die Eingabe-/Ausgabesteuerschaltung 115 enthält einen
Leseauffrischverstärker
SA und ein Spaltenauswahlgatter CSG, das bzw. die entsprechend jeder
Spalte vorgesehen sind, und n Gruppen von Dateneingabe-/-ausgabeleitungspaaren
I/O1–I/On.
Das Spaltenauswahlgatter CSG weist zwei n-Kanal-MOS-Transistoren
auf.
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Die
Bitleitungspaare BL, /BL, die Leseauffrischverstärker SA und die Spaltenauswahlgatter CSG
sind in Gruppen aufgeteilt, die jeweils n von diesen im voraus aufweisen.
Die Bitleitungspaare BL1, /BL1; ...; BLn, /BLn in jeder Gruppe sind über entsprechende
Leseauffrischverstärker
SA1–SAn
und Spaltenauswahlgatter CSG1–CSGn
mit den Dateneingabe-/-ausgabeleitungspaaren I/O1–I/On verbunden.
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Jede
der Gruppen ist mit einer Spaltenauswahlleitung CSL bereitgestellt.
Wenn die Spaltenauswahlleitung CSL in der Gruppe durch den Spaltendekoder 112 ausgewählt ist,
werden die mit der Spaltenauswahlleitung CSL verbundenen Spaltenauswahlgatter
CSG1–CSGn
leitend und die Bitleitungspaare BL1, /BL1; ...; BLn, /BLn in der
Gruppe werden mit den Dateneingabe-/-ausgabeleitungspaaren I/O1–I/On verbunden.
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Ein
Betrieb des in 23 und 24 gezeigten
DRAM wird im folgenden kurz beschrieben. In dem Schreibmodus hebt
der Spaltendekoder 112 die Spaltenauswahlleitung CSL in
einer Gruppe entsprechend den Spaltenadreßsignalen CA0–CAi auf den „H"-Pegel (Auswahlpegel)
und schaltet die Spaltenauswahlgatter CSG1–CSGn ein.
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In
Abhängigkeit
des Signales /W liefert die Schreibschaltung 116 einen
Schreibdatenwert von den Dateneingabe-/-ausgabeanschlüssen 106.1–106n an
die Bitleitungspaare BL1, /BL1–BLn, /BLn
in der ausgewählten
Gruppe über
die Dateneingabe-/-ausgabeleitungspaare I/O1–I/On. Als nächstes hebt
der Zeilendekoder 111 die Wortleitung WL in einer Zeile
entsprechend den Zeilenadreßsignalen RA0–RAi auf
den „H"-Pegel (Auswahlpegel)
und aktiviert die Speicherzelle MC in der Zeile. Der Datenwert in
dem entsprechenden Bitleitungspaar BL, /BL wird in Form einer Ladungsmenge
in die aktivierte Speicherzelle MC eingeschrieben.
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In
dem Lesemodus hebt, nach dem das Potential zwischen den Bitleitungen
BL und /BL von jedem Paar ausgeglichen ist, der Zeilendekoder 111 die
Wortleitung WL in einer Zeile entsprechend den Zeilenadreßsignalen
RA0–RAi
auf den „H"-Pegel des Auswahlpegels.
Das Potential auf den Bitleitungen BL und /BL ändert sich etwas entsprechend
dem Datenwert in der aktivierten Speicherzelle MC. Als nächstes wird
der Leseauffrischverstärker
SA aktiviert, wobei eine der Bitleitungen BL und /BL, die ein höheres Potential
aufweist, auf das Versorgungspotential Vcc gezogen wird und die
andere Bitleitung auf das Massepotential GND heruntergezogen wird.
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Der
Spaltendekoder 112 hebt das Spaltenauswahlsignal CSL in
einer Gruppe entsprechend den Spaltenadreßsignalen CA0–CAi auf
den „H"-Pegel des Auswahlpegels
und schaltet die Spaltenauswahlgatter CSG1–CSGn in der Gruppe ein. Der
Datenwert in dem Bitleitungspaar BL1, /BL1; ...; BLn, /BLn in der
ausgewählten
Gruppe wird über
die Spaltenauswahlgatter CSG1–CSGn
und die Dateneingabe-/-ausgabeleitungspaare I/O1–I/On an die Leseschaltung 117 geliefert.
Die Leseschaltung 117, die auf das Signal /OE reagiert,
gibt den gelesenen Datenwert von n Bits an die Dateneingabe-/-ausgabeanschlüsse 101–106n aus.
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In
einem solchen DRAM ist ein Test zum Überprüfen notwendig, ob jede Speicherzelle
MC normal ist oder nicht, durch Schreiben/Lesen von einem Datenwert
in/von jeder Speicherzelle MC vor dem Versenden. Da jedoch die Anzahl
der Dateneingabe-/-ausgabeanschlüsse
in der Testvorrichtung begrenzt ist, nimmt die Anzahl von DRAM,
die gleichzeitig durch eine einzelne Testvorrichtung getestet werden
können,
proportional mit dem Anstieg der Anzahl der Dateneingabe-/-ausgabeanschlüsse 106.1–106n ab,
was in einem Anstieg der Kosten für das Testen resultiert. Folglich
wird ein Testmodus für einen
solchen DRAM bereitgestellt, bei dem n Speicherzellen MC gleichzeitig
unter Verwendung von einem Dateneingabe-/-ausgabeanschluß getestet
werden können,
so daß eine
Anzahl von DRAM durch eine Testvorrichtung getestet werden können (der Testmodus
wird im folgenden als I/O-Kompressionsmodus bezeichnet).
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25 ist
ein Blockdiagramm einer Schaltung, bei der Teile weggelassen sind,
das einen Aufbau einer Datengleichheits-/-ungleichheitsbestimmungsschaltung 120,
die in dem I/O-Kompressionsmodus verwendet wird, zeigt.
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Wie
in 25 gezeigt ist, weist die Datengleichheit-/-ungleichheitbestimmungsschaltung 120 NOR-Gatter 121 und 124,
ein NAND-Gatter 122 und einen Inverter 123 auf
und ist z.B. in der Leseschaltung 117 in 23 bereitgestellt.
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Das
NOR-Gatter 121 und das NAND-Gatter 122 empfangen
jeweils von den ausgewählten
n Speicherzellen MC ausgelesene Daten DO1–DOn. Eine Ausgabe des NOR-Gatters 121 wird
an einen Eingabeknoten des NOR-Gatters 124 angelegt. Eine Ausgabe
des NAND-Gatters 122 wird an den anderen Eingabeknoten
des NOR-Gatters 124 über
den Inverter 123 angelegt. Eine Ausgabe DOT des NOR-Gatters 124 wird über einen
vorbestimmten Anschluß (z.B. 106.1)
von den Dateneingabe-/-Ausgabeanschlüssen 106.1–106n von 23 in
eine Testvorrichtung eingegeben.
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Die
ausgewählten
n Speicherzellen MC weisen identische Datenwerte auf, die darin
vorher eingeschrieben wurden. Wenn alle der ausgelesenen Datenwerte
DO1–DOn
gleich sind, wird die Ausgabe von dem NOR-Gatter 121 oder
die Ausgabe von dem Inverter 123 den „H"-Pegel erreichen und die Ausgabe von
dem NOR-Gatter 124 wird den „L"-Pegel erreichen. Wenn die ausgelesenen
Datenwerte DO1–DOn
nicht gleich sind, erreichen beide Ausgaben von dem NOR-Gatter 121 und
dem Inverter 123 den „L"-Pegel und die Ausgabe
von dem NOR-Gatter 124 erreicht den H-Pegel.
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Die
Testvorrichtung bestimmt, das n Speicherzellen MC normal sind, wenn
die Ausgabe DOT von dem NOR-Gatter 124 auf dem „L"-Pegel ist, und bestimmt,
daß zumindest
eine der n Speicherzellen MC fehlerhaft ist, wenn die Ausgabe DOT
von dem NOR-Gatter 124 auf dem „H"-Pegel ist.
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Bei
dem I/O-Kompressionsmodus wird eine Ausgabe von den ausgelesenen
Datenwerten DO1–DOn
an die Dateneingabe-/-Ausgabeanschlüsse 106.1–106.n gesperrt,
um den Konflikt von Datenwerten an den Dateneingabe-/-ausgabeanschlüssen 106.1–106.n zu
vermeiden.
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26 ist
ein Blockdiagramm einer Schaltung, bei der Teile weggelassen sind,
die Kompressionsschreibschaltschaltungen 131.1–131.n zeigt,
die in dem I/O-Kompressionsmodus
verwendet werden.
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Wie
in 26 gezeigt ist, sind in der Schreibschaltung 116 in 23 entsprechend
den Dateneingabe-/-ausgabeanschlüssen 106.1–106.n Eingabepuffer 130.1–130.n und
Kompressionsschreibschaltschaltungen 131.1–131.n bereitgestellt.
Der Eingabepuffer 130.1 überträgt einen Schreibdatenwert DI1 und
einen Schreibdatenwert DIT zum Testen, die extern über den
Dateneingabe-/-ausgabeanschluß 160.1 angelegt
werden, an jede der Kompressionsschreibschaltschaltungen 131.1–131.n.
Die Eingabepuffer 130.2–130.n übertragen
extern über
die Dateneingabe-/-ausgabeanschlüsse 106.2–106.n angelegte
Schreibdatenwerte DI2–DIn
entsprechend an die Kompressionsschreibschaltungen 131.2–131.n.
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Wie
in 27 gezeigt ist, weist die Kompressionsschreibschaltung 131.n einen
Eingabeknoten N132, der einen Datenwert DIn empfängt, einen anderen Eingabeknoten
N134, der einen Datenwert DIT empfängt, einen Ausgabeknoten N136,
der den Datenwert DIn oder DIT ausgibt, Schaltinverter 132 und 133 und
Inverter 134–136 auf.
Der Schaltinverter 132 und der Inverter 136 sind
zwischen dem Eingabeknoten N132 und dem Ausgabeknoten N136 in Reihe
geschaltet. Die Inverter 134 und 135 und der Schaltinverter 133 sind
zwischen dem anderen Eingabeknoten N134 und einem Eingabenknoten
des Inverters 136 in Reihe geschaltet. Es werden Signale
/TE und TE entsprechend an die Knoten 132a bzw. 133a der Schaltinverter 132 bzw. 133 angelegt.
An Masseknoten 132b und 133b der Schaltinverter 132 bzw. 133 werden
die Signale TE und /TE entsprechend eingegeben. Die Anordnung der
anderen Kompressionsschreibschaltungen 131.1–131.n-1 sind ähnlich zu dem
der Kompressionsschreibschaltschaltung 131.n.
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In
dem normalen Schreibbetrieb werden Schreibdatenwerte DI1–DIn an
den Dateneingabe-/-ausgabeanschlüssen 106.1–106.n bereitgestellt und
das Signal TE erlangt den „L"-Pegel. Die Schreibdatenwerte
DI–DIn
werden an die einen Eingabeknoten N132 der Kompressionsschreibschaltschaltungen 131.1–131.n über die
Eingabepuffer 130.1–130.n angelegt
und über
die Schaltinverter 132 und die Inverter 136 an
die Ausgabeknoten N136 ausgegeben. Die Schreibdatenwerte DI1–DIn, die von
den Kompressionsschreibschaltschaltungen 131.1–131.n ausgegeben
werden, werden entsprechend in die ausgewählten n Speicherzellen MC eingeschrieben.
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In
dem I/O-Kompressionsmodus wird ein Schreibdatenwert DIT zum Testen
an den Dateneingabe-/-ausgabeanschluß 106.1 durch die
Testvorrichtung angelegt und das Signal TE erreicht den „H"-Pegel. Der Datenwert
DIT wird an die anderen Eingabeknoten N134 in den Kompressionsschreibschaltschaltungen 131.1–131.n über den
Eingabepuffer 130.1 angelegt und eine Ausgabe von den Ausgabeknoten
N136 wird über
die Inverter 134 und 135, die Schaltinverter 133 und
die Inverter 136 ausgegeben. Die Datenwerte DIT, die entsprechend
von den Kompressionsschreibschaltschaltungen 131.1–131.n ausgegeben
werden, werden entsprechend in die ausgewählten n Speicherzellen MC eingeschrieben.
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Bei
dem der Anmelderin bekannten I/O-Kompressionsmodus ist es, sogar
wenn zumindest eine der n Speicherzellen MC durch die Datengleichheit-/-ungleichheitbestimmungsschaltung
von 25 als fehlerhaft bestimmt werden kann, unmöglich zu
bestimmen, welche Speicherzelle MC fehlerhaft ist.
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Weiterhin
ist es bei dem der Anmelderin bekannten I/O-Kompressionsmodus, sogar
wenn identische Datenwerte DIT von einem Dateneingabe-/-ausgabeanschluß 106.1 in
n Speicherzellen MC durch die Kompressionsschreibschaltschaltungen 131.1–131.n in 26 und 27 eingeschrieben werden
kann, unmöglich
einen beliebigen Datenwert in jeder der n Speicherzellen MC einzuschreiben.
Daher kann der Grad der Störung
nicht getestet werden, wenn unterschiedliche Datenwerte in zwei
zueinander benachbarte Speicherzellen MC eingeschrieben werden.
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Die
DE 43 28 605 C2 beschreibt
eine Halbleiterspeichervorrichtung mit einem Testmodus. Die Halbleiterspeichervorrichtung
enthält
ein Speicherfeld, das eine Mehrzahl von Speicherzellen aufweist, die
in Zeilen und Spalten angeordnet sind und die im voraus in Gruppen
aufgeteilt sind, wobei jede der Gruppen die gleiche Anzahl von Speicherzellen
aufweist, eine Leseeinrichtung zum parallelen Auslesen von Datenwerten
und eine Bestimmungseinrichtung die auf ein erstes Testsignal reagiert,
zum Bestimmen, ob die Mehrzahl von den durch die Leseeinrichtung
ausgelesenen Datenwerten gleich sind zu über Eingabe-/Ausgabeanschlüsse angelegten Datenwerten.
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Es
ist Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung bereitzustellen,
die in der Lage ist, einen Datenwert in einer beliebigen Speicherzelle über einen
Dateneingabe-/-ausgabeanschluß in dem I/O-Kompressionsmodus
zu lesen/schreiben.
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Die
Aufgabe wird durch die Halbleiterspeichervorrichtung des Anspruches
1, 5 oder 10 gelöst.
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Weiterbildungen
der Erfindungen sind in den Unteransprüchen angegeben.
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Die
Halbleiterspeichervorrichtung des Anspruches 1 enthält die Bestimmungseinrichtung
zum Bestimmen der Gleichheit der Mehrzahl von gelesenen Datenwerten
sowie die Gattereinrichtung zum Bereitstellen eines ausgewählten Datenwertes
von der Mehrzahl der gelesenen Datenwerte zu dem vorbestimmten Dateneingabe-/-ausgabeanschluß. Folglich
kann eine fehlerhafte Speicherzelle von der Mehrzahl von Speicherzellen,
von denen die Mehrzahl von Datenwerten ausgelesen wurden, durch
Bestimmen der Datenwertausgabe zu den vorbestimmten Dateneingabe-/-ausgabeanschluß erfaßt werden.
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Bei
der Halbleiterspeichervorrichtung des Anspruches 2 werden das erste
Testsignal und das zweite Testsignal über den vorbestimmten Dateneingabe-/-ausgabeanschluß angelegt.
In diesem Fall können
das erste und das zweite Testsignal einfach eingegeben werden.
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Bei
der Halbleiterspeichervorrichtung des Anspruches 3 werden die Mehrzahl
von Speicherzellen nacheinander ausgewählt und das Lesen/Schreiben
von einem Datenwert von/in jede Speicherzelle wird durchgeführt. Folglich
kann eine Vereinfachung des Testbetriebes erreicht werden.
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Bei
der Halbleiterspeichervorrichtung des Anspruches 4 wird das Speicherzellenauswahlsignal über einen
Adreßsignaleingabeanschluß angelegt. Folglich
wird die Eingabe des Speicherzellenauswahlsignals vereinfacht.
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Die
Halbleiterspeichervorrichtung des Anspruches 5 enthält die erste
Schreibeinrichtung zum parallelen Schreiben eines Datenwertes, der
an dem vorbestimmten Dateneingabe-/-ausgabeanschluß angelegt
ist, in eine Mehrzahl von Speicherzellen und die zweite Schreibeinrichtung
zum Schreiben eines Datenwertes, der an dem vorbestimmten Dateneingabe-/-ausgabeanschluß angelegt
ist, in eine Speicherzelle, die von der Mehrzahl von Speicherzellen ausgewählt ist.
Folglich können
unterschiedliche Datenwerte in jede von zwei benachbarten Speicherzellen
eingeschrieben werden, und der Grad der Störung zwischen den benachbarten
Speicherzellen kann getestet werden.
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Bei
der Halbleiterspeichervorrichtung des Anspruches 6 werden die Mehrzahl
von Speicherzellen nacheinander ausgewählt und das Lesen/Schreiben
von dem Datenwert in/von jeder Speicherzelle wird durchgeführt. In
diesem Fall wird der Testbetrieb vereinfacht.
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Bei
der Halbleiterspeichervorrichtung des Anspruches 7 wird das Speicherzellenauswahlsignal über den
Adreßsignaleingabeanschluß angelegt. Folglich
kann das Speicherzellenauswahlsignal einfach eingegeben werden.
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Bei
der Halbleiterspeichervorrichtung des Anspruches 8 sind die Bestimmungseinrichtung
zum Bestimmen der Gleichheit der Mehrzahl von gelesenen Datenwerten
und die Gattereinrichtung zum Anlegen eines Datenwertes, der von
der Mehrzahl von gelesenen Datenwerten ausgewählt ist, an den vorbestimmten
Dateneingabe-/-ausgabeanschluß bereitgestellt.
Folglich kann eine fehlerhafte Speicherzelle von der Mehrzahl von
Speicherzellen, von denen die Mehrzahl von Datenwerten ausgelesen
sind, durch Bestimmen der Datenwertausgabe zum dem vorbestimmten
Dateneingabe-/-ausgabeanschluß spezifiziert
werden.
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Bei
der Halbleiterspeichervorrichtung des Anspruches 9 wird das dritte
Testsignal zum Aktivieren der Bestimmungseinrichtung und das vierte
Testsignal zum Aktivieren der Gattereinrichtung von dem vorbestimmten
Dateneingabe-/-ausgabeanschluß geliefert.
Daher wird die Eingabe des dritten und vierten Testsignals vereinfacht.
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Bei
der Halbleiterspeichervorrichtung des Anspruches 10 sind die Mehrzahl
von Gruppen von Dateneingabe-/-ausgabeanschlüssen entsprechend der Mehrzahl
von Speicherfeldern vorgesehen. Von der Mehrzahl von Dateneingabe-/-ausgabeanschlüssen in
jeder Gruppe wird ein vorbestimmter Dateneingabe-/-ausgabeanschluß im Testmodus
verwendet. Die Bestimmungseinrichtung ist entsprechend zu jedem
Speicherfeld zum Bestimmen der Gleichheit/Ungleichheit der Mehrzahl
von dem entsprechenden Speicherfeld ausgelesenen Datenwerten und
zum Ausgeben des Ergebnisses der Bestimmung zu dem entsprechenden
vorbestimmten Dateneingabe-/-ausgabeanschluß bereitgestellt. Weiterhin
ist die Gattereinrichtung zum entsprechenden Übertragen der Mehrzahl der
ausgelesenen Datenwerte von einem ausgewählten Speicherfeld zu einer
Mehrzahl der vorbestimmten Dateneingabe-/-ausgabeanschlüsse, einem der Mehrzahl von
vorbestimmten Dateneingabe-/-ausgabeanschlüssen vorgesehen. Folglich kann
eine fehlerhafte Speicherzelle spezifiziert werden und die Halblei tervorrichtung
kann einfach an den Anstieg der Anzahl der Dateneingabe-/-ausgabeanschlüsse angepaßt werden.
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Weitere
Merkmale und Zweckmäßigkeiten ergeben
sich aufgrund der Beschreibung von Ausführungsformen anhand der Figuren.
Von den Figuren zeigen:
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1 ein
Schaltungsblockdiagramm, das einen Aufbau einer Kompressionsleseschaltung
eines DRAM entsprechend der ersten Ausführungsform zeigt,
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2 ein
Blockdiagramm einer Schaltung, bei der Teile weggelassen sind, zum
Erzeugen der in 1 gezeigten Signale TER, ϕr1–ϕr4;
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3A–3F Timingdiagramme,
die einen Betrieb in dem normalen I/O-Kompressionsmodus in der in 1 gezeigten
Kompressionsleseschaltschaltung zeigen;
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4A–4H Timingdiagramme,
die einen Betrieb in dem speziellen I/O-Kompressionsmodus in der in 1 gezeigten
Kompressionsleseschaltschaltung zeigen;
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5 ein
Schaltungsblockdiagramm, das einen Aufbau einer Kompressionsschreibschaltschaltung
eines DRAM entsprechend der zweiten Ausführungsform zeigt;
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6A–6H Timingdiagramme,
die einen Betrieb in dem speziellen I/O-Kompressionsmodus in der Kompressionsschreibschaltschaltung
in 5 zeigen;
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7 ein
Schaltungsblockdiagramm, das einen Aufbau eines Abschnittes zeigt,
der zu einem Datenlesen in dem I/O-Kompressionsmodus eines DRAM
entsprechend der dritten Ausführungsform gehört;
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8 ein
Schaltungsblockdiagramm, das einen Aufbau einer sequentiellen Ausgabeschaltung, die
in 7 gezeigt ist, zeigt;
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9A–9E Timingdiagramme,
die einen Betrieb der sequentiellen Ausgabeschaltung, die in 8 gezeigt
ist, zeigen;
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10 ein
Schaltungsblockdiagramm, das einen Aufbau einer Kompressionsschreibschaltschaltung
zeigt, die in dem DRAM enthalten ist, der mit Bezug zu 7 beschrieben
ist;
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11A–11E Timingdiagramme, die einen Betrieb der in 10 gezeigten
Kompressionsschreibschaltschaltung zeigen;
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12 ein
Blockdiagramm einer Schaltung, bei dem Teile weggelassen sind, die
einen Aufbau einer Signalerzeugungsschaltung zeigt, die in dem in 7 gezeigten
DRAM enthalten ist;
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13A–13H Timingdiagramme, die einen Betrieb der in 12 gezeigten
Signalerzeugungsschaltung zeigen;
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14 ein
Schaltungsblockdiagramm, das einen Aufbau einer Kompressionsschreibschaltung eines
DRAM entsprechend der vierten Ausführungsform zeigt;
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15A–15D Timingdiagramme, die die Signale ϕa
und ϕb in der Kompressionsschreibschaltschaltung in 14 zeigen;
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16A–16E Timiningdiagramme, die einen Betrieb der in 14 gezeigten
Kompressionsschreibschaltschaltung zeigen;
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17A–17E andere Timingdiagramme, die einen Betrieb
der in 14 gezeigten Kompressionsschreibschaltschaltung
zeigen;
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18 ein
Blockdiagramm einer Schaltung, bei dem Teile weggelassen sind, das
einen Aufbau einer Signalerzeugungsschaltung zum Herstellen der Signale
/RE1–/RE4
zeigt, die in der in 14 gezeigten Kompressionsschreibschaltschaltung
verwendet werden;
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19A–19J Timingdiagramme, die einen Betrieb der in 18 gezeigten
Signalerzeugungsschaltung zeigen;
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20 ein
Schaltungsblockdiagramm, das einen Aufbau einer sequentiellen Ausgabeschaltung eines
DRAM entsprechend der fünften
Ausführungsform
zeigt;
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21A–21E Timingdiagramme, die einen Betrieb der in 20 gezeigten
sequentiellen Ausgabeschaltung zeigen;
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22 ein
Schaltungsblockdiagramm, das einen Aufbau einer sequentiellen Ausgabeschaltung eines
DRAM entsprechend der sechsten Ausführungsform zeigt;
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23 ein
Blockdiagramm einer Schaltung, bei dem Teile weggelassen sind, das
den gesamten Aufbau eines der Anmelderin bekannten DRAM zeigt;
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24 ein
Blockdiagramm einer Schaltung, bei dem Teile weggelassen sind, das
einen Aufbau eines Speicherbereiches des in 23 gezeigten DRAM
zeigt;
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25 ein
Blockdiagramm einer Schaltung, bei dem Teile weggelassen sind, das
einen Aufbau einer Datengleichheits-/-ungleichheitsbestimmungsschaltung
zeigt, die in dem in 23 gezeigten DRAM enthalten
ist;
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26 ein
Blockdiagramm einer Schaltung, bei dem Teile weggelassen sind, das
eine Anordnung eines Abschnittes, der mit dem Dateneinschreiben
in dem I/O-Kompressionsmodus in dem in 23 gezeigten
DRAM verbunden ist, zeigt und
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27 ein
Schaltungsblockdiagramm, das einen Aufbau der in 26 gezeigten
Kompressionsschreibschaltschaltungen zeigt.
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Erste Ausführungsform
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1 ist
ein Schaltungsblockdiagramm, das eine Anordnung eines Hauptabschnittes
eines DRAM entsprechend der ersten Ausführungsform zeigt.
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Wie
in 1 gezeigt ist, ist ein Unterschied zwischen dem
DRAM und dem der Anmelderin bekannten DRAM eine neu bereitgestellte
Kompressionsleseschaltschaltung 1. Die Kompressionsleseschaltschaltung 1 enthält einen
Schaltinverter 2, einen Inverter 3 und Gatterschaltungen 4.1–4.4.
Der Schaltinverter 2 empfängt einen Ausgabedatenwert DOT
von der mit Bezug zu 25 (vorausgesetzt das n = 4)
beschriebenen Datengleichheit-/-ungleichheitbestimmungsschaltung 120.
Signale TER und /TER (erste Testsignale) werden an einen Versorgungsknoten 2a bzw.
einen Masseknoten 2b des Schaltinverters 2 angelegt.
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Jede
der Gatterschaltungen 4.1–4.4 enthält einen
Schaltinverter 5 und einen Inverter 6. Die Schaltinverter 5 in
den Gatterschaltungen 4.1–4.4 empfangen entsprechend
Lesedatenwerte DO1–DO4.
Signale ϕr1–ϕr4
(zweite Testsignale) werden direkt derart eingegeben, das sie an
Versorgungsknoten 5a der Schaltinverter 5 in den
Gatterschaltungen 4.1–4.4 anliegen,
und werden ebenfalls an die Masseknoten 5b der Schaltinverter 5 über die Inverter 6 angelegt.
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Ausgaben
von dem Schaltungsinverter 2 und von den Schaltinvertern 5 in
den Gatterschaltungen 4.1–4.4 werden beide
in den Inverter 3 eingegeben. Eine Ausgabe von dem Inverter 3 wird
an die Testvorrichtung über
einen komprimierten bzw. zusammengefaßten Dateneingabe-/-ausgabeanschluß (z.B. 106.1)
angelegt.
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Wie
in 2 gezeigt ist, werden die Signale TER und ϕr1–ϕr4
durch eine Kompressionsmoduseingangssignalerzeugungsschaltung 7,
eine WCBR-Zeiterfassungsschaltung 8 und AND-Gatter 9.0–9.4 erzeugt.
Die Kompressionseingangssignalerzeugungsschaltung 7 dekodiert
eine Kombination von der Adreßsignaleingabeanschlüsse, die
einen daran angelegten Super-Vcc-Pegel aufweisen, erzeugt die Signale
TER und ϕr1–ϕr4
und stellt diese Signale TER und ϕr1–ϕr4 entsprechend
an einen Eingabeknoten der AND-Gatter 9.0–9.4 zur
Verfügung.
Die WCBR-Erfassungsschaltung 8 erfaßt eine Zeit des WCBR, bei der
ein Signal /RAS den „L"-Pegel erreicht,
nach dem Signale /W und /CAS den „L"-Pegel erreichen (/W, /CAS vor /RAS)
und stellt das Signal WCBR mit „H"-Pegel an den anderen Eingabeknoten
der AND-Gatter 9.0–9.4 zur
Verfügung.
Die AND-Gatter 9.0–9.4,
die auf das dazu zur Verfügung
gestellte Signal WCBR reagieren, führen die Ausgabesignale TER
und ϕr1–ϕr4
von der Kompressionsmoduseingangssignalerzeugungsschaltung 7 zu
der Kompressionsleseschaltschaltung 1 in 1.
-
Ein
Betrieb des DRAM wird im folgenden beschrieben. Die Eingabe eines
normalen I/O-Kompressionsmodus wird durch Anlegen der Signale /W, /CAS
und /RAS in dem WCBR-Timing und durch Anlegen des Super-Vcc-Pegels
an einen Eingabeanschluß eines
speziellen Adreßsignales
(z.B. A0) durchgeführt.
-
Zu
dieser Zeit erreicht das Signal TER den „H"-Pegel und die Signale ϕr1–ϕr4
sind alle auf dem „L"-Pegel fixiert. Der
Schaltinverter 2 in 1 wird aktiviert
und die Schaltinverter 5 in den Gatterschaltungen 4.1–4.4 werden
deaktiviert. Dieser Betrieb ist ähnlich
zu dem des der Anmelderin bekannten DRAM. Der normale I/O-Kompressionsmodus
wird durch Durchführen
des nur-/RAS-Auffrischens
oder des /CAS-vor-/RAS-Auffrischzyklus nach dem Schreiben des Datenwertes
DIT und/oder des Lesens des Datenwertes DOT in der Art ähnlich zu
dem der Anmelderin bekannten Verfahren durchgeführt und das DRAM wird zurückgesetzt.
-
In
dem normalen I/O-Kompressionsmodus ist es, obwohl zumindest eine
der vier Speicherzellen MC in einer Gruppe als fehlerhaft bestimmt
werden kann, unmöglich
zu bestimmen, welche Speicherzelle MC fehlerhaft ist. Ein spezieller
I/O-Kompressionsmodus wird folglich wie im folgenden beschrieben ausgeführt.
-
Die
Eingabe des speziellen I/O-Kompressionsmodus wird durch Anlegen
der Signale /W, /CAS und /RAS in dem WCBR-Timing und Anlegen des
Super-Vcc-Pegels
an einen Eingabeanschluß eines Adreßsignales
(z.B. A1), der von dem zu der Zeit der Eingabe in dem normalen I/O-Kompressionsmodus ver schieden
ist, durchgeführt,
wie in 4A–4H gezeigt
ist. Zu dieser Zeit wird eins der Signale ϕr1–ϕr4
durch Ändern
der Kombination der Eingabeanschlüsse der Adreßsignale,
die den daran angelegten Super-Vcc-Pegel aufweisen (z.B. A1 und
A2, A2 und A3 usw.) erzeugt.
-
In
dem speziellen I/O-Kompressionsmodus erreicht das Signal TER den „L"-Pegel und das ausgewählte Signal (z.B. ϕr1)
erreicht den „H"-Pegel. Der Schaltinverter 5 in
der Gatterschaltung 4.1 in 1 wird aktiviert
und der Schaltinverter 2 und die Schaltinverter 5 in
den Gatterschaltungen 4.2–4.4 werden deaktiviert.
Der Lesedatenwert DO1 wird danach durch den Normallesebetrieb ausgelesen
und der ausgelesene Datenwert DO1 wird an die Testvorrichtung über den
komprimierten Dateneingabe-/-ausgabeanschluß 106.1 angelegt.
Die Testvorrichtung liest jeden der Datenwerte DO1–DO4 durch Erzeugen
von jedem der Signale ϕr1–ϕr4 aus und legt
eine fehlerhafte Speicherzelle von vier Speicherzellen MC durch
Vergleichen von jedem der Datenwerte DO1–DO4 mit dem Schreibdatenwert
DIT fest. Das Löschen
des speziellen I/O-Kompressionsmodus
wird ähnlich
zu dem Löschen
des normalen I/O-Kompressionsmodus durchgeführt.
-
In
dem speziellen I/O-Kompressionsmodus wird eine Ausgabe der Lesedatenwerte
DO1–DOn
an die Dateneingabe-/-ausgabeanschlüsse 106.1–106.n auch
verhindert, um einen Konflikt zwischen Datenwerten an den Dateneingabe-/-ausgabeanschlüssen 106.1–106.n zu
vermeiden.
-
Entsprechend
dieser Ausführungsform
ist die Kompressionsleseschaltschaltung 1 zum selektiven Durchführen des
Ausgabedatenwertes DOT von der Datengleichheit-/-ungleichheitbestimmungsschaltung 120 und
der Lesedaten DO1–DO4
zu dem Dateneingabe-/-ausgabeanschluß 106.1 in dem I/O-Kompressionsmodus
bereitgestellt. Folglich ist es möglich, durch Bestimmen der
Datenausgabe zu dem Eingabe-/Ausgabeanschluß 106.1 festzustellen, welche
Speicherzelle in einer fehlerhaften Gruppe fehlerhaft ist.
-
2. Ausführungsform
-
5 ist
ein Schaltungsblockdiagramm, das einen Hauptabschnitt eines DRAM
entsprechend der zweiten Ausführungsform
zeigt.
-
Wie
in 5 gezeigt ist, besteht der Unterschied zwischen
dem DRAM und dem der ersten Ausführungsform
darin, daß die
Kompressionschreibschaltschaltungen 131.1–131.4 durch Kompressionsschreibschaltschaltungen 10.1–10.4 ersetzt
sind. Im Unterschied zu den Kompressionsschreibschaltschaltungen 131.4 weist
die Kompressionsschreibschaltschaltung 10.4 weiter einen
Inverter 11 und Schaltinverter 12 und 13 auf.
Der Inverter 11 und der Schaltinverter 12 sind
zwischen dem Schaltinverter 132 und dem Inverter 136 in
Reihe geschaltet. Signale /ϕw4 und ϕw4 werden
an Versorgungsknoten 12a bzw. 13a der Schaltinverter 12 bzw. 13 angelegt.
Die Signale ϕw4 und /ϕw4 sind an Masseknoten 12b bzw. 13b der
Schaltinverter 12 bzw. 13 angelegt. Anstatt der
Signale TE und /TE werden Signale TEW und /TEW an die Schaltinverter 132 und 133 angelegt.
Die Signale TEW und ϕw1–ϕw4 werden ähnlich zu
den Signalen TER und ϕr1–ϕr4 in der Schaltung,
die in Verbindung mit 2 beschrieben wurde, erzeugt.
Die Kompressionsschreibschaltschaltungen 10.1–10.3 weisen
auch einen ähnlichen Aufbau
auf.
-
Als
nächstes
wird ein Betrieb des DRAM beschrieben. Die Eingabe des normalen
I/O-Kompressionsmodus wird in der Art durchgeführt, die ähnlich zu der in 3 gezeigten ist. In diesem Modus erreicht
das Signal TEW den „H"-Pegel bzw. den H-Pegel
und die Signale ϕw1–ϕw4
sind auf den „L"-Pegel bzw. L-Pegel fixiert. Der
Schaltinverter 133 in 5 wird aktiviert
und die Schaltinverter 12, 13 und 132 werden
deaktiviert. In diesem Fall werden die gleichen Datenwerte DIT parallel
in vier Speicherzellen MC in einer ausgewählten Gruppe von einem Dateneingabe-/-ausgabeanschluß 106.1 eingeschrieben.
-
In
dem normalen I/O-Kompressionsmodus kann nur der gleiche Datenwert
in die vier Speicherzellen MC in der ausgewählten Gruppe eingeschrieben
werden. Daher kann, wenn unterschiedliche Datenwerte in zwei zueinander
benachbarte Speicherzellen MC nicht eingeschrieben werden, der Grad
der Störung
nicht getestet werden. Folglich wird der spezielle I/O-Kompressionsmodus
durchgeführt,
wie im folgenden beschrieben wird.
-
Die
Eingabe des speziellen I/O-Kompressionsmodus wird durch Bereitstellen
der Signale /W, /CAS und /RAS in dem WCBR-Timing und durch Anlegen
des Super-Vcc-Pegels an den Eingabeanschluß eines speziellen Adreßsignales
(z.B. A8), durchgeführt,
wie in 6A–6H gezeigt
ist. Zu dieser Zeit wird eines der Signale ϕw1–ϕw4
durch Änderung
der Kombination der Eingabeanschlüsse der Adreßsignale,
an denen der Super-Vcc-Pegel angelegt ist, selektiv erzeugt.
-
Bei
dem speziellen I/O-Kompressionsmodus erreicht das Signal TEW den „L"-Pegel und ein ausgewähltes Signal, z.B. ϕw4
erreicht den „H"-Pegel. Die Schaltinverter 13 und 132 werden
aktiviert und die Schaltinverter 12 und 133 werden
in 5 deaktiviert. Entsprechend dem normalen Schreibbetrieb wird
danach ein Schreibdatenwert DIT an die Speicherzelle MC angelegt.
-
Die
Testvorrichtung erzeugt jedes der Signale ϕw1–ϕw4
und schreibt Datenwerte in die vier Speicherzellen MC in der ausgewählten Gruppe
derart, daß benachbarte
Speicherzellen unterschiedliche Datenwerte aufweisen. Die Testvorrichtung
liest weiterhin jeden der Datenwerte in den vier Speicherzellen
unter Benutzung der Kompressionsleseschaltschaltung 1 in 1 und
bestimmt den Grad der Störung
zwischen zwei zueinander benachbarten Speicherzellen MC basierend
auf dem Ergebnis des Lesens.
-
Entsprechend
dieser Ausführungsform
sind die Kompressionsschreibschaltschaltungen 10.1–10.4 zum
unabhängigen
Schreiben von Datenwerten in jede der vier Speicherzellen MC in
der ausgewählten
Gruppe von dem Dateneingabe-/-ausgabeanschluß 106.1 in dem I/O-Kompressionsmodus bereitgestellt.
Folglich kann der Grad der Störung zwischen
zwei benachbarten Speicherzellen MC durch entsprechendes Einschreiben
von unterschiedlichen Datenwerten in zwei benachbarten Speicherzellen
MC getestet werden.
-
3. Ausführungsform
-
In
einem DRAM entsprechend der dritten Ausführungsform werden fünf Zyklen
in dem Seitenmodus benutzt. Das Lesen/Schreiben in dem normalen
I/O-Kompressionsmodus
wird in dem ersten Zyklus durchgeführt und das Lesen/Schreiben
in dem speziellen I/O-Kompressionsmodus wird in den nächsten vier
Zyklen durchgeführt.
-
Wie
in 7 gezeigt ist, ist eine sequentielle Ausgabeschaltung 20 zwischen
der Datengleichheit-/-ungleichheitbestimmungsschaltung 120 und dem
komprimierten Dateneingabe-/-ausgabeanschluß 106.1 bereitgestellt.
Wie in 8 gezeigt ist, weist die sequentielle Ausgabeschaltung 20 fünf Gatterschaltungen 21.0–21.4 und
einen Inverter 25 auf. Jede der Gatterschaltungen 21.0–21.4 weist
ein NOR-Gatter 22, einen Inverter 23 und einen
Schaltinverter 24 auf.
-
Ein
Eingabeknoten der NOR-Gatter 22 in den Gatterschaltungen 21.0–21.4 empfängt jeweils das
Signal /TE. Der andere Eingabeknoten der NOR-Gatter 22 in
den Gatterschaltungen 21.0–21.4 empfängt entsprechend
die Signale /RE0–/RE4.
Das Signal /TE erreicht den „L"-Pegel in dem I/O-Kompressionsmodus.
Die Signale /RE0–/RE4
erreichen den „L"-Pegel einer nach
dem anderen synchron mit dem Signal /CAS.
-
Eine
Ausgabe von dem NOR-Gatter 22 wird an einen Masseknoten 24b des
Schaltinverters 24 über
den Inverter 23 angelegt und auch direkt an einen Versorgungsknoten 24a des
Schaltinverters 24 angelegt. Die Schaltinverter 24 in
den Gatterschaltungen 21.0–21.4 empfangen entsprechend
die Datenwerte DOT und DO1–DO4.
Ausgaben von den Schaltinvertern 24 in den Gatterschaltungen 21.0–21.4 werden
alle an den Inverter 25 angelegt. Eine Ausgabe von dem
Inverter 25 wird an die Testvorrichtung über den
Dateneingabe-/-ausgabeanschluß 106.1 bereitgestellt.
-
Wenn
das Signal /TE den „L"-Pegel nach der Eingabe
des I/O-Kompressionsmodus erreicht, arbeiten die NOR-Gatter 22 in
den Gatterschaltungen 21.0–21.4 jeweils als
Inverter für
die Signale /RE0–/RE4.
Wie in 9A–9E gezeigt ist,
erreichen die Signale /RE0–/RE4
den „L"-Pegel einer nach
dem anderen synchron mit dem Signal /CAS, wenn die Logikpegel der
Signale /CAS und /OE sich nach dem Fallen des Signales /RAS auf
den „L"-Pegel ändern, so
daß die
Schaltinverter 24 in den Gatterschaltungen 21.0–21.4 einer
nach dem anderen sequentiell aktiviert werden und Datenwerte DOT und
DO1–DO4
einer nach dem anderen sequentiell ausgegeben werden.
-
Bei
dem DRAM sind die Kompressionsschreibschaltschaltungen 131.1–131.n (n
= 4) mit in 10 gezeigten Kompressionsschreibschaltschaltungen 30.1–30.4 ersetzt.
In der Kompressionsschreibschaltschaltung 30.4 ist der
Inverter 135 in der Kompressionsschreibschaltschaltung 131.n (n
= 4) mit einem Schaltinverter 31 ersetzt und ein Inverter 32 und
ein Schaltungsgatter 33, die in Reihe geschaltet sind,
sind neu bereitgestellt. Der in Reihe verbundene Inverter 32 und
der Schaltinverter 33 sind parallel mit dem in Reihe verbundenen
Inverter 134 und dem Schaltinverter 31 verbunden.
Signale RE0 und /RE0 werden an einen Versorgungsknoten 31a bzw. einen
Masseknoten 31b des Schaltinverters 31 angelegt.
Die Signale RE4 und /RE4 werden an einen Versorgungsknoten 33a bzw.
einen Masseknoten 33b des Schaltinverters 33 angelegt.
-
Wenn
das Signal /TE den „L"-Pegel nach der Eingabe
des I/O-Kompressionsmodus erreicht, werden die Schaltinverter 133 aktiviert
und die Schaltinverter 133 werden in den Kompressionsschreibschaltschaltungen 30.1–30.4 deaktiviert.
Wie in 11A–11E gezeigt
ist, erreichen die Signale /RE0–/RE4
einer nach dem anderen synchron mit dem Signal /CAS den „L"-Pegel, wenn die
logischen Pegel der Signale /CAS und /W sich nach dem Fallen des
Signales /RAS auf den „L"-Pegel ändern. Nach dem
Aktivieren der Schaltinverter 31 in den Kompressionsschreibschaltschaltungen 30.1–30.4 werden
die Schaltinverter 33 in den Kompressionsschreibschaltschaltungen 30.1–30.4 einer
nach dem anderen sequentiell aktiviert und Testdatenwerte DIT0–DIT4 werden
sequentiell eingeschrieben.
-
12 ist
ein Blockdiagramm einer Schaltung, bei der Teile weggelassen sind,
die einen Aufbau einer Signalerzeugungsschaltung darstellt, bei der
die Signale /RE0–/RE4
einer nach dem anderen den „L"-Pegel sequentiell
synchron mit dem Signal /CAS erreichen.
-
Wie
in 12 gezeigt ist, weist die Signalerzeugungsschaltung
Schiebeschaltungen 40.0–40.4 auf, die entsprechend
den Signalen /RE0–/RE4
bereitgestellt sind. Die Schiebeschaltungen 40.0–40.4 sind
in einer Ringform verbunden.
-
Die
Schiebeschaltung 40.0 weist Übertragungsgatter 41–43 und
Inverter 44–48 auf.
Das Übertragungsgatter 42,
der Inverter 44, das Übertragungsgatter 43 und
der Inverter 46 sind zwischen einem Eingabeknoten N42 und
einem Ausgabeknoten N46 in Reihe geschaltet. Die Inverter 45 und 47 sind parallel
mit den Invertern 44 bzw. 46 in entgegengesetzter
Richtung verbunden. Die Inverter 44 und 45 und
die Inverter 46 und 47 bilden entsprechend Halteschaltungen 49 und 50.
Das Übertragungsgatter 41 ist
zwischen einer Leitung, die ein Massepotential GND empfängt, und
einem Eingabeknoten der Halteschaltung 49 verbunden. Eine
Ausgabe von der Halteschaltung 49 wird an den Inverter 48 angelegt
und eine Ausgabe von dem Inverter 48 ist das Signal /RE0.
Gates des Übertragungsgatters 41 auf
der Seite des P-Kanals-MOS-Transistors und des N-Kanal-MOS-Transistors
empfangen entsprechend die Signale NAL und /NAL. Gates des Übertragungsgatters 42 auf
der Seite des P-Kanal-MOS-Transistors und
des N-Kanal-MOS-Transistors empfangen entsprechend die Signale /SR1
und SR1. Gates des Übertragungsgatters 43 an
der Seite des P-Kanal-MOS-Transistors
und des N-Kanal-MOS-Transistors empfangen entsprechend die Signale
SR2 und /SR2.
-
Jede
der Schiebeschaltungen 40.1–40.4 weist einen
Aufbau ähnlich
zu der Schiebeschaltung 40.0 auf, außer daß das Übertragungsgatter 41 zwischen
einer Leitung, die ein Versorgungspotential Vcc empfängt, und
einem Eingabeknoten der Halteschaltung 49 verbunden ist
und daß die
Ausgaben der Inverter 48 entsprechend die Signale /RE1–/RE4 sind.
-
Ein
Betrieb der Signalerzeugungsschaltung wird im folgenden beschrieben.
Wie in 13A–13H gezeigt
ist, sind im Anfangszustand Signale NAL, /SR1 und /SR2 alle in dem „L"-Pegel, so daß die Übertragungsgatter 41 und 42 eingeschaltet
sind und das Übertragungsgatter 43 ausgeschaltet
ist. Zu dieser Zeit ist das Signal /RE0 in dem „L"-Pegel und sind die Signale /RE1–/RE4 in dem „H"-Pegel.
-
Nach
dem das Signal /RAS auf den „L"-Pegel fällt, steigen
als Reaktion auf das erste Fallen des Signales /CAS die Signale
NAL und SR2 auf den „H"-Pegel an und das
Signal SR1 fällt
auf den „L"-Pegel. Die Übertragungsgatter 41 und 42 werden
ausgeschaltet und das Übertragungsgatter 43 wird
eingeschaltet. Folglich wird eine Ausgabe von der Halteschaltung 49 zu
einer Halteschaltung 50 übertragen und eine Ausgabe
von der Halteschaltung 50 erreicht den „L"-Pegel.
-
Wenn
das Signal /CAS ansteigt, werden die Signale SR1 und /SR2 derart
invertiert, daß sie
den „H"-Pegel bzw. den „L"-Pegel erreichen.
Das Übertragungsgatter 42 wird
eingeschaltet und das Übertragungsgatter 43 wird
ausgeschaltet. Folglich werden Ausgaben von den Halteschaltungen 50 in
den Schiebeschaltungen 40.0–40.4 in der Vorstufe
entsprechend zu den Halteschaltungen 49 in den Schiebeschaltungen 40.1–40.3 und 40.0 in
der Nachstufe übertragen.
Das Signal /RE1 erreicht dann den „L"-Pegel und die Signale /RE2–/RE4 und
das Signal /RE0 erreichen den „H"-Pegel. Jedesmal
wenn das Signal /CAS von dem „L"-Pegel auf den „H"-Pegel ansteigt,
wird ein Signal des „L"-Pegels von der Schiebeschaltung
in der Vorstufe zu der Schiebeschaltung in der Nachstufe übertragen.
Folglich erreichen die Signale /RE0–/RE4 sequentiell und synchron
mit dem Signal /CAS eines nach dem anderen den „L"-Pegel.
-
Entsprechend
dieser Ausführungsform
kann ein Effekt ähnlich
zu denen der ersten und zweiten Ausführungsform erhalten werden.
Weiterhin kann der Testbetrieb vereinfacht werden, da das Lesen von
Datenwerten DOT und DO1–DO4
und das Schreiben von Datenwerten DIT0–DIT4 nacheinander in einer
sequentiellen Art in dem I/O-Kompressionsmodus durchgeführt werden
kann.
-
4. Ausführungsform
-
Ein
DRAM entsprechend der vierten Ausführungsform ist eine Modifikation
des DRAMs der dritten Ausführungsform.
In der vierten Ausführungsform werden
entsprechend dem Eingabedatenwert DIT in dem ersten Zyklus der fünf Zyklen
in dem Seitenmodus nachfolgende Vorgänge bestimmt.
-
In
den DRAM sind die in Verbindung mit 10 beschriebenen
Kompressionsschreibschaltschaltungen 30.1–30.4 durch
Kompressionsschreibschaltschaltungen 51.1–51.4 ersetzt.
Wie in 14 gezeigt ist, weist die Kompressionsschreibschaltschaltung 51.4 weiter Übertragungsgatter 52 und 53, Inverter 54–59 und
ein AND-Gatter 60 zusätzlich
zu den Komponenten der Kompressionsschreibschaltschaltung 30.4 auf.
Das Übertragungsgatter 52,
der Inverter 54, das Übertragungsgatter 53 und
der Inverter 56 sind zwischen einem Eingabeknoten N134
und einem Masseknoten 31b des Schaltinverters 31 in Reihe
geschaltet. Die Inverter 55 und 57 sind parallel mit
den Invertern 54 bzw. 56 jeweils in entgegengesetzter
Richtung verbunden. Die Inverter 54 und 55 und
die Inverter 56 und 57 bilden jeweils eine Halteschaltung 61 bzw. 62.
-
Gates
des Übertragungsgatters 52 an
der Seite des P-Kanal-MOS-Transistors und des N-Kanal-MOS-Transistors
empfangen ein Signal /ϕa bzw. ϕa. Gates des Übertragungsgatters 53 an
der Seite des P-Kanal-MOS-Transistors und des N-Kanal-MOS-Transistors
empfangen ein Signal ϕb bzw. /ϕb. Der Inverter 58 ist
zwischen dem Masseknoten 33b und dem Versorgungsknoten 31a des
Schaltinverters 31 verbunden. Der Inverter 59 ist
zwischen dem Masseknoten 31b und dem Versorgungsknoten 33a des
Schaltinverters 33 geschaltet. Das AND-Gatter 60 empfängt das
Signal /RE4 und eine Ausgabe von der Halteschaltung 62 und
eine Ausgabe von dem AND-Gatter 60 wird an den Masseknoten 33b des
Schaltinverters 33 angelegt.
-
Als
nächstes
wird ein Betrieb des DRAM beschrieben. Wenn das Signal /TE den „L"-Pegel nach der Eingabe
des I/O-Kompressionsmodus erreicht, wird der Schaltinverter 133 aktiviert
und der Schaltinverter 132 deaktiviert. Wenn das Signal
/CAS nach dem Fall des Signal /RAS auf den „L"-Pegel fällt, steigt das Signal ϕa
auf den „H"-Pegel an und das Übertragungsgatter 52 wird
eingeschaltet, wie in 15A–15D gezeigt wird. Folglich wird der Datenwert
DIT durch die Halteschaltung 61 gehalten.
-
Wenn
das Signal /CAS danach ansteigt, fällt das Signal ϕa
auf den „L"-Pegel und das Signal ϕb steigt
auf den „H"-Pegel an. Das Übertragungsgatter 52 wird
dann ausgeschaltet und das Übertragungsgatter 53 wird
eingeschaltet. Eine Ausgabe von der Halteschaltung 61 wird
folglich zu der Halteschaltung 62 übertragen. Als Ergebnis wird
der Datenwert DIT bei dem ersten Fallen des Signales /CAS gehalten und
an den Masseknoten 31b des Schaltinverters 31 sowie
an einen Eingabeknoten des AND-Gatters 60 angelegt.
-
Wenn
der Datenwert DIT bei dem ersten Fallen des Signales /CAS auf dem „L"-Pegel ist, wird
der Schaltinverter 31 aktiviert und eine Ausgabe von dem AND-Gatter 60 erreicht
den „L"-Pegel und der Schaltinverter 33 wird
aktiviert. In diesem Fall werden die gleichen Datenwerte DIT0 in
die vier Speicherzellen MC in der ausgewählten Gruppe parallel eingeschrieben,
wie in 16A–16E gezeigt
ist.
-
Wenn
der Datenwert DIT bei dem ersten Fallen des Signales /CAS auf dem „H"-Pegel ist, wird
der Schaltinverter 31 deaktiviert und das AND-Gatter 60 überträgt das Signal
/RE4 zu dem Masseknoten 33b des Schaltinverters 33.
Wie in 17A–17E gezeigt
ist, werden die Datenwerte DIT1–DIT4
in die vier Speicherzellen MC in der ausgewählten Gruppe synchron mit dem
Signal /CAS sequentiell eingeschrieben.
-
Es
wird angemerkt, daß das
Signal /W auf den „H"-Pegel bei der Eingabe
des ersten Datenwertes DIT fixiert ist, so daß der erste Eingabedatenwert DIT
nicht in die Speicherzelle eingeschrieben wird.
-
18 ist
ein Blockdiagramme einer Schaltung, bei dem ein Teil der Schaltung
weggelassen ist, das eine Anordnung einer Signalerzeugungsschaltung
darstellt, bei der die Signale /RE1–/RE4 einer nach dem anderen
synchron mit dem Signal /CAS den „L"-Pegel erreichen.
-
Wie
in 18 gezeigt ist, besteht der Unterschied zwischen
den Signalerzeugungsschaltungen in 18 und 12 darin,
daß die
Schiebeschaltung 40.0 entfernt ist und das Signal NAL durch
ein Signal NAL' in 18 ersetzt
ist.
-
Wie
in 19A–19J gezeigt ist, steigt das Signal NAL' auf den „H"-Pegel als Reaktion
auf das zweite Ansteigen des Signales /CAS. Folglich wird der Beginn
des Seitenbetriebes in dem ersten Zyklus verhindert. Andere Vorgänge sind ähnlich zu denen
in der Signalerzeugungsschaltung in 12 und
die Beschreibung davon wird nicht wiederholt.
-
Entsprechend
dieser Ausführungsform
kann ein Effekt ähnlich
zu dem der dritten Ausführungsform
erreicht werden. Zusätzlich
kann die Phase des Testbetriebes vereinfacht werden, da der Eingabedatenwert
DIT in dem ersten Zyklus der fünf
Zyklen in dem Seitenmodus die folgenden Betriebsmodi bestimmt.
-
5. Ausführungsform
-
20 ist
ein Schaltungsblockdiagramm, das eine Anordnung eines Hauptabschnittes
eine DRAM entsprechend einer fünften
Ausführungsform zeigt.
-
Wie
in 20 gezeigt ist, ist eine sequentielle Ausgabeschaltung 70 bzw.
eine Schaltung 70 zur sequentiellen Ausgabe für den DRAM
als Unterschied zwischen diesem DRAM und dem der Anmelderin bekannten
DRAM neu bereitgestellt. In der sequentiellen Ausgabeschaltung 70 ist
die Gatterschaltung 21.0 in der sequentiellen Ausgabeschaltung 20 in 8 entfernt
und das Signal /TE wird durch das Signal /TE' ersetzt. Wenn die Signale /CAS und
/RAS sequentiell auf den „L"-Pegel fallen, nach
dem die Signale /OE und /W in den „L"-Pegel kommen, erreicht das Signal /TE' als Reaktion darauf
den „L"-Pegel. Die Signale /RE1–/RE4 werden
in der Signalerzeugungsschaltung in 18 erzeugt.
-
Wie
in 21A–21E gezeigt ist, werden die Signale /OE, /W, /CAS
und /RAS viermal mit einem Timing eingegeben, bei dem die Signale
/CAS und /RAS nacheinander auf den „L"-Pegel fallen, nach dem die Signale
/OE und /W den „L"-Pegel erreichen,
und die Datenwerte DO1–DO4
werden nacheinander synchron mit der Eingabe der Signale /OE, /W,
/CAS und /RAS ausgegeben.
-
Entsprechend
der fünften
Ausführungsform kann
ein Effekt ähnlich
zu dem der dritten Ausführungsform
erzielt werden.
-
6. Ausführungsform
-
Ein
DRAM entsprechend der sechsten Ausführungsform enthält 16 Dateneingabe-/-ausgabeanschlüsse 106.1–106.16 sowie
vier Datengleichheits-/-ungleichheitsbestimmungsschaltungen 120.1–120.4.
In dem I/O-Kompressionsmodus werden sechzehn Datenwerte DO1–DO16 parallel
ausgelesen und die Gleichheit/Ungleichheit der Datenwerte DO1–DO4, DOS–DO8, DO9–DO12 und DO13–DO16 werden
entsprechend durch die Datengleichheits-/-ungleichheitsbestimmungsschaltungen 120.1–120.4 bestimmt.
Die ausgegebenen Datenwerte DO1–DO4
von den Datengleichheits-/-ungleichheitsbestimmungsschaltungen 120.1–120.4 werden
an die Dateneingabe-/-ausgabeanschlüsse 106.1, 106.5, 106.9 bzw. 106.13 angelegt.
Sequentielle Ausgabeschaltungen 80.m (m = 1, 2, 3, 4) in 22 werden
entsprechend den Dateneingabe-/-ausgabeanschlüssen 106.1, 106.5, 106.9 bzw. 106.13 angeordnet.
-
Die
sequentielle Ausgabeschaltung 80.m weist Gatterschaltungen 81, 82.1–82.4 und
eine Halteschaltung 85 auf. Die Halteschaltung 85 weist
zwei Inverter 83 und 84 auf, die parallel in entgegengesetzten
Richtungen geschaltet sind. Die Gatterschaltung 81 weist
ein NOR-Gatter 86, einen Inverter 87 und einen
Schaltinverter 88 auf. Das NOR-Gatter 86 empfängt die
Signale /TE und ϕr1'- ϕr4'. Eine Ausgabe von
dem NOR-Gatter 86 wird an einen Masseknoten 88b des
Schaltinverters 88 über
den Inverter 87 angelegt und direkt an einen Versorgungsknoten 88a des
Schaltinverters 88 angelegt. Der Schaltinverter 88 empfängt eine
Ausgabe DOTm von der Datengleichheits-/-ungleichheitsbestimmungsschaltung 120.m.
-
Die
Gatterschaltungen 82.1–82.4 enthalten jeweils
ein Gatterelement 89, einen Inverter 90 und einen
Schaltinverter 91. Die Gatterelemente 89 in den
Gatterschaltungen 82.1–82.4 empfangen
entsprechend die Signale ϕr1'–ϕr4' und führen die
Signale ϕr1'–ϕr4' entsprechend durch,
wenn das Signal /TE den „L"-Pegel erreicht. Eine Ausgabe von dem Gatterelement 89 wird
an den Erdungsknoten 91b des Schaltinverters 91 über den
Inverter 90 angelegt und direkt an einen Versorgungsknoten 91a des Schaltinverters 91 angelegt.
Die Schaltinverter 91 in den Gatterschaltungen 82.1–82.4 empfangen
ausgelesene Datenwerte DOm, DOm + 4, DOm + 8 bzw. DOm + 12.
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Ausgaben
von dem Schaltinverter 88 in der Gatterschaltung 81 und
von den Schaltinvertern 91 in den Gatterschaltungen 82.1–82.4 werden
an die Halteschaltung 85 angelegt. Eine Ausgabe von der
Halteschaltung 85 wird an die Testvorrichtung über einen entsprechenden
Dateneingabeanschluß 106.1, 106.5, 106.9 oder 106.13 eingegeben.
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Wie
die in der ersten Ausführungsform
beschriebenen Signale ϕr1–ϕr4 werden die Signale ϕr1'–ϕr4' durch Anlegen des
Super-Vcc-Pegels an den Eingabeanschluß eines speziellen Adreßsignals bei
der Eingabe des I/O-Kompressionsmodus erzeugt. Alle diese Signale ϕr1'–ϕr4' erreichen den „L"-Pegel oder eines
der Signale ϕr1'–ϕr4' erreicht den „H"-Pegel.
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Nach
der Eingabe des I/O-Kompressionsmodus erreicht das Signal /TE den „L"-Pegel. Wenn alle von
den Signalen ϕr1'–ϕr4' in dem „L"-Pegel sind, wird
der Schaltinverter 88 in der Gatterschaltung 81 aktiviert
und Ausgabedatenwerte DOT1–DOT4
von den Datengleichheits-/-ungleichheitsbestimmungsschal tungen 120.1–120.4 werden
an die entsprechenden Eingabe-/Ausgabeanschlüsse 106.1, 106.5, 106.9 bzw. 106.13 über die
Halteschaltung 85 angelegt.
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Wenn
nur das Signal ϕr1' von
den Signalen ϕr1'–ϕr4' in dem „H"-Pegel ist, wird
der Schaltinverter 91 in der Gatterschaltung 82.1 aktiviert
und die ausgelesenen Datenwerte DO1–DO4 werden an die entsprechenden
Dateneingabe-/-ausgabeanschlüsse 106.1, 106.5, 106.9 bzw. 106.13 über die
entsprechende Halteschaltung 85 entsprechend ausgegeben.
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Wenn
nur das Signal ϕr2' von
den Signalen ϕr1'–ϕr4' in dem „H"-Pegel ist, wird
der Schaltinverter 91 in der Gatterschaltung 82.2 aktiviert
und ausgelesene Datenwerte DO5–DO8
werden an entsprechende Dateneingabe-/-ausgabeanschlüsse 106.1, 106.5, 106.9 bzw. 106.13 über die
entsprechende Halteschaltung 85 angelegt.
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Wenn
nur das Signal ϕr3' von
den Signalen ϕr1'–ϕr4' in dem „H"-Pegel ist, wird
der Schaltinverter 91 in der Gatterschaltung 82.3 aktiviert
und die ausgelesenen Datenwerte DO9–DO12 werden an die entsprechenden
Dateneingabe-/-ausgabeanschlüsse 106.1, 106.5, 106.9 bzw. 106.13 über die
entsprechende Halteschaltung 85 angelegt.
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Wenn
nur das Signal ϕr4' von
den Signalen ϕr1'–ϕr4' in dem „H"-Pegel ist, wird
der Schaltinverter 91 in der Gatterschaltung 82.4 aktiviert
und die ausgelesenen Datenwerte DO13–DO16 werden entsprechend an
die entsprechenden Dateneingabe-/-ausgabeanschlüsse 106.1, 106.5, 106.9 und 106.13 über die
entsprechende Halteschaltung 85 angelegt.
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Entsprechend
dieser Ausführungsform
kann ein ähnlicher
Effekt zu dem der ersten Ausführungsform
erreicht werden. Weiterhin kann, wenn die Anzahl der Dateneingabe-/-ausgabeanschlüsse ansteigt,
die Vorrichtung leicht eingestellt werden.