DE10022698A1

DE10022698A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE10022698A1
Application number: DE10022698A
Authority: DE
Inventors: Tetsuo Kato; Takayuki Miyamoto; Tetsushi Tanizaki; Mikio Asakura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-06-25
Filing date: 2000-05-10
Publication date: 2001-05-23
Also published as: KR20010007095A; JP2001014892A; US6327198B1; TW523753B; KR100364191B1

Abstract

Ein Halbleiterspeichereinrichtung (1000) gemäß der vorliegenden Erfindung enthält eine Prüfmoduseinstellschaltung (6), die seriell eine Mehrzahl von Prüfmodi gemäß einem externen Signal einstellen kann, eine Spannungserzeugungsschaltung (8), eine spaltenverbundene Steuerschaltung (10), eine zeilenverbundene Steuerschaltung (12) und ein Speicherzellenfeld (14). In einem entsprechenden Prüfmodus werden ungeradzahlige Wortleitungen, geradzahlige Wortleitungen in einen ausgewählten/nicht ausgewählten Zustand gebracht. In dem entsprechenden Prüfmodus wird eine Spannung dre Bitleitung für (eine interne Stromversorgunsspannung) oder niedriger (eine Massespannung) als eine Ausgleichsspannung in einem Normalbetriebsmodus eingestellt. Somit kann ein Prüfmuster effizient eingeschrieben werden.

Description

Es ist daher notwendig, daß die Prüfung effizient und korrekt mit einem verringerten Zeitaufwand durchgeführt wird. Um die Einrichtung eindeutig zu untersuchen, muß ein detailliertes Prü fungsprogramm effizient durchgeführt werden.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Halblei terspeichereinrichtung bereitzustellen, die effektiv und korrekt eine Burn-In-Prüfung durchführen kann.

Die Aufgabe der Erfindung wird durch die Halbleiterspeicherein richtung des Anspruches 1, 6, 8, 10 oder 13 gelöst.

Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem Aspekt der vorliegenden Erfindung enthält die Halb leiterspeichereinrichtung eine Mehrzahl von Speicherzellen, die in einer Matrix angeordnet sind, ein Speicherzellenfeld, das ei ne Mehrzahl von Wortleitungen, die entsprechend den Zeilen der Mehrzahl von Speicherzellen angeordnet sind, und eine Mehrzahl von Bitleitungen, die entsprechend den Spalten der Mehrzahl von Speicherzellen angeordnet sind, aufweist, eine Prüfmodusein stellschaltung, die seriell eine Mehrzahl von Prüfmodi gemäß ei nem externen Signal einstellt, und eine Speichersteuerschaltung, die ein Prüfmuster in das Speicherzellenfeld gemäß einer Ausgabe von der Prüfmoduseinstellschaltung schreibt. Die Speichersteuer schaltung enthält eine Zeilensteuerschaltung, die die geradzah ligen Wortleitungen/ungeradzahligen Wortleitungen der Mehrzahl von Wortleitungen in einen ausgewählten/nicht-ausgewählten Zu stand bringt, und eine Spaltensteuerschaltung, die eine vorbe stimmte Spannung für die Mehrzahl von Bitleitungen gemäß einem der Mehrzahl von Prüfmodi liefert.

Bevorzugt führt die Speichersteuerschaltung seriell eine Aus wahlsteuerung für die geradzahligen Wortleitungen oder ungeradzahligen Wortleitungen und eine Spannungssteuerung für die Mehr zahl von Bitleitungen zum Schreiben von Daten mit verschiedenen Potentialen für die Speicherzellen entsprechend den geradzahli gen Wortleitungen bzw. den ungeradzahligen Wortleitungen durch.

Bevorzugt enthält die Spaltensteuerschaltung eine Schaltung, die die Spannung der Mehrzahl von Bitleitungen als eine interne Stromversorgungsspannung, die höher ist als eine Ausgleichsspan nung, oder als eine Massespannung, die niedriger ist als die Ausgleichsspannung in einem Normalbetriebsmodus, bestimmt als Reaktion auf einen entsprechenden der Mehrzahl von Prüfmodi.

Bevorzugt enthält jede der Mehrzahl von Speicherzellen einen Speicherzellenkondensator mit einer Zellplatte und einem Spei cherknoten und einen Speicherzellentransistor. Die Spaltensteu erschaltung enthält ferner eine Schaltung, die die Spannung der Zellplatte auf die externe Stromversorgungsspannung oder die Massespannung als Reaktion auf den entsprechenden der Mehrzahl von Prüfmodi einstellt.

Bevorzugt enthält jede der Mehrzahl von Speicherzellen einen Speicherzellenkondensator und einen Speicherzellentransistor. Die Spaltensteuerschaltung enthält ferner eine Schaltung, die eine Rückseitengatespannung des Speicherzellentransistors auf die Massespannung als Reaktion auf einen entsprechenden der Mehrzahl von Prüfmodi einstellt.

Daher werden in der Halbleiterspeichereinrichtung gemäß einem Aspekt der vorliegenden Erfindung die Mehrzahl von Prüfmodi se riell gemäß dem externen Signal derart eingestellt und die Aus wahlsteuerung für die Wortleitungen und die Spannungssteuerung für die Bitleitungen werden gemäß dem Prüfmodus derart durchge führt, daß das Prüfmuster schnell eingeschrieben werden kann.

Zu der Zeit werden die geradzahligen und die ungeradzahligen Wortleitungen in den ausgewählten/nicht-ausgewählten Zustand gebracht. Die Spannung der Bitleitung wird höher (die interne Stromversorgungsspannung) als die Ausgleichsspannung oder nied riger (die Massespannung) als die Ausgleichsspannung in dem Nor malbetriebsmodus eingestellt. Somit weisen die Daten, die in die Speicherzellen, die den geradzahligen und ungeradzahligen Wort leitungen entsprechen, entsprechend eingeschrieben wurden, ver schiedene Werte auf. Als Ergebnis kann ein Leck der Speicherzel le schnell erfaßt werden.

Speziell wird eine Zellplattenspannung des Speicherzellenkonden sators höher (die externe Stromversorgungsspannung) oder niedri ger (die Massespannung) als die Spannung in dem Normalbetriebs modus gemäß dem Prüfmodus eingestellt, so daß die an die Spei cherzelle angelegte Beanspruchung beschleunigt erhöht wird.

Speziell wird die Rückseitengatespannung auf die Massespannung gemäß dem Prüfmodus eingestellt. Somit wird eine Beanspruchung nicht unerwünschterweise an einen PN-Übergang der Speicherzelle angelegt.

Gemäß einem anderen Aspekt der vorliegenden Erfindung enthält die Halbleiterspeichereinrichtung eine Mehrzahl von Speicherzel len, die jeweils einen Speicherzellenkondensator mit einem Spei cherknoten und einer Zellplatte und einen Speicherzellentransi stor aufweisen, eine Prüfmoduseinstellschaltung, die einen Prüf modus gemäß einem externen Signal einstellt, und eine Spannungs erzeugungsschaltung, die eine Spannung erzeugt, die für die Zellplatte geliefert wird. Die Spannungserzeugungsschaltung setzt die Spannung für die Zellplatte derart ein, daß eine Bean spruchung an den Speicherzellenkondensator gemäß einer Ausgabe von der Prüfmoduseinstellschaltung angelegt wird.

Bevorzugt setzt die Spannungserzeugungsschaltung die Spannung für die Zellplatte auf die externe Stromversorgungsspannung oder die Massespannung gemäß der Ausgabe von der Prüfmoduseinstell schaltung.

Daher wird bei der Halbleiterspeichereinrichtung gemäß einem an deren Aspekt der vorliegenden Erfindung die Spannung für die Zellplatte des Speicherzellenkondensators höher (die externe Stromversorgungsspannung) oder niedriger (die Massespannung) als die Spannung in dem Normalbetriebsmodus gemäß dem Prüfmodus ein gestellt. Somit wird eine an die Speicherzelle angelegte Bean spruchung beschleunigt erhöht.

Gemäß einem noch anderen Aspekt der vorliegenden Erfindung ent hält die Halbleiterspeichereinrichtung ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die jeweils einen Spei cherzellenkondensator und einen Speicherzellentransistor aufwei sen, eine Prüfmoduseinstellschaltung, die ein Prüfmodus gemäß einem externen Signal einstellt, eine Schaltung, die ein Prüfmu ster in das Speicherzellenfeld gemäß einem Prüfmodus ein schreibt, und eine Spannungserzeugungsschaltung, die eine Rück seitengatespannung des Speicherzellentransistors gemäß dem Prüf modus einstellt.

Bevorzugt stellt die Spannungserzeugungsschaltung die Rücksei tengatespannung auf die Massespannung gemäß dem Prüfmodus ein.

Bei der Halbleiterspeichereinrichtung gemäß dem noch anderen Aspekt der vorliegenden Erfindung wird die Rückseitengatespan nung auf die Massespannung gemäß dem Prüfmodus eingestellt. So mit wird eine Beanspruchung nicht unerwünschterweise an einen PN-Übergang der Speicherzelle angelegt.

Weiterhin soll eine Halbleiterspeichereinrichtung bereitgestellt werden, die die Analyse eines Prüfergebnisses vereinfacht.

Gemäß einem noch anderen Aspekt der vorliegenden Erfindung ent hält die Halbleiterspeichereinrichtung eine interne Schaltung mit einem Speicherzellenfeld, eine Prüfmoduseinstellschaltung, die seriell eine Mehrzahl von Prüfmodi gemäß einem externen Signal einstellt, eine Schaltung, die ein Prüfmuster in das Spei cherzellenfeld gemäß einer Ausgabe von der Prüfmoduseinstell schaltung einschreibt, und eine Spannungserzeugungsschaltung, die einen Generator enthält, der eine interne Spannung erzeugt, die für eine interne Schaltung geliefert wird. Die Spannungser zeugungsschaltung stoppt einen Betrieb des Generators gemäß ei nem entsprechenden der Mehrzahl von Prüfmodi.

Bevorzugt enthält die Spannungserzeugungsschaltung ferner eine Fixierschaltung, die die interne Spannung auf eine fixierte Spannung gemäß dem entsprechenden der Mehrzahl von Prüfmodi ein stellt.

Bevorzugt enthält die Halbleiterspeichereinrichtung ferner eine externe Anschlußfläche und die Spannungserzeugungsschaltung ent hält ferner eine Schaltung, die die Spannung, die von der exter nen Anschlußfläche geliefert wird, als die interne Spannung be stimmt gemäß dem entsprechenden der Mehrzahl von Prüfmodi.

Bei der Halbleiterspeichereinrichtung gemäß einem noch anderen Aspekt der vorliegenden Erfindung wird der Betrieb des Genera tors, der die interne Spannung erzeugt, gemäß dem Prüfmodus ge stoppt. Somit wird die Prüfung ohne Anlegen der Beanspruchung an den Abschnitt, der ein anderer ist als die Speicherzelle, durch geführt. Da die Steuerung für die interne Stromversorgungsspan nung und die Auswahlsteuerung für die Wortleitungen separat durchgeführt werden, kann zusätzlich eine Analyse des Abschnit tes, der die Fehlfunktion aufweist, schnell durchgeführt werden.

Gemäß einem noch anderen Aspekt der vorliegenden Erfindung ent hält die Halbleiterspeichereinrichtung eine Mehrzahl von inter nen Schaltungen, von denen eine ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen enthält, eine Prüfmoduseinstell schaltung, die seriell eine Mehrzahl von Prüfmodi gemäß einem externen Signal einstellt, eine Spannungserzeugungsschaltung, die eine Mehrzahl von internen Spannungen erzeugt, die für die Mehrzahl von internen Schaltungen geliefert werden, und eine ex terne Anschlußfläche. Die Spannungserzeugungsschaltung stellt separat die Mehrzahl von internen Spannungen basierend auf der Spannung, die von der externen Anschlußfläche empfangen wird, gemäß einer Ausgabe von der Prüfmoduseinstellschaltung ein.

Bevorzugt enthält die Mehrzahl von internen Schaltungen eine er ste interne Schaltung, die ein Speicherzellenfeld enthält, und eine zweite interne Schaltung, die eine periphere Schaltung zum Auswählen der Speicherzellen enthält. Die Mehrzahl der internen Spannungen enthalten eine erste interne Spannung, die für die erste interne Schaltung geliefert, und eine zweite interne Span nung, die für die zweite interne Schaltung geliefert wird. Die Spannungserzeugungsschaltung enthält eine Schaltung, die eine erste Referenzspannung als Reaktion auf einen entsprechenden der Mehrzahl von Prüfmodi einstellt und eine zweite Referenzspannung als Reaktion auf einen der Mehrzahl von Prüfmodi gemäß einer Spannung der externen Anschlußfläche einstellt, und eine Schal tung, die die erste interne Spannung gemäß der ersten Referenz spannung einstellt, und eine Schaltung, die die zweite interne Spannung gemäß der zweiten Referenzspannung einstellt.

Bei der Halbleiterspeichereinrichtung gemäß dem noch anderen Aspekt der vorliegenden Erfindung werden die internen Spannun gen, die für die Mehrzahl von internen Schaltungen geliefert werden, gemäß der Spannung, die von der externen Anschlußfläche geliefert wird, als Reaktion auf den Prüfmodus eingestellt. Da her wird die Analyse des Grundes der Fehlfunktion bei der Burn- In-Prüfung vereinfacht.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen der Erfin dung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Darstellung, die eine beispielhafte An ordnung einer Halbleiterspeichereinrichtung 1000 gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 2 eine Darstellung, die in Verbindung mit einer Speicherzelle, einer Wortleitung und eine Bit leitung gezeigt ist,

Fig. 3 ein Zeitablaufdiagramm, das in Verbindung mit einem Betrieb einer Prüfmoduseinstellschaltung 6 gemäß der ersten Ausführungsform der vorlie genden Erfindung gezeigt ist,

Fig. 4 eine Darstellung, die eine beispielhafte An ordnung eines Hauptabschnitts einer VBL- Erzeugungsschaltung 20, der in einer Span nungserzeugungsschaltung 8 enthalten ist, zeigt,

Fig. 5 u. 6 schematische Darstellungen, die in Zusammen hang mit einem Verfahren des Treibens der Wortleitung und der Bitleitung in dem Prüfmo dus gezeigt sind,

Fig. 7 ein Zeitablaufdiagramm, das in Zusammenhang mit einem Verfahren des Treibens der Wortlei tung und der Bitleitung in dem Prüfmodus ge zeigt ist,

Fig. 8 eine Darstellung, die eine beispielhafte An ordnung einer Spannungserzeugungsschaltung ge mäß einer zweiten Ausführungsform der vorlie genden Erfindung zeigt,

Fig. 9 eine Darstellung, die eine beispielhafte An ordnung eines Hauptabschnitts einer VCP- Erzeugungsschaltung 21 zeigt,

Fig. 10 eine Darstellung, die eine beispielhafte An ordnung einer Spannungserzeugungsschaltung ge mäß einer dritten Ausführungsform der vorlie genden Erfindung zeigt,

Fig. 11 eine Darstellung, die eine beispielhafte An ordnung einer VBB-Erzeugungsschaltung 30 zeigt,

Fig. 12 eine schematische Darstellung, die eine Anord nung einer Halbleiterspeichereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 13 eine Darstellung, die eine beispielhafte An ordnung einer VREF-Erzeugungsschaltung 50 zeigt,

Fig. 14 eine Darstellung, die eine beispielhafte An ordnung einer VDC-Schaltung 54 zeigt, die eine VDDP-Spannung erzeugt,

Fig. 15 eine Darstellung, die eine beispielhafte An ordnung einer VDC-Schaltung 55 zeigt, die eine VDDS-Spannung erzeugt,

Fig. 16 eine Darstellung, die eine beispielhafte An ordnung eines Hauptabschnitts einer Spannungs erzeugungsschaltung gemäß einer fünften Aus führungsform der vorliegenden Erfindung zeigt,

Fig. 17 eine Darstellung, die eine beispielhafte An ordnung einer VBB-Erzeugungsschaltung 60 zeigt,

Fig. 18 eine Darstellung, die eine beispielhafte An ordnung einer VBB-Einstellschaltung 61 zeigt,

Fig. 19 eine Darstellung, die eine beispielhafte An ordnung eines internen Generators 62 zeigt,

Fig. 20A u. 20B Zeitablaufdiagramme, die in Verbindung mit ei nem BCLK-Signal gezeigt sind, das durch den internen Generator 62 empfangen wird, und

Fig. 21 ein Zeitablaufdiagramm, das in Verbindung mit einem Betrieb des internen Generators 62 ge zeigt ist.

Es werden nun Ausführungsformen der vorliegenden Erfindung im Detail unter Bezugnahme auf die Zeichnungen beschrieben. Es wird angemerkt, daß die gleichen Elemente durch die gleichen Bezugs zeichen oder -buchstaben bezeichnet werden und daß die Beschrei bung davon nicht wiederholt wird.

Erste Ausführungsform

Eine beispielhafte Anordnung einer Halbleiterspeichereinrichtung 1000 gemäß einer ersten Ausführungsform der vorliegenden Erfin dung wird unter Bezugnahme auf Fig. 1 beschrieben. Wie in Fig. 1 gezeigt ist, enthält die Halbleiterspeichereinrichtung 1000 ei nen Steuersignalpuffer 1, der externe Steuersignale (ein Zei lenadressenauslösesignal/RAS, ein Spaltenadressenauslösesignal /CAS, ein Chipauswahlsignal/CS, ein Schreibfreigabesignal/WE, ein DQMU/L-Signal und ähnliches) empfängt, einen Taktpuffer 2, der einen externen Takt CLK, ein Taktfreigabesignal CKE oder ähnliches empfängt, einen Adressenpuffer 4, der eine Bankadresse BA und eine Adresse AD empfängt, eine Prüfmoduseinstellschaltung 6, die einen Prüfmodus zur Erzeugung eines Prüfmodussignals er faßt, eine Spannungserzeugungsschaltung 8, die eine interne Spannung erzeugt, ein Speicherzellenfeld 14, eine spaltenbezogene Steuerschaltung 10, die eine spaltenbezogene Steuerung für das Speicherzellenfeld durchführt, und eine zeilenbezogene Steu erschaltung 12, die eine zeilenbezogene Steuerung für das Spei cherzellenfeld durchführt.

Das Speicherzellenfeld 14 enthält eine Mehrzahl von Wortleitun gen, die in einer Zeilenrichtung angeordnet sind, eine Mehrzahl von Bitleitungen, die in einer Spaltenrichtung angeordnet sind, und eine Mehrzahl von Speicherzellen. Wie in Fig. 2 gezeigt ist, enthält die Speicherzelle einen Speicherzellenkondensator C0, der eine Zellenplattenspannung VCP empfängt, und einen Speicher zellentransistor T0, der zwischen einer Bitleitung BL und einem Speicherknoten des Speicherzellenkondensators C0 verbunden ist und durch eine Spannung einer Wortleitung WL leitend gemacht wird. Ein Leseverstärker SA und Transistoren TE1, TE2 sind mit Bitleitungen BL, /BL verbunden. Wenn die Transistoren TE1, TE2 durch ein Signal BLEQ leitend gemacht werden, gelangen die Span nungen der Bitleitungen BL, /BL zu einer Ausgleichsspannung VBL. Es wird angemerkt, daß das in Fig. 1 gezeigte Speicherzellenfeld in eine Mehrzahl von Bänken aufgeteilt ist.

Die in Fig. 1 gezeigte Prüfmoduseinstellschaltung 6 erfaßt zu erst gemäß einem externen Signal, daß der Prüfmodus eingegeben ist (Eingabe). Wenn die Eingabe des Prüfmodus erfaßt wird (Prüfmoduseingabe einstellen), wird dann der Prüfmodus einge stellt (Prüfmodus einstellen).

Ein Betrieb der Prüfmoduseinstellschaltung 6 wird im Detail un ter Bezugnahme auf Fig. 3 beschrieben. Bezugnehmend auf Fig. 3 wird für drei Zyklen von Zeitpunkt T0 bis T2 die Eingabe des Prüfmodus durch eine Kombination der Bankadressen BA (0) bis (1) und der Adressen A (0) bis (11) erfaßt (Prüfmoduseingabe ein stellen; Zeitpunkt T1). Als Ergebnis wird für drei Zyklen vom Zeitpunkt T3 bis zum Zeitpunkt T5 ein entsprechender Prüfmodus eingestellt durch eine Kombination der Bankadressen BA(0) bis (1), der Adressen A(0) bis (6) und (8) bis (11) (Prüfmodus einstellen, Zeitpunkt T4). Die Prüfmoduseinstellschaltung 6 gibt ein entsprechendes Prüfmodussignal aus.

Somit wird der Prüfmodus sequentiell eingestellt. Die Prüfmo dussignale, die zu der Zeit erzeugt werden, werden durch eine Halteschaltung gehalten, die in der Zeichnung nicht gezeigt ist. Somit werden eine Mehrzahl von Prüfmodi seriell durch die Prüf moduseinstellschaltung 6 eingestellt. Es wird angemerkt, daß je der Prüfmodus zurückgesetzt werden kann in Abhängigkeit von ei ner Kombination von Eingabesignalen (T6, T7). Eine solche Prüf moduseinstellschaltung 6 führt seriell eine Auswahlsteuerung für die Wortleitung und eine Steuerung der internen Spannung durch.

Eine Spannungserzeugungsschaltung 8 gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 4 beschrieben. Fig. 4 ist eine Darstellung, die eine bei spielhafte Anordnung eines Hauptabschnittes einer VBL- Erzeugungsschaltung 20 zeigt, die in der Spannungserzeugungs schaltung 8 enthalten ist. Bezugnehmend auf Fig. 4 setzt die VBL-Erzeugungsschaltung 20 die Ausgleichsspannung VBL der Bit leitung auf eine interne Stromversorgungsspannung VDDS oder eine Massespannung GND gemäß den Prüfmodussignalen VBLVDDS und VBLVSS von der Prüfmoduseinstellschaltung 6. Es wird angemerkt, daß die interne Stromversorgungsspannung VDDS von einer Schaltung (nicht gezeigt) geliefert wird, die eine externe Stromversorgungsspan nung EXTVDD verringert.

Die VBL-Erzeugungsschaltung 20 enthält einen Inverter 22, der das Prüfmodussignal VBLVDDS invertiert, einen PMOS-Transistor 23, dessen Gate eine Ausgabe des Inverters 22 empfängt, und ei nen NMOS-Transistor 24, dessen Gate das Prüfmodussignal VBLVSS empfängt. Die Transistoren 23 und 24 sind zwischen der internen Stromversorgungsspannung VDDS und der Massespannung GND verbun den. Eine Spannung an einem Verbindungsknoten der Transistoren 23 und 24 wird zur Ausgleichsspannung VBL.

Wenn die Prüfmodussignale VBLVDDS und VBLVSS entsprechend den H- bzw. L-Pegel erreichen, wird der Transistor 23 leitend gemacht und die Ausgleichsspannung VBL erreicht den Pegel der internen Stromversorgungsspannung VDDS. Wenn die Prüfmodussignale VBLVDDS und VBLVSS entsprechend den L- bzw. H-Pegel erreichen, wird der Transistor 24 leitend gemacht und die Ausgleichsspannung VBL er reicht den Pegel der Massespannung GND. Die Ausgleichsspannung VBL wird im folgenden als VBL-Spannung bezeichnet.

Es wird angemerkt, daß die VBL-Spannung auf einen fixierten Pe gel (beispielsweise auf die Hälfte von VDDS) eingestellt wird durch eine Schaltung, die in der Zeichnung nicht gezeigt ist, wenn die Einrichtung in einem anderen Modus als den vorbeschrie benen Testmodus ist.

In anderen Worten, die VBL-Spannung wird höher (VDDS) oder nied riger (GND) als die Ausgleichsspannung in dem normalen Betriebs modus gemäß dem Prüfmodus eingestellt.

Nun wird ein Verfahren des Treibens der Wortleitung und der Bit leitung in dem Prüfmodus unter Bezugnahme auf Fig. 5 bis 7 be schrieben. Die Spannungserzeugungsschaltung 8, die zeilenbezoge ne Steuerschaltung 12 und die spaltenbezogene Steuerschaltung 10 schreiben ein Prüfmuster in die Speicherzelle bzw. Speicherzel len in dem folgenden Vorgang gemäß dem durch die Prüfmodusein stellschaltung 6 erfaßten Prüfmodus.

Es wird angemerkt, daß die Bezugszeichen ME und MO in Fig. 5 und 6 Speicherzellen, die mit geradzahligen Wortleitungen WL0, WL2 und so weiter verbunden sind, bzw. Speicherzellen, die mit unge radzahligen Wortleitungen WL1, WL3 und so weiter verbunden sind, darstellen. Das Bezugszeichen BC stellt eine Bitleitungskontakt dar.

In Fig. 7 ist gezeigt, daß der Prüfmodus durch eine Kombination der Adresse A(7) auf dem H-Pegel und der anderen Adresse ADD eingestellt wird.

Bezugnehmend auf Fig. 7 wird zum Zeitpunkt t0 eine spezifische Adresse A(7) auf den H-Pegel (3,3 V) gesetzt, wird die andere Adresse ADD auf einen vorbestimmten Wert gesetzt und steigt ein Takt CLK an. Ein Modusregister (nicht gezeigt) wird gesetzt (MRS). Vom Zeitpunkt t0 bis zum Zeitpunkt t1 wird ein IO- Verringerungsmodus eingestellt. Zu dieser Zeit erreicht die VBL- Spannung einen allgemeinen Spannungspegel (1 V).

Vom Zeitpunkt t1 bis zum Zeitpunkt t2 arbeitet die VBL- Erzeugungsschaltung 20. Somit erreicht die VBL-Spannung die in terne Stromversorgungsspannung VDDS (2 V). Die Spannung der Bit leitung steigt an.

Vom Zeitpunkt t2 bis zum Zeitpunkt t3 wird jede andere Wortlei tung in den Auswahlzustand (3,6 V) in einer physikalischen Anord nung gebracht. Genauer, es werden geradzahlige Wortleitungen WL0, WL2, WL4, WL6 und WL8 ausgewählt (Ein; H-Pegel). Somit wird ein Datenwert (H) in eine Speicherzelle ME geschrieben, die mit einer geradzahligen Wortleitung verbunden ist (siehe Fig. 5). Vom Zeitpunkt t3 bis zum Zeitpunkt t4 werden die geradzahligen Wortleitungen WL0, WL2, WL4, WL6 und WL8 in den nicht ausgewählten Zustand (L-Pegel) gebracht.

Vom Zeitpunkt t4 bis zum Zeitpunkt t5 arbeitet die VBL- Erzeugungsschaltung 20. Somit erreicht die VBL-Spannung die Massespannung GND (OV). Die Spannung der Bitleitung verringert sich.

Vom Zeitpunkt t5 bis zum Zeitpunkt t6 wird der Zustand der Wort leitungen verändert. Genauer, die ungeradzahligen Wortleitungen WL1, WL3, WL5 und WL7 werden in den Auswahlzustand (Ein, H- Pegel) gebracht. Somit wird ein Datenwert (L) in die Speicherzelle MO geschrieben, die mit der ungeradzahligen Wortleitung verbunden ist (siehe Fig. 6). Zu dieser Zeit sind die geradzah ligen Wortleitungen in dem nicht-ausgewählten Zustand (Aus). Vom Zeitpunkt t6 bis zum Zeitpunkt t7 werden die ungeradzahligen Wortleitungen WL1, WL3, WL5 und WL7 in den nicht-ausgewählten Zustand (L-Pegel) gebracht.

Vom Zeitpunkt t7 bis zum Zeitpunkt t8 wird die VBL-Spannung zu einer allgemeinen Spannung (1 V) zurückgebracht. Vom Zeitpunkt t9 bis zum Zeitpunkt t10 wird die Information für die geradzahlige Wortleitung komprimiert (IO-Verringerung) und gelesen.

Somit ermöglicht die Änderung des Zustands der geradzahli gen/ungeradzahligen Wortleitungen und die Spannungssteuerung für die Bitleitung, daß ein Prüfmuster, bei dem benachbarte Spei cherzellen verschiedenen Informationen speichern, eingeschrieben wird. Wenn ein geringer Leckstrom in einer gewissen Speicherzel le erzeugt wird, leckt ein Potential der benachbarten Speicher zelle (der gespeicherte Datenwert ist verloren). Wenn dies er faßt wird, kann die fehlerhafte Speicherzelle erfaßt werden.

Wie oben beschrieben wurde, führt die Halbleiterspeichereinrich tung gemäß der ersten Ausführungsform der vorliegenden Erfindung sequentiell die Auswahlsteuerung für die Wortleitung und die Spannungssteuerung für die Bitleitungen durch eine Mehrzahl von Prüfmodi durch, die gemäß dem externen Signal seriell einge stellt werden. Somit kann sogar in einem eingegossenen Zustand das Prüfmuster effizient in einer kurzen Zeitdauer eingeschrie ben werden.

Zweite Ausführungsform

Eine zweite Ausführungsform der vorliegenden Erfindung betrifft eine andere beispielhafte Anordnung der Spannungserzeugungs schaltung 8. Fig. 8 ist eine Darstellung, die eine beispielhafte Anordnung der Spannungserzeugungsschaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt.

Wie in Fig. 8 gezeigt ist, enthält die Spannungserzeugungsschal tung eine VBL-Erzeugungsschaltung 20 und eine VCP- Erzeugungsschaltung 21, die eine Zellplattenspannung eines Spei cherzellenkondensators gemäß einer Ausgabe der Moduseinstell schaltung 6 einstellt. Die VBL-Erzeugungsschaltung 20 ist so, wie sie in der ersten Ausführungsform beschrieben ist.

Eine beispielhafte Anordnung eines Hauptabschnittes der VCP- Erzeugungsschaltung 21 wird unter Bezugnahme auf Fig. 9 be schrieben. Fig. 9 ist eine Darstellung, die eine beispielhafte Anordnung eines Hauptabschnitts der VCP-Erzeugungsschaltung 21 zeigt. Bezugnehmend auf Fig. 9 enthält die VCP- Erzeugungsschaltung 21 einen Inverter 25, der ein Prüfmo dussignal VCPEXTe invertiert, einen PMOS-Transistor 26, dessen Gate eine Ausgabe des Inverters 25 empfängt, und einen NMOS- Transistor 27, dessen Gate ein Prüfmodussignal VCPVSSe empfängt.

Die Transistoren 26 und 27 sind zwischen einer externen Strom versorgungsspannung EXTVDD und einer Massespannung GND verbun den. Eine Spannung an einem Verbindungsknoten der Transistoren 26 und 27 ist eine Zellplattenspannung VCP.

Wenn das Prüfmodussignal VCPEXTe und VCPVSSe auf den H- bzw. L- Pegel entsprechend eingestellt sind, wird der Transistor 26 lei tend gemacht und die Zellplattenspannung VCP erreicht den Pegel der externen Stromversorgungsspannung EXTVDD. Wenn das Prüfmo dussignal VCPEXTe und VCPVSSe entsprechend auf den L- bzw. H- Pegel gesetzt sind, wird der Transistor 27 leitend gemacht und die Zellplattenspannung VCP erreicht den Pegel der Massespannung GND.

Es wird angemerkt, daß die VCP-Spannung auf einen fixierten Pe gel (beispielsweise auf den Pegel der Hälfte von VDDS) durch eine Schaltung gesetzt wird, die in der Zeichnung nicht gezeigt ist, wenn die Einrichtung in einem anderen Modus als einem vor bestimmten Prüfmodus ist.

Bei einer Burn-In-Prüfung (z. B. bei einer Prüfung mit dem Prüf muster, das in der ersten Ausführungsform beschrieben ist), wird die Spannung für die Zellplatte der Speicherzelle höher (Stromversorgungsspannung EXTVDD) oder niedriger (Massespannung GND) gesetzt als die Spannung in einem Normalbetriebsmodus durch die VCP-Erzeugungsschaltung 21. Somit steigt eine elektrische Beanspruchung, die an die Speicherzelle angelegt wird. Als Er gebnis wird der Burn-In bzw. die Burn-In-Prüfung derart be schleunigt, daß eine fehlerhafte Speicherzelle in einer kürzeren Zeitperiode erfaßt werden kann.

Dritte Ausführungsform

Eine dritte Ausführungsform der vorliegenden Erfindung ist mit einer Spannungserzeugungsschaltung, die in Fig. 10 gezeigt ist, anstatt der in Fig. 4 gezeigten Schaltung versehen. Eine bei spielhafte Anordnung der Spannungserzeugungsschaltung gemäß der dritten Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 10 beschrieben. Bezugnehmend auf Fig. 10 enthält die Spannungserzeugungsschaltung eine VBL- Erzeugungsschaltung 20, eine VCP-Erzeugungsschaltung 21 und eine VBB-Erzeugungsschaltung 30, die gemäß einem Prüfmodussignal ar beiten. Die VBL-Erzeugungsschaltung 20 und die VCP- Erzeugungsschaltung 21 sind die gleichen wie die, die in der er sten und zweiten Ausführungsform beschreiben sind.

Die VBB-Erzeugungsschaltung 30 stellt eine VBB-Spannung, die ei ne der internen Spannungen ist, gemäß dem Prüfmodussignal VBBVSSe ein, das von der Prüfmoduseinstellschaltung 6 empfangen wird. Die VBB-Spannung wird zu einer Rückseitengatespannung (eine Spannung für eine Wanne direkt unterhalb eines Gate) eines Speicherzellentransistors.

Eine beispielhafte Anordnung der VBB-Erzeugungsschaltung 30 wird unter Bezugnahme auf Fig. 11 beschrieben. Fig. 11 ist eine Dar stellung, die die beispielhafte Anordnung der VBB- Erzeugungsschaltung 30 zeigt. Die VBB-Erzeugungsschaltung 30 enthält Inverter 40 und 41 und Transistoren 42 bis 48, wie in Fig. 11 gezeigt ist. Die Transistoren 42, 43 und 46 sind PMOS- Transistoren, wohingegen die Transistoren 44, 45, 47 und 48 NMOS-Transistoren sind.

Die Transistoren 42 und 43 sind mit der externen Stromversor gungsspannung EXTVDD verbunden. Der Inverter 40 invertiert das Prüfmodussignal VBBVSSe, und der Inverter 41 invertiert eine Ausgabe von dem Inverter 40. Die Gates der Transistoren 42 und 43 sind entsprechend mit den Ausgängen der Inverter 40 und 41 verbunden. Der Transistor 44 ist zwischen dem Transistor 42 und einem VBB-Knoten verbunden, der die VBB-Spannung liefert, und sein Gate ist mit einem Knoten Z0 (ein Verbindungsknoten zwi schen den Transistoren 43 und 45) verbunden. Der Transistor 45 ist zwischen dem Transistoren 43 und dem VBB-Knoten verbunden und sein Gate ist mit einem Verbindungsknoten zwischen den Tran sistoren 42 und 44 verbunden.

Die Transistoren 46 und 47 sind zwischen einer Anschlußfläche, die die externe Stromversorgungsspannung EXTVDD empfängt, und dem VBB-Knoten verbunden und ihre Gates sind beide mit dem Kno ten Z0 verbunden. Der Transistor 48, der zwischen dem VBB-Knoten und der Massespannung GND verbunden ist, wird gemäß einer Span nung des Verbindungsknotens zwischen den Transistoren 46 und 47 leitend gemacht.

Wenn das Prüfmodussignal VBBVSSe auf den H-Pegel gesetzt wird, erreicht die VBB-Spannung, die die Spannung des VBB-Knotens ist, den Pegel der Massespannung GND. Wenn das Prüfmodussignal VBBVSSe auf den L-Pegel eingestellt wird, wird die VBB-Spannung in einen schwebenden Zustand gebracht.

Eine im allgemeinen verwendete VBB-Erzeugungsschaltung, die in den Figuren nicht gezeigt ist, stellt die VBB-Spannung gemäß der externen Stromversorgungsspannung EXTVDD ein. Wenn die Schaltung (nicht gezeigt) verwendet wird und die externe Stromversorgungs spannung EXTVDD in der Burn-In-Prüfung ansteigt, nimmt die VBB- Spannung ab (eine Rückseitengatespannung der Speicherzelle nimmt ab). Wenn die VBB-Spannung abnimmt, wird eine Übergangsspannung, die höher ist als die bei einer allgemeinen Verwendung, zu einem PN-Übergang des Speicherzellentransistors geliefert und zerstört möglicherweise den Übergangsabschnitt (ein Leck von elektrischen Ladungen). In diesem Fall kann die fehlerhafte Speicherzelle nicht geeignet erfaßt werden.

Daher wird in der dritten Ausführungsform der vorliegenden Er findung, wenn zum Beispiel das oben beschriebene Prüfmuster ein geschrieben wird, die Rückseitengatespannung (die VBB-Spannung) auf die Massespannung GND fixiert durch die VBB- Erzeugungsschaltung 30. Somit wird jeder Schaden aufgrund der Beanspruchung, die unerwünschterweise an den PN-Übergang des Speicherzellentransistors angelegt wird, verhindert. Als Ergeb nis kann die fehlerhafte Speicherzelle geeignet erfaßt werden.

Vierte Ausführungsform

Ein Gesamtaufbau einer Halbleiterspeichereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 12 beschrieben. Die in Fig. 12 gezeigte Halbleiterspeichereinrichtung enthält interne Schaltungen 51, 52, 53, eine Prüfmoduseinstellschaltung 6, eine VREF- Erzeugungsschaltung 50, VDC-Schaltungen 54, 55 und eine interne VREF-Erzeugungsschaltung 56.

Die interne Schaltung 51 empfängt die externe Stromversorgungs spannung EXTVDD zum Betrieb und ist zum Beispiel eine Schaltung, die extern einen Datenwert ausgibt, der von einer Speicherzelle gelesen wurde. Die interne Schaltung 52 empfängt die VDDP- Spannungsausgabe von der VDC-Schaltung 54 zum Betrieb und ist beispielsweise eine periphere Schaltung. Die periphere Schaltung enthält eine Schaltung, die auf eine Auswahl des Speicherzellen feldes bezogen ist, eine Schaltung, die einen Datenwert zu der Speicherzelle überträgt oder von ihr empfängt oder ähnliches. Die interne Schaltung 53 empfängt die VDDS-Spannungsausgabe von der VDC-Schaltung 55 zum Betrieb und enthält zum Beispiel ein Speicherzellenfeld, einen Leseverstärker oder ähnliches.

Die VDC-Schaltung 54 verringert die VREFP-Spannung und gibt die VDDP-Spannung aus. Die VDC-Schaltung 55 verringert die VREFS- Spannung und gibt die VDDS-Spannung aus.

Die VREF-Erzeugungsschaltung 50 ist mit einem externen Anschluß bzw. einer externen Anschlußfläche PAD 1 verbunden und setzt die VREFP- und VREFS-Spannung auf vorbestimmte Werte gemäß einer Ausgabe von der Prüfmoduseinstellschaltung 6.

Die interne VREF-Erzeugungsschaltung 56 erzeugt intern die VREFP- und VREFS-Spannung mit vorbestimmten Werten.

Daher werden, obwohl die VDDS- und die VDDP-Spannung im allge meinen auf vorbestimmte Werte durch die interne VREF- Erzeugungsschaltung 56 eingestellt werden, sie in einem vorbe stimmten Prüfmodus gemäß einer extern angelegten Spannung geän dert.

Eine beispielhafte Anordnung eines Hauptabschnitts der VREF- Erzeugungsschaltung 50 wird unter Bezugnahme auf Fig. 13 be schrieben. Fig. 13 ist eine Darstellung, die eine beispielhafte Anordnung der VREF-Erzeugungsschaltung 50 zeigt. Wie in Fig. 13 gezeigt ist, enthält die VREF-Erzeugungsschaltung 50 Inverter 64, 65 und Transistoren 61, 62, 63. Der Transistor 61 ist ein NMOS-Transistor, wohingegen die Transistoren 62 und 63 PMOS- Transistoren sind.

Ein Gate des Transistors 61 und der Inverter 64 empfangen das Signal EVREFFRC, das von der Prüfmoduseinstellschaltung 6 ausge geben wird. Der Inverter 65 empfängt das Signal EVREFPFRC, das von der Prüfmoduseinstellschaltung 6 ausgegeben wird. Der Tran sistor 62 empfängt an seinem Gate eine Ausgabe von dem Inverter 64, wohingegen der Transistor 63 an seinem Gate eine Ausgabe von dem Inverter 65 empfängt.

Der Transistor 61 ist zwischen der externen Anschlußfläche PAD 1 und einem leitenden Anschluß der Transistoren 62 und 63 verbun den. Die Spannungen der anderen leitenden Anschlüsse der Transi storen 62 und 63 gelangen entsprechend auf die VREFS- bzw. VREFP-Spannung.

Eine Spannung VREFIN wird von der externen Anschlußfläche PAD 1 geliefert. Wenn die Signale EVREFFRC und EVREFPFRC entsprechend auf den H- bzw. den L-Pegel eingestellt werden, werden die Tran sistoren 61 und 62 leitend gemacht. Somit gelangt die VREFS- Spannung zu einem Wert gemäß einer Spannung, die von der exter nen Anschlußfläche PAD 1 geliefert wird. Wenn die Signale EVREFFRC und EVREFPFRC beide auf den H-Pegel gesetzt werden, werden die Transistoren 61, 62 und 63 leitend gemacht. Somit er reichen die VREFS- und VREFP-Spannung Werte gemäß der von der externen Anschlußfläche PAD 1 angelieferten Spannung.

Ein beispielhafter Aufbau der VDC-Schaltung 54, die die VDDP- Spannung erzeugt, wird unter Bezugnahme auf Fig. 14 beschrieben. Wie in Fig. 14 gezeigt ist, enthält die VDC-Schaltung 54 einen Vergleicher 70 und einen PMOS-Transistor 71. Der Vergleicher 70 vergleicht die VDDP-Spannung und die VREFP-Spannung. Der Transi stor 71 ist zwischen der externen Stromversorgungsspannung EXTVDD und einem VDDP-Knoten, der die VDDP-Spannung liefert, verbunden, und sein Gate ist mit einem Ausgang des Vergleichers 70 verbunden. Die VDC-Schaltung 54 bestimmt den Pegel der VDDP- Spannung gemäß der VREFP-Spannung.

Es wird angemerkt, daß die VDDP-Spannung auf einen fixierten Pe gel (z. B. auf 2,5 V) gemäß einer Ausgabe von der internen VREF- Erzeugungsschaltung 56 eingestellt ist, wenn die Einrichtung in einem anderen Modus als einem vorbestimmten Prüfmodus ist.

Ein beispielhafter Aufbau der VDC-Schaltung 55, die die VDDS- Spannung erzeugt, wird unter Bezugnahme auf Fig. 15 beschrieben. Wie in Fig. 15 gezeigt ist, enthält die VDC-Schaltung 55 einen Vergleicher 72 und einen PMOS-Transistor 73. Der Vergleicher 72 vergleicht die VDDS-Spannung mit der VREFS-Spannung. Der Transi stor 73 ist zwischen der externen Stromversorgungsspannung EXTVDD und dem VDDS-Knoten, der die VDDS-Spannung liefert, ver bunden und sein Gate ist mit einem Ausgang des Vergleichers 72 verbunden. Die VDC-Schaltung 55 bestimmt den Pegel der VDDS- Spannung gemäß der VREFS-Spannung.

Es wird angemerkt, daß die VDDS-Spannung auf einen fixierten Pe gel (z. B. auf 2 V) gemäß einer Ausgabe von der internen VREF- Erzeugungsschaltung 56 eingestellt ist, wenn die Einrichtung in einem anderen Modus als einem vorbestimmten Prüfmodus ist.

Ein solcher Aufbau ermöglicht, daß die von den internen Schal tungen 52 und 53 gelieferte Spannung gemäß der Spannung der ex ternen Anschlußfläche als Reaktion auf den Prüfmodus (ein Prüf modussignal), der durch die Prüfmoduseinstellschaltung 6 einge stellt ist, geändert werden kann. Als Ergebnis kann bei einer Burn-In-Prüfung eine Beanspruchung separat an die periphere Schaltung und das Speicherzellenfeld/den Leseverstärker angelegt werden. Daher wird die Analyse der Ursache einer Fehlfunktion vereinfacht.

Fünfte Ausführungsform

Eine Spannungserzeugungsschaltung gemäß einer fünften Ausfüh rungsform der vorliegenden Erfindung wird beschrieben. Die Spannungserzeugungsschaltung gemäß der fünften Ausführungsform der vorliegenden Erfindung stoppt einen Betrieb des Generators, der eine interne Spannung in einem Prüfmodus erzeugt, und erzeugt alternativ eine fixierte Spannung oder eine Spannung gemäß einer Spannung einer externen Anschlußfläche.

Ein beispielhafter Aufbau eines Hauptabschnitts der Spannungser zeugungsschaltung gemäß der fünften Ausführungsform der vorlie genden Erfindung wird unter Bezugnahme auf Fig. 16 beschrieben. Wie in Fig. 16 gezeigt ist, enthält die Spannungserzeugungs schaltung eine VBL-Erzeugungsschaltung 20, eine VCP- Erzeugungsschaltung 21 und eine VBB-Erzeugungsschaltung 60. Die VBL-Erzeugungsschaltung 20 und die VCP-Erzeugungsschaltung 21 sind gleich zu denen, die in der ersten und zweiten Ausführungs form beschrieben wurden.

Die VBB-Erzeugungsschaltung 60 stellt eine VBB-Spannung, die ei ne von internen Spannungen ist, gemäß einem BCLK-Signal und ei nem Prüfmodussignal VBBVSSe, das von der Prüfmoduseinstellschal tung 6 empfangen wird, ein. Wie oben beschrieben wurde, bestimmt die VBB-Spannung eine Rückseitengatespannung des Speicherzellen transistors.

Ein beispielhafter Aufbau der VBB-Erzeugungsschaltung 60 wird unter Bezugnahme auf Fig. 17 beschrieben. Wie in Fig. 17 gezeigt ist, enthält die VBB-Erzeugungsschaltung 60 eine VBB- Einstellschaltung 61 und einen internen Generator 62. Die VBB- Einstellschaltung 61 stellt die VBB-Spannung auf eine Massespan nung GND oder eine Spannung einer externen Anschlußfläche PAD 2 gemäß einem Prüfmodussignal VBBVSSe ein. Der interne Generator 62 erzeugt intern eine Spannung gemäß dem BCLK-Signal.

Ein beispielhafter Aufbau der VBB-Einstellschaltung 61 wird un ter Bezugnahme auf Fig. 18 beschrieben. Die VBB- Einstellschaltung 61 enthält Inverter 40, 41 und Transistoren 42 bis 48, wie in Fig. 18 gezeigt ist. Diese sind so verbunden, wie es in der dritten Ausführungsform beschrieben ist.

In der fünften Ausführungsform ist die externe Anschlußfläche PAD 2 mit dem VBB-Knoten verbunden. Wenn das Prüfmodussignal VBBVSSe auf den H-Pegel eingestellt wird, erreicht die VBB- Spannung, die Spannung des VBB-Knotens, den Pegel der Massespan nung GND. Wenn das Prüfmodussignal VBBVSSe auf den L-Pegel ein gestellt wird, ändert sich die VBB-Spannung mit der Spannung der externen Anschlußfläche PAD 2.

Ein beispielhafter Aufbau des internen Generators 62 wird unter Bezugnahme auf Fig. 19 beschrieben. Wie in Fig. 19 gezeigt ist, enthält der interne Generator 62 einen Kondensator 80 und Tran sistoren 81, 82. Eine Elektrode des Kondensators 80 empfängt das BCLK-Signal. Der Transistor 81 ist zwischen der anderen Elektro de des Kondensators 80 und einer Massespannung verbunden, wohin gegen der Transistor 82 zwischen der anderen Elektrode des Kon densators und dem VBB-Knoten verbunden ist. Wie in Fig. 20A und 20B gezeigt ist, ist das BCLK-Signal ein Pulssignal mit einer vorbestimmten Periode in einem Normalbetriebsmodus und kann eine interne Spannung VDD oder eine Massespannung GND aufweisen. Das BCLK-Signal ist auf dem L-Pegel fixiert, wenn der spezifische Prüfmodus durch die oben beschriebene Prüfmoduseinstellschaltung 6 eingestellt ist.

Ein Betrieb des internen Generators 62 wird unter Bezugnahme auf Fig. 21 beschrieben. Bezugnehmend auf Fig. 21 stellen die Be zugszeichen A und B entsprechende Knoten von einer Elektroden seite, die das BCLK-Signal empfängt, und der anderen Elektroden seite des Kondensators 80 dar. Zusätzlich stellen VT1 und VT2 die Schwellwertspannungen des Transistors dar. Wenn das BCLK- Signal abwechselnd den H-Pegel (interne Stromversorgungsspannung VDD) und den L-Pegel (Massespannung GND) erreicht, verringert eine Spannung des Knotens B einen Pumpbetrieb des Kondensators 80. Somit erreicht die VBB-Spannung einen vorbestimmten Wert (-VDD + VT1 + VT2), zum Beispiel (-1) V. Es wird angemerkt, daß die interne Stromversorgungsspannung VDD von einer Schaltung (nicht gezeigt) geliefert wird, die die externe Stromversorgungsspan nung EXTVDD verringert.

Somit stoppt der interne Generator 62 und wird die VBB-Spannung in einen schwebenden Zustand gebracht, wenn der Prüfmodus einge geben wird, der das BCLK-Signal auf den L-Pegel setzt. Danach erreicht die VBB-Spannung die Spannung der externen Anschlußflä che oder die Massespannung GND beim Eingeben bzw. Gelangen in den Burn-In-Prüfmodus.

Es wird angemerkt, daß obwohl in der obigen Beschreibung die VBB-Erzeugungsschaltung beispielhaft dargestellt wurde, das gleiche auf die VCP-Erzeugungsschaltung, die VBL- Erzeugungsschaltung oder ähnliches angewendet werden kann. In diesem Fall wird ein Generator (eine im allgemeinen verwendete Schaltung), die in der VCP-Erzeugungsschaltung enthalten ist, die VBL-Erzeugungsschaltung oder ähnliches derart gestoppt, daß die Ausgabespannung in den schwebenden Zustand gebracht wird, und beim Eingeben bzw. Eintreten in den Burn-In-Prüfmodus wird sie zur Spannung von der externen Anschlußfläche oder die fi xierte Spannung.

Die für die Wortleitung gelieferte VPP-Spannung wird erhöht, wenn die Beanspruchung an die Wortleitung angelegt wird. Jedoch wird auch für die Schaltung, die die VPP-Spannung erzeugt, der Betrieb gestoppt oder fixiert in einem spezifischen Prüfmodus und die Spannung wird auf die Spannung von der externen An schlußfläche mit einem ähnlichen Aufbau eingestellt.

Ein solcher Aufbau verhindert, daß eine Beanspruchung an einen anderen Abschnitt als die Speicherzelle bei der Burn-In-Prüfung angelegt wird. Da die Steuerung der internen Stromversorgungs spannung und die der Wortleitung in der Burn-In-Prüfung separat durchgeführt werden, wird zusätzlich im Fall einer Fehlfunktion schnell bestimmt, ob eine auf die interne Stromversorgungsspan nung bezogene Schaltung oder die Steuerung in der Wortleitung an sich eine Schwierigkeit aufweist.

Claims

1. Halbleiterspeichereinrichtung (1000) mit
einem Speicherzellenfeld (14), das eine Mehrzahl von Speicher zellen, die in einer Matrix angeordnet sind, eine Mehrzahl von Wortleitungen, die entsprechend den Zeilen der Mehrzahl von Speicherzellen angeordnet sind, und eine Mehrzahl von Bitleitun gen, die entsprechend den Spalten der Mehrzahl von Speicherzel len angeordnet sind, aufweist,
einer Prüfmoduseinstellschaltung (6), die seriell eine Mehrzahl von Prüfmodi gemäß einem externen Signal einstellt, und
einer Speichersteuerschaltung (12, 10, 8), die ein Prüfmuster in das Speicherzellenfeld (14) gemäß einer Ausgabe von der Prüfmo duseinstellschaltung (6) schreibt,
wobei die Speichersteuerschaltung (8, 10, 12)
eine Zeilensteuerschaltung (8, 12), die geradzahlige Wortleitun gen/ungeradzahlige Wortleitungen der Mehrzahl von Wortleitungen in einen ausgewählten/nicht-ausgewählten Zustand bringt gemäß einem entsprechenden der Mehrzahl von Prüfmodi, und
eine Spaltensteuerschaltung (8, 10), die eine Spannung der Mehr zahl von Bitleitungen zum Liefern von ihr zu der Mehrzahl von Bitleitungen gemäß dem entsprechenden der Mehrzahl von Prüfmodi einstellt, aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der die Speichersteuerschaltung (8, 10, 12) seriell die Auswahl steuerung für die geradzahligen Wortleitungen oder ungeradzahli gen Wortleitungen und die Spannungssteuerung für die Mehrzahl der Bitleitungen zum Schreiben von Daten auf unterschiedlichen Potentialen zu den Speicherzellen, die den geradzahligen Wort leitungen und den ungeradzahligen Wortleitungen entsprechen, durchführt.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, wo bei die Spaltensteuerschaltung (8, 10) eine Schaltung (20) enthält, die die Spannung der Mehrzahl von Bitleitungen als eine Span nung, die höher als oder niedriger als eine Ausgleichsspannung in einem Normalbetriebsmodus ist, gemäß dem entsprechenden der Mehrzahl von Prüfmodi bestimmt.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei der jede der Mehrzahl von Speicherzellen einen Speicherzellenkonden sator mit einer Zellplatte und einem Speicherknoten und einen Speicherzellentransistor aufweist, wobei die Spaltensteuerschaltung (8, 10) ferner eine Schaltung (21) enthält, die eine Spannung der Zellplatte auf eine externe Stromversorgungsspannung oder eine Massespannung gemäß dem ent sprechenden der Mehrzahl von Prüfmodi einstellt.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, bei der jede der Mehrzahl von Speicherzellen einen Speicherzellenkonden sator und einen Speicherzellentransistor enthält, und wobei die Spaltensteuerschaltung (8, 10) ferner eine Schaltung (30) enthält, die eine Rückseitengatespannung des Speicherzellentran sistors auf eine Massespannung gemäß dem entsprechenden der Mehrzahl von Prüfmodi einstellt.

6. Halbleiterspeichereinrichtung (1000) mit
einer Mehrzahl von Speicherzellen, die jeweils einen Speicher zellenkondensator mit einem Speicherknoten oder einer Zellplatte und einen Speicherzellentransistor enthalten,
einer Prüfmoduseinstellschaltung (6), die einen Prüfmodus gemäß einem externen Signal einstellt, und
einer Spannungserzeugungsschaltung (21), die eine Zellplatten spannung, die für die Zellplatte geliefert wird, erzeugt, wobei die Spannungserzeugungsschaltung (21) die Zellplattenspan nung derart einstellt, daß eine Beanspruchung an den Speicherzellenkondensator angelegt wird gemäß einer Ausgabe von der Prüfmoduseinstellschaltung (6).

7. Halbleiterspeichereinrichtung nach Anspruch 6, bei der die Spannungserzeugungsschaltung (21) die Zellplattenspannung auf eine externe Stromversorgungsspannung oder eine Massespan nung gemäß der Ausgabe von der Prüfmoduseinstellschaltung ein stellt.

8. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld (14), das eine Mehrzahl von Speicher zellen enthält, die jeweils einen Speicherzellenkondensator und einen Speicherzellentransistor enthalten,
einer Prüfmoduseinstellschaltung (6), die einen Prüfmodus gemäß einem externen Signal einstellt,
einer Schaltung (10, 12), die ein Prüfmuster in das Speicherzel lenfeld (14) gemäß einer Ausgabe von der Prüfmoduseinstellschal tung (6) schreibt, und
einer Spannungserzeugungsschaltung (30), die eine Rückseitenga tespannung des Speicherzellentransistors gemäß der Ausgabe von der Prüfmoduseinstellschaltung (6) einstellt.

9. Halbleiterspeichereinrichtung nach Anspruch 8, bei der die Spannungserzeugungsschaltung (30) die Rückseitengatespannung auf eine Massespannung gemäß der Ausgabe von der Prüfmodusein stellschaltung (6) einstellt.

10. Halbleiterspeichereinrichtung mit
einer internen Schaltung (53), die ein Speicherzellenfeld (14) enthält,
einer Prüfmoduseinstellschaltung (6), die seriell eine Mehrzahl von Prüfmodi gemäß einem externen Signal einstellt,
einer Schaltung (10, 12), die ein Prüfmuster in das Speicherzel lenfeld (14) gemäß einer Ausgabe von der Prüfmoduseinstellschal tung (6) schreibt, und
einer Spannungserzeugungsschaltung (60), die einen Generator (62) enthält, der eine interne Spannung erzeugt, die für die in terne Schaltung (53) geliefert wird,
wobei die Spannungserzeugungsschaltung (60) einen Betrieb des Generators (62) gemäß einem entsprechenden der Mehrzahl von Prüfmodi stoppt.

11. Halbleiterspeichereinrichtung nach Anspruch 10, bei der die Spannungserzeugungsschaltung (60) ferner eine Fixierschal tung (61) enthält, die die interne Spannung auf eine fixierte Spannung gemäß dem entsprechenden der Mehrzahl von Prüfmodi ein stellt.

12. Halbleiterspeichereinrichtung nach Anspruch 10 oder 11, ferner mit einer externen Anschlußfläche (PAD 2), und wobei die Spannungserzeugungsschaltung (60) ferner eine Schal tung (61) enthält, die eine Spannung, die von der externen An schlußfläche (PAD 2) geliefert wird, als die interne Spannung gemäß dem entsprechenden der Mehrzahl von Prüfmodi bestimmt.

13. Halbleiterspeichereinrichtung mit
einer Mehrzahl von internen Schaltungen. (51, 52, 53), von denen eine ein Speicherzellenfeld (14) mit einer Mehrzahl von Spei cherzellen enthält,
einer Prüfmoduseinstellschaltung (6), die seriell eine Mehrzahl von Prüfmodi gemäß einem externen Signal einstellt,
einer Spannungserzeugungsschaltung (50, 54, 55, 56), die eine Mehrzahl von internen Spannungen einstellt, die für die Mehrzahl von internen Schaltungen (51, 52, 53) geliefert werden, und einer externen Anschlußfläche (PAD 1),
wobei die Spannungserzeugungsschaltung (50, 54, 55, 56) separat die Mehrzahl von internen Spannungen basierend auf einer Span nung, die von der externen Anschlußfläche (PAD 1) empfangen ist, gemäß einer Ausgabe von der Prüfmoduseinstellschaltung (6) ein stellt.

14. Halbleiterspeichereinrichtung nach Anspruch 13, bei der die Mehrzahl von internen Schaltungen (51, 52, 53)
eine erste interne Schaltung (53), die das Speicherzellenfeld enthält, und
eine zweite interne Schaltung (52), die eine periphere Schaltung zum Auswählen der Speicherzellen enthält, aufweisen,
wobei die Mehrzahl von internen Spannungen
eine erste interne Spannung, die für die erste interne Schaltung (53) geliefert wird, und
eine zweite interne Spannung, die für die zweite interne Schal tung (52) geliefert wird, enthalten,
und wobei die Spannungserzeugungsschaltung (50, 54, 55, 56)
eine Schaltung (50), die eine erste Referenzspannung und eine zweite Referenzspannung gemäß dem entsprechenden der Mehrzahl von Prüfmodi basierend auf einer Spannung von der externen An schlußfläche einstellt,
eine Schaltung (55), die die erste interne Spannung gemäß der ersten Referenzspannung einstellt, und
eine Schaltung (54), die die zweite interne Spannung gemäß der zweiten Referenzspannung einstellt, aufweist.