TW523753B

TW523753B - Semiconductor memory device

Info

Publication number: TW523753B
Application number: TW089108593A
Authority: TW
Inventors: Takayuki Miyamoto; Tetsushi Tanizaki; Mikio Asakura; Tetsuo Kato
Original assignee: Mitsubishi Electric Corp
Priority date: 1999-06-25
Filing date: 2000-05-05
Publication date: 2003-03-11
Also published as: US6327198B1; KR20010007095A; KR100364191B1; DE10022698A1; JP2001014892A

Description

523753 五、發明說明（2) — 外部信號’串列設定複數測握以及響應測試模式設定電路# 式之測試模式設定電路，胞陣列之記憶器控制電路，將檢查型樣寫入記憶測試模式中對應之測試模式σ，己2為控制電路包含響應複數之字線及奇數序號之字線^ 別以複數字線中偶數序號制電路，以及響應複數測試，位，選擇/非選擇之行控定電壓供至複數位元線之f ^中對應之測試模式，將預 κ <列控制電路。較佳地，記憶器控制電路或奇數序號之字線之選擇控:由串列進行偶數序號之字線制，寫入對應於偶數序_ ^ t以及複數位元線之電壓控字線之記憶胞互異之ί::;;記憶胞與對應於奇數序號較佳地，列控制電路含右鲍〃試模式，使複數位元線之電測:式模式中對應之測電壓高之内部電源電壓，動作模式中均衡路。及叙均衡電壓低之接地電壓之電胞m: ί5己憶胞各包含具有格板和儲存節點之記憶 i = 憶胞電晶體，列控制電路進一步包含變 1雷κ &式’設定格板電壓為外部屯源電壓或接地電壓之電路。 111 體較S Ξ制ί ί記憶器ί含有記憶胞電容器及記憶胞電晶試模式Γ机定“，一步3有響應複數測試模式中對應之測 =式qc憶胞電晶體之後閑極電壓為接地電壓之電因此’根據本發明之一層面之半導體記憶裝置，藉由響 89108593.ptd 第6頁 523753 五、發明說明（3) ί = 字t列2定複數測試模式，進一步響應各測試二二；線之選擇變換，位元線之電壓控制，可容易此際’變換、；H淫復使位元缘之t > 序號之字線及奇數序號之字線。仅1尤仪7U '、展之電壓較一源電壓）或低（接地雷厂〇之均衡電壓高（内部電之：二料與對應於奇數序號字線之寫入記憶胞 %: ίϊ異值。結果，可容易檢測記憶胞之漏汽。定：：：妒模式，將記憶胞電容器之格板電壓設電壓）。又作杈式之電壓高（外部電源電壓）或低（接地」:別響應測試模式’將於閘電壓設定為接地。措1扩：ί不必要的應力施加在記憶胞之pn接合部：。 κ豕★明之另一層面，具備各包含具有儲存節點 ?之記胞電容器以及記憶胞電晶體之 .1: 外部信號，設定測試模式之測試模式設定電路Ί，響應供至格板之電壓之電壓產生電路’電壓產生電2產生模式設定電路之輸出，設定格板電壓：a %'測試胞電晶體。午〜刀苑加於記憶較佳地’電壓產生電路響應測試模式設定電路將格板電壓設定為外部電源電壓或接地電壓。 ⑨出’ 因此，根據本發明另一層面之半導體記憶裝置，燮試模式，將記憶胞電容器之格板電壓設定成較一二^ ^ 式之電壓咼（外部電源電壓）或低（接地電壓）。^ ^杈稽此，加速

89108593.ptd 523753 又加應力明另一體之複試模式寫入記電晶體電壓產〇據本發定後閘記憶胞步提供明另一部信號應測試之電路之電壓之測試電壓產模式’ 進一步測試模部電壓層面，具備各包含具有數記憶胞之記憶胞陣列之測試模式設定電路，憶胞陣列之電路，以及之後閘極電壓之電壓產生電路響應測試模式，五、發明說明（4) 對記憶胞施根據本發記憶胞電晶號，設定測將檢查型樣設定記憶胞較佳地，為接地電壓因此，根式模式’設應力施加在進根據本發路，響應外定電路，響記憶胞陣列壓之產生器模式中對應較佳地，對應之測試路° 較佳地，含響應複數之電壓為内明另一層面極電壓為接陣列之PN接容易解析測層面，具備，串列設定模式設定電，以及含有產生電路’ 模式’停止生電路進一將内部電壓之半導體記地電壓。藉合部份。試結果之半含有記憶胞複數測試模路之輸出，產生供至内電壓產生電產生器之動步包含響應設定成固定具備外部焊盤’電壓產式中對應之測試模式，之電路。記憶胞電容器及，響應外部信響應測試模式，響應測試模式，生電路。設定後閘極電壓憶裝置，響應測此防止不必要的導體記憶裝置。陣列之内部電式之測試模式設將檢查型樣寫入部電路之内部電路響應複數測試作。複數測試模式中電壓之固定電生電路進一步包以供自外部焊盤

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第8頁 523753 五、發明說明（5) 因此，根據本發明另一層面之半導體記憶裝置，響應測試模式，停止發生内部電壓之產生器之動作。藉此，可例如不致於施加應力於記憶胞之外而進行測試。復由於個別進行内部電源電壓之控制及字線之選擇控制，故容易在發生不當情形下，進行不當部位之解析。根據本發明另一層面，具備複數内部電路，複數内部電路之任一電路包含具有複數記憶胞之記憶胞陣列，並具備響應外部信號，串列設定複數測試模式之測試模式設定電路，設定供至複數内部電路之各個電路之複數内部電壓之電壓產生電路，以及外部焊盤，電壓產生電路響應測試模式設定電路之輸出，根據接受自外部焊盤之電壓，個別設定複數内部内壓之各個電壓。較佳地，複數内部電路包含具有記憶胞陣列之第1内部電路，及具有用來選擇記憶胞陣列之周邊電路之第2内部電路，複數内部電壓含有供至第1内部電路之第1内部電壓，及供至第2内部電路之第2内部電壓，電壓產生電路包含分別根據外部焊盤之電壓，響應複數測試模式中對應之測試模式，設定第1基準電壓，響應複數測試模式中對應之測試模式，設定第2基準電壓之電路，根據第1基準電壓設定第1電壓之電路，以及根據第2基準電壓，設定第2電壓之電路。因此，根據本發明另一層面之半導體記憶裝置，響應測試模式，根據接受自外部焊盤之電壓，個別設定供至複數内部電路之各個電路之内部電壓。藉此，易於對預燒中不

89108593.ptd 第9頁 523753 五、發明說明（7) 圖1所示測試模式設定電路6首先檢測響應外部信號，輸入測試模式情形（登錄）。並且，若檢測出測試模式輸入 (測試模式登錄設定）’即輸入測試模式之設定（測試模式設定）。茲使用圖3詳細說明測試模式設定電路6之動作。參照圖 3，於時刻TO〜T2之3循環期間内，藉記憶庫位址ba(〇)〜 (1 )、位址A ( 0 )〜（11)之組合，檢測測試模式輸入情形（測試模式登錄設定；時刻T1)。接受此結果，於時刻τ 3〜T 5 之3循環期間内，藉記憶庫位址ΒΑ(0)〜（1)、位址a(〇)〜 (6 )、（ 8 )〜（11)之組合，設定對應之測試模式（測試模式設定；時刻T4 )。測試模式設定電路6輸出對應之測試模式信號。、以下依序設定測試模式。此際產生之測試模式信號保持於未圖示之閂鎖電路中。因此，藉測試模式設定電路6，串序列没疋複數測試模式。且，亦可藉輸入信號之組合，進行各測試模式之重設（τ 6、τ 7)。藉此種測試模式設定電路β ’依序進行字線之選擇控制、内部電壓之控制。 /餘使用圖4說明本發明實施形態1之電壓產生電路8。圖4 係顯示電壓產生電路8中所含VBL產生電路2〇之主要部構造之，造例之圖式。如圖4所示，VBL產生電路20響應接收自測武极式没疋電路6之測試模式信號VBLVDDS、VBLVSS，將 g凡線之均衡電壓VBL設定成内部電源電壓VDDS或接地電 [GND。且，内部電源電壓VDDS供自下降外部電源電壓 EXTVDD之未圖示電路。

523753 五、發明說明（9) ' - $ >如、圖7，於時刻t 0，分別將特定位址a ( 7 )設定為高位 = 3V) ’將其他位址ADD設定為預定值，上升時鐘CLK。汉疋未圖不之模式電阻（MRS)。於時刻t 〇〜t丨，設定I〇負反饋模式。此其間，VBL電壓成為一般電壓位準。於時刻tl〜t2，作動VBL產生電路2(^藉此，使VBL電壓成為2部電源電壓VDDS(2V)。位元線之電壓上昇。 & ^ $刻丨2〜丨3，使物理上每隔一條排列之字線成選擇狀。就具體例而言，選擇偶數序號之字線扎^、 ⑻、WU、WL8(〇N(導通）；高位準）。藉此，將資料士 ·、、、入連接於偶數序號之字線之記憶胞ME (參照圖5 )。於日寸刻t3〜t4，使偶數序號之字線WL〇、叽2、wu、社6、 WL8成為非選擇（低位準）。〜t5 ’作動VBL產生電路2〇。藉此，使飢電摩成為2地電壓GND(0V)。下降位元線之電壓。 :守刻t7〜t8，使VBL·電壓恢復為一般電壓位準（lv)。 H t9〜t! 〇，負反饋、讀出偶數序號字線之資訊。制ί丄藉由字線選擇之偶數/奇數切換、字線之電壓控二舄入鄰接§己憶胞間所儲存資訊不同之檢查型樣。若失(νΛ憶胞發生微小漏電流，電位即於鄰接之記憶胞消 :(破壞存儲資料）。藉由檢測出此情形，檢測記憶胞之二 Jα i / μ # &形111之半導體記憶裂置響應外部 : 定之複數測定模式，依序進行字線之選擇

“li、位元線之電壓控帝卜藉此，即使於模式狀態下，J

89108593.ptd 第13頁 523753

本發明實施形態2顯示電壓產生電路8之其他構造例。圖 8係顯示本發明實施形態2之一電壓產生電路構造例之圖式。圖8所示電壓產生電路含有VBL產生電路2〇，以及響應，試模式設定電路6之輸出’設定記憶胞電容器之格板電壓：VCP產生電路21。肌產生電路如實施形態】所說明。炫使用圖9就VCP產生電路之主要部之_構造例加以說 :月二圖9係顯示VCP產生電路21之—主要部構造例之圖式。 =圖^所不，VCP產生電路21含有於閘極接受反相器25之輸 MMnl J〇S電日日體26以及於間極接受測試模式信號VCPSSe之 NMOS電晶體27。電晶體26、27連接於外部電源電壓ExnDD與接地電壓間，電晶體26、27之連接節點之電壓成為格板電壓 V「P=定^試模式信訊PEXTe為高位準，測試模式信號 VCPVSSe為低位準，電晶體26即導通，格板電壓vcp變成外 4二，電，EXTVDD位準。若測試信號vcpEXTeS為低位準， ^ ^椟式彳° ^VCPVSSe為高位準，電晶體27即導通，格板电壓VCP即成為接地電壓⑽^位準。且丄在預定測試模式以外情形下，vcp電壓籍未圖示電路设定為固定位準（例如1/2VDDS)。於預L測4 (例如，實施形態丨所說明之檢查型樣之測 "中藉vcp產生電路21，將記憶胞之格板電壓設定成較

89108593.ptd 第14頁 523753 五、發明說明（π) --- “般動作模式高（電源電壓EXTVDD)或低（接地電壓GND)。 :，可對記憶胞施加更多電應力。結果，預燒加速，可 & ¥間内檢測出記憶胞之不良。复遞J態3 * 本發明貫施形態3具備圖丨〇所示電壓產生電路以代替圖4 +示電路。茲使用圖1 〇就本發明實施形態3之一電壓產生二路構造例加以說明。圖丨〇所示電壓產生電路含有響應測 =模式信號之VBL產生電路20、vcp產生電路2 / “ 電路IVBL產生電㈣及VCP產生電路21如實施形能所說明。〜 VBB產生電路30響應自測試模式設定電路6接收之測試 =信號VBBVSSe，設定内部電壓之一的νβΒ電壓。νβΒ電壓、二)成圮憶态電晶體之後閘極電壓（閘極正方之縱行之電兹使用圖11就VBB產生電路30之一構造例加以說明。圖 U係顯示VBB產生電路30之一構造例之圖式。如圖u所 :’VBB產生電路30含有反相器40、41及電晶體42〜48。電晶體42、43、46係PMOS電晶體，電晶體44、45、47、48 係NMOS電晶體。電晶體42、43與外部電源電壓EXTVDD連接。反相哭4〇反轉測試模式信號VBBVSSe，反相器41反轉反相器4〇 /輸出。分別地，電晶體42之閘極連接於反相器4〇之輪出"端，電晶體43之閘極連接於反相器41之輸出端。電晶體44連接於電晶體42與供給VBB電壓之VBB節點之間，閘極連接於節

11 i

I

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點Z Ο (電晶體4 3與4 5之連接筋 44之連接節點。閉極連接於電晶體42與電晶體46 4 7 才妾；^ #妾受外立 VBB節點之間，與閘極—起"連部電源電壓EXTVDD之焊盤與與接地電壓GND間之電晶體48根據=，Ζ〇。連接於MB節點點之電壓導通。電日日體46、47之連接節若測試模式信號VBBVSSe設定Α ^ 、住，、電壓即變成接地電㈣D。二疋為低位準，V B B電壓即浮動。、 ) e右口又未圖示之一般所用VBB產生電路根據外 EXTVDD設定VBB電壓。在使用夫R -于々 "、^ ，土社便用禾圖不電路情形下，若於祐 t測試昇高外部電源電MEXTVDD，VBB電壓即下降（、員之後閘極電壓變得很低）。若VBB電壓下降，即會於:：二電晶體之PN接合部份發生較平常使用時之接合電壓。，ς = ，份會破壞（電荷漏浪）。因此，無法適當解析記憶胞之二良。 + 篆因此，於本發明實施形態3中，在例如寫入上述檢查型樣之際，使用VBB產生電路30，將後閘極電壓（VBB電固定為接地電壓。藉此，避免不必要的應力加諸記憶單1 : 晶體的PN接合部份造成的破損。結果，可適當檢測記情月^ 之不良。复農』態4 茲使用圖1 2就本發明實施形態4之半導體記憶裝置加以說明。圖12所示半導體記憶裝置具備内部電路51、52°、^ 523753

電晶體61之閘極及反相器64接受測試模式設定電路6之輸出信號VREFFRC。反相器65接受測試模式設定電路6之輸出信號VREFPERC。電晶體62之閘極接受反相器^之輸出，電晶體63之閘極63之閘極接受反相器65之輸出。電晶體61連接於外部焊盤PAD與電晶體62及電晶體㈢之 -導通端子之間。電晶體62之另一導通端子之電壓成為 V^EFS電壓，電晶體63之另一導通端子之電壓成為VREFp電、2外部干盤PAD1供給電壓VREFIN。若設定信號EVREFFRC 為高^立準，信號EVREFPFRC為低位準，電晶體61、62即導通。藉此，VREFS變成對應於供自外部焊盤ρΑΜ之電壓之值。若設定信號EVREFERC為高位準，信號EVREFpFQC為高位準，電晶體61、62、63即導通。藉此，VREFS電壓及 VREFP電壓變成對應於供自外部焊盤pAD1之電壓值。炫使用圖14說明產生VDDP電壓之一VDC電路54構造例。如，14所示，VDC電路54含有比較器70及PM〇s電晶體。比較器70比較VDDP電壓與VREFP電壓。電晶體71連接於供給外部^源電壓EXTVDD與VDDP電壓之VDDP節點之間，閉極與比杈為、70之輸出端連接。VDC電路54響應VREFp電壓，決定 VDDP電壓之位準。、且，VDDP電壓在預定測試模式以外情形下，根據内部 VREF產生電路56之輸出，設定為固定位準（例如2· 5V)。茲使用圖15說明產生VDDS電壓之VDC電路55之丄構造例如圖1 $所示’ DC電路55含有比較器72及PMOS電晶體

523753 五、發明說明（15) ------- 73。比較器72比較VDDS電壓與VREFS電壓。電晶體73連接於供給外部電源電壓EXTVDD與VDDS電壓之VDDS節^之間，閘極與比較器之輸出端連接。VDC電路55響應VREFS電壓，決定VDDS電壓之位準。 i ’ 且’ VDDS電壓在預定測試模式外情形下，根據内部”” 產生電路56之輸出，設定為固定位準（例如2V)。藉由如此構成，可響應以測試模式設定電路6設定之測試模式（測試模式信號），根據外部焊盤之電壓，變化供至内部黾路5 2、5 3之電壓。結果，於預燒測試中，可分別對周邊電路與記憶胞陣列/感測放大器施加應力。藉此，易於解析不當發生情形。實施形態5 兹就本發明實施形態5之電壓產生電路加以說明。本發明實施形態5之電壓產生電路於測試模式中停止產生内部電壓之產生器，替代地，產生響應固定電壓或外部焊盤電壓之電壓。茲使用圖1 6就本發明實施形態5之電壓產生電路之主要部構造例加以說明。如圖1 6所示，電壓產生電路含有v B L 產生電路20、VCP產生電路21及VBB產生電路60。VBC產生電路20及VCP產生電路21如實施形態1、2所說明。 VBB產生電路60響應BCLK信號及自測試模式設定電路6之測試模式信號VBBVSSe，設定内部電壓之一的VBB電壓。 VBB電壓如上述決定記憶胞電晶體之後閘極電壓。茲使用圖17說明VBB產生電路60之一構造例。如圖17所 89108593.ptd 第19頁 523753 五、發明說明（16) 示，VBB產生電路60含有VBB設定電路61及内部產生器62。 VBB設定電路61響應測試模式信號VBBVSSe，設定VBB電壓為接地電壓GND或外部焊盤PAD 2之電壓。内部產生器62響應BCLK信號内部產生電壓° 茲使用圖1 8說明VBB設定電路6 1之一構造例。如圖！ 8所示，VBB設定電路61含有反相器40、41及電晶體42〜48。其連接關係如實施形態3所說明。貝施形悲5連接外部焊盤p A D 2於V B B節點。若測試模式作號VBBVSSe設定為高位準，VBB節點電壓之VBB電壓即變成接地電壓GND位準。若測試信號VBBVSSe設定為低位準， VBB電壓即藉外部焊盤PAD2之電壓變化。一茲使用圖1 9說明内部產生器62之一構造例。如圖丨g所二，内部產生器62含有電容器8〇及電晶體81、82。電容哭 8〇 = —電極接受BLCK信號。電晶體…連接於 ^

接，之間’電晶體82連接於電請。SI ί ： ft ®20 5 BCLK ^ ^^ 接地電趣之疋^能率：f/號，其取内部電壓咖與茲使用㈣低位準。地，記？卢Α声+ 4立/ °° 之動作。於圖2 1中，分別口己說Α表不接^Bcu信號刀別點，記號β表示電容哭S 弘合叩8 0之一電極側之節打2表示電晶體之閾；另一電極側之節點。又，VT1、電源電壓VDD)狀態盘低"· ° =LK信號若反覆高位準（内部 -、低位旱（接地電壓GND)狀態，節點B之

89108593.ptd 第20頁 523753 五、發明說明（17) 電壓即藉電容器8〇之泵動作下降。藉此，VBB電壓定值（-VDD + VT1+VT2)，例如變成（-1)V。且，内部壓VDD供自降下電壓ExTVDD之未圖示電路。因此’若設定BCLK信號為低位準，進入測試模產生器62即停止，VBB電壓變成浮動狀態。接著，預燒測試模式，VBB電壓即變成外部焊盤電壓或襄 G N D 〇且生電路、VBL產生電路等。此際，藉由停止Kp’ ^^產<生電路等内部所含產生器（一般使用電路、，$汙動’進一步’藉由進入預燒測試模式， W焊盤之電壓或固定電壓。又，在施加應力於字線之際，電壓，惟產生該VPP電麼之带故女幵同仏至測試模式停止或固定，可、隹路亦為相同構造，藉由如此配置，使應力步°又定為來自烊胞以外之部份。又，i 致於在預燒測試中. 電源電壓之控制及字線之ς:試中二藉由二階. 易解析其有關於内部電”叮不^ h形> 控制本身的問題。 ’、^壓的電路的問題，態各點均為例示，惟須知未說明者如申請專利範圍圍均等之意義及範圍内的

達到預電源電於此所揭露之實施形此。本發明範圍於上述意圖包含與申請專利範更。式，内部若進人 ‘地電壓弓於VCP產生電路、 ’使輸出為來自外線之VPP t於特定之電壓。加於記憶進行内部生時，容有字線的其不限於所示，其所有變

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五、發明說明 (19) 46 電晶體 47 電晶體 48 電晶體 50 VREF產生電路 51 内部電路 52 電部電路 53 電部電路 54 VDC產生電路 55 VDC產生電路 56 VREF產生電路 60 VBB產生電路 61 電晶體 62 電晶體 63 電晶體 64 反相器 65 反相器 70 比較器 71 電晶體 72 比較器 73 電晶體 80 電容器 81 電晶體 82 電晶體 1000 半導體記憶裝置 89108593.ptd 第23頁 523753 圖式簡單說明圖1係顯示本發明實施形態1之一半導體記憶裝置1 0 0 0構造例之圖式。圖2係用來說明記憶胞、字線及位元線之圖式。圖3係用來說明本發明實施形態1之測試模式設定電路6 之動作之時序圖。圖4係顯示電壓產生電路8所含VBL產生電路20之主要部構造之構造例之圖式。圖5〜6係用來說明測試模式之字線、位元線驅動方法之概念圖。圖7係用來說明測試模式之字線、位元線驅動方法之時序圖。圖8係顯示本發明實施形態2之一電壓產生電路構造例之圖式。圖9係顯示VCP產生電路21之一主要部構造例之圖式。圖1 0係顯示本發明實施形態3之一電壓產生電路構造例之圖式。圖1 1係顯示VBB產生電路30之一構造例之圖式。圖1 2係顯示本發明實施形態4之半導體記憶裝置構造概要之圖式。圖1 3係顯示一 V R E F產生電路5 0構造例之圖式。圖14係顯示產生VDDP之一VDC電路54構造例之圖式。圖1 5係顯示產生VDDS電壓之一 VDC電路55構造例之圖式。圖1 6係顯示本發明實施形態5之電壓產生電路主要部之

89108593.ptd 第24頁 523753 圖式簡單說明一構造例之圖式。圖17係顯示VBB產生電路60之一構造例之圖式。圖1 8係顯示V B B設定電路6 1之一構造例之圖式。圖1 9係顯示内部產生器6 2之一構造例之圖式。圖20A、B係用來說明内部產生器62接受BCLK信號之時序圖。圖2 1係用來說明内部產生器6 2之動作之時序圖。

89108593.ptd 第25頁

Claims

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六、申請專利範圍 1 · 一種半導體記憶裝置，具備：、心隐胞陣列14，含有行列狀配置之複數記“，對應前述複數$憶胞行設置之複數字線，以及對應前述複數記胞列設置之位元線； =模式設定電路6，對應外部信號，帛列設定试杈式；以及 ^ : ^别述測定模式設定電路6之輸出，將檢查型樣寫入 J °己丨思胞陣列1 4之記憶器控制電路（8、1 〇、1 2); 前述記憶器控制電路含有：電路（8、12)，響應前述複數測試模式中對應之 K號以前述複數位元線中偶數序號之字線及奇數序 f u 一子線分別為一單位，選擇/非選擇；以及方;測電路（8、10) ’響應前述複數測試模式中對應之 t元中設定前述複數位元線之電壓，供至前述複數位責::' 、 ί憶器2制電路（8、10、12)藉由依序進行前述偶 I行前Itf或前述奇數序號字線之選擇控制，以及依序進 (線之記t ί兀線之電壓控’寫入對應前述偶數序號字 ΐ資料胞與對應前述奇數序號字線之記憶胞相異之電位以之！導體記憶裝置，其中前述洌試楔今〇) 3有姜應丽述複數測試模式中對應之中之均i②ί月」述複數位元線t電麼變成#—般動作模式 -衡電&而之電壓或較前述均衡電壓低之電壓之電路

89108593 Ptc 第26頁 523753 修正曰案號 89108593 六、申請專利範圍 (20)。 3 ·如申請專利範圍第2項之半導體記憶裝置，其中前述複數記憶胞各包含具有格板及儲存節點之記憶器電容器，以及記憶器電晶體；前述行控制電路（8、1 〇)進一步含有響應前述複數測試模式中對應之測試模式，將前述袼板電壓設定成外部電源電壓或接地電壓之電路（21)。 4·如申請專利範圍第2項之半導體記憶裝置，其中前述硬f記憶胞各含有記憶胞電容器及記憶胞電晶體；且刚述灯控制電路（8、1 〇)進一步含有響應前述複數測試果式中對應之測試模式，冑前述記憶胞電晶體之記憶庫閑極電壓設定成接地電壓之電路。 5 · 一種半導體記憶裝置，具備：複數記憶胞，各句合呈古户友十 3具有儲存郎點及格板之記憶胞電容裔’以及記憶胞電晶體；測試模式設定電路⑷，對應外部信號，設定測試模式；以及電路（21)，產生供至前述格板之格板電壓；刖二二壓產生電路響應前述測試模式設定電路（6)之輸又疋前述胞板電壓，俾應力施加在前述記憶胞電容二；專利範圍第5項之半導體記憶裝置，其中前述前ϋ _ &忠21)響應則述測試模式設定電路之輸出，將㈣袼板電壓設定為外部電源電壓或接地電壓。

89108593.ptc 第27頁 523753 -j號89108互迎一_--年月日倏正六、申請專利範圍 / 7 · —種半導體記憶裝置’具備： A fe、胞陣列（1 4 )，包含各具有記憶胞電容器及記憶胞電晶體之複數記憶胞；測試模式設定電路（6 )，響應外部信號，設定測試模式；電路（1 0、1 2 )，響應韵述測試模式設定電路之輸入，將檢查型樣輸入前述記憶胞陣列（1 4 );以及

電壓產生電路（30)，響應前述測試模式設定電路（6)之輸出’設定前述記憶胞電晶體之記憶庫閘極電壓。 8·如申請專利範圍第7項之半導體記憶裝置，其中電壓產生電路（3 0 )響應前述測試模式設定電路之（6 )之輸出，將前述記憶庫閘極電壓設定為接地電壓。 9 · 一種半導體記憶裝置，具備：内部電路（5 3 )，含有記憶胞陣列（丨4 ); 測試模式設定電路（6)，響應外部信號，依序設測試模式；電路（10、12)，響應前述測試模式設定電路6之輸出，將檢查型樣寫入前述記憶胞陣列（1 4 )中；以及

電[產生電路60，含有產生供至前述内部電路53之電壓之產生器（62); ° 、前述電壓產生電路（60)響應前述複數測試模式中對應之測試模式，停止前述產生器（6 2 )之動作。〜 1 0·如申請專利範圍第9項之半導體記憶裝置，其中前述電壓產生電路（6 0)進一步含有響應前述複數測試模式中對

523753 案號89108^ 六申請專利範圍應測試模式，將前& A (61)。内^卩電壓設定為固定電壓之固定電路且供^申°月專利範圍第9項之半導體記憶裝置，1進-步具備外部焊盤PAD2 ; <直具進 / 式？Κ = 進-步包含響應前述複數測試模焊跑；之電i:i路^㈣^

1 2. —種半導體記憶裝置，且備· 2内部電路⑸、52、53;\前述複數内部電路中任一〇 2具有複數記憶胞之記憶胞陣列（1 4 ); 、則1 ί ΐ式設定電路（6)，響應外部信號，依序設定複數測斌杈式；立電壓產生電路（5〇、54、55、56)，設定供至前述複數内 4電路（51、52、53)之各個電路之複數内部電壓；以及外部焊盤PAD1 ; 立$述電壓產生電路（50、54、55、56)根據接受自前述外部焊盤PAD1之電壓，個別設定前述複數内部電壓之各壓。 1 3 ·如申請專利範圍第1 2項之半導體記憶裝置，其中前述複數内部電路（51、52、53)包含： ^ 1内部電路（5 3 )，含有前述記憶胞陣列；及第2内部電路（5 2 )，含有用來選擇前述記憶胞陣列之周邊電路；如述複數内部電壓含有：

第29頁 523753 _案號89108593_年月曰修正_ 六、申請專利範圍供至前述第1内部電路（53)之第1内部電壓；及 ' 供至前述第2内部電路（52)之第2内部内壓； · 前述電壓產生電路（50、54、55、56)包含：電路（50)，分別根據前述外部焊盤之電壓，響應前述複數測試模式中對應之測試模式，設定第1基準電壓，響應前述複數測試模式中對應之測試模式，設定第2基準電壓；電路（5 5 )，根據前述第1基準電壓，設定前述第1内部電壓；以及電路（54)，根據前述第2基準電壓，設定前述第2内部電壓。

89108593.ptc 第30頁 523753 1 I *

修至貢