KR20010007095A

KR20010007095A - 테스트 기능을 갖는 반도체 기억 장치

Info

Publication number: KR20010007095A
Application number: KR1020000027265A
Authority: KR
Inventors: 가또데쯔오; 미야모또다까유끼; 다니자끼데쯔시; 아사꾸라미끼오
Original assignee: 다니구찌 이찌로오; 미쓰비시덴키 가부시키가이샤; 기타오카 다카시
Priority date: 1999-06-25
Filing date: 2000-05-20
Publication date: 2001-01-26
Also published as: KR100364191B1; US6327198B1; TW523753B; JP2001014892A; DE10022698A1

Abstract

본 발명에 따른 반도체 기억 장치는, 외부 신호를 받아 복수의 테스트 모드를 직렬로 설정하는 것이 가능한 테스트 모드 설정 회로(6), 전압 발생 회로(8), 컬럼 계통 제어 회로(10), 로우 계통 제어 회로(12), 및 메모리셀 어레이(14)를 구비한다. 대응하는 테스트 모드에 의해, 홀수번째의 워드선과 짝수번째의 워드선이 각각 한 단위로 되어 선택/비선택으로 한다. 또한, 대응하는 테스트 모드에 의해, 비트선의 전압을 통상 동작 노드의 이퀄라이즈 전압보다 높게 (내부 전원 전압) 또는 낮게 (접지 전압) 설정한다. 이에 따라, 효율적으로 체크 패턴이 기입된다.

Description

테스트 기능을 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING TEST FUNCTIONS}

본 발명은 반도체 기억 장치에 관한 것으로, 특히, 몰드 상태에서 번인 테스트를 행하는 기능을 갖는 반도체 기억 장치에 관한 것이다.

종래부터, 메모리 디바이스의 테스트의 하나로서 번인 테스트가 있다. 번인 테스트에서는 디바이스에 스트레스를 가하여, 그 신뢰성을 판정한다.

그런데, 메모리셀의 대용량화에 따라, 워드선에 스트레스를 가하는 번인 테스트에 요하는 시간이 증가하는 경향에 있다. 예를 들면, 64M의 SDRAM(동기형 DRAM)에서는 워드선의 합계는 4096개이지만, 256M의 SDRAM에서는 8192개가 된다.

종래의 테스트 방법에서는, 워드선 1개씩에 스트레스를 주고 있었지만, 256M의 SDRAM에 대해 64M의 SDRAM과 동등한 스트레스를 걸기 위해서는, 64M의 SDRAM의 번인 시간의 배의 시간이 걸린다고 하는 문제가 있다.

또한, 종래의 반도체 기억 장치에는, 문제점이 생겼을 때에 그 원인을 해석하기 위한 기능이 구비되어 있지 않았다.

따라서, 번인 시간을 짧게 하여, 효율적으로 더구나 정확하게 테스트가 행해지는 것이 요구된다. 또한, 보다 명확하게 디바이스를 해석하기 위해서는, 상세한 테스트 프로그램을 효율적으로 실시하는 것이 요구된다.

그래서, 본 발명은, 효과적이고 또한 정확하게 번인 테스트를 행할 수 있는 반도체 기억 장치를 제공한다.

본 발명의 하나의 국면에 따른 반도체 기억 장치는, 행렬형으로 배치되는 복수의 메모리셀과, 복수의 메모리셀의 행에 대응하여 설치되는 복수의 워드선과 복수의 메모리셀의 열에 대응하여 설치되는 복수의 비트선을 포함하는 메모리셀 어레이와, 외부 신호에 따라서, 복수의 테스트 모드를 직렬로 설정하는 테스트 모드 설정 회로와, 테스트 모드 설정 회로의 출력에 따라서, 메모리셀 어레이에 체크 패턴을 기입하는 메모리 제어 회로를 구비하고, 메모리 제어 회로는 복수의 테스트 모드 중 대응하는 테스트 모드에 따라서 복수의 워드선 중 짝수번째의 워드선 및 홀수번째의 워드선을 각각 한 단위로서 선택/비선택으로 하는 행 제어 회로와, 복수의 테스트 모드 중 대응하는 테스트 모드에 따라서, 복수의 비트선에 소정 전압을 공급하는 열 제어 회로를 포함한다.

바람직하게는, 메모리 제어 회로는 짝수번째의 워드선 또는 홀수번째의 워드선에 대한 선택 제어와, 복수의 비트선의 전압 제어를 직렬로 행함으로써, 짝수번째의 워드선에 대응하는 메모리셀과 홀수번째의 워드선에 대응하는 메모리셀에서 상호 다른 전위의 데이터를 기입한다.

바람직하게는, 열 제어 회로는 복수의 테스트 모드 중 대응하는 테스트 모드에 응답하여, 복수의 비트선의 전압을 통상 동작 모드에 있어서의 이퀄라이즈 전압보다 높은 내부 전원 전압 또는 이퀄라이즈 전압보다 낮은 접지 전압으로 하는 회로를 포함한다.

바람직하게는, 복수의 메모리셀의 각각은 셀 플레이트와 스토리지 노드를 갖는 메모리셀 캐패시터와, 메모리셀 트랜지스터를 포함하고, 열 제어 회로는 복수의 테스트 모드 중 대응하는 테스트 모드에 응답하여, 셀 플레이트의 전압을 외부 전원 전압 또는 접지 전압으로 설정하는 회로를 더욱 포함한다.

바람직하게는, 복수의 메모리셀의 각각은, 메모리셀 캐패시터와, 메모리셀 트랜지스터를 포함하고, 열 제어 회로는 복수의 테스트 모드 중 대응하는 테스트 모드에 응답하여, 메모리셀 트랜지스터의 백게이트 전압을 접지 전압으로 설정하는 회로를 더욱 포함한다.

따라서, 본 발명의 하나의 국면에 따른 반도체 기억 장치에 의하면, 외부 신호에 따라서, 복수의 테스트 모드가 직렬로 설정되고, 또한 각 테스트 모드에 따라서 워드선의 선택 전환, 비트선의 전압 제어를 행함으로써 체크 패턴을 용이하게 기입하는 것이 가능해진다.

이 때, 짝수번째의 워드선과 홀수번째의 워드를 전환하여 선택한다. 또한, 비트선의 전압을, 통상 동작 모드에 있어서의 이퀄라이즈 전압보다 높게 (내부 전원 전압) 또는 낮게 (접지 전압) 한다. 이에 따라, 짝수번째의 워드선에 대응하는 메모리셀에 기입되는 데이터와 홀수번째의 워드에 대응하는 메모리셀에 기입되는 데이터가 다른 값으로 된다. 이 결과, 메모리셀의 누설을 용이하게 검출하는 것이 가능해진다.

특히, 테스트 모드에 응답하여, 메모리셀 캐패시터의 셀 플레이트 전압을, 통상 동작 모드에 있어서의 전압보다 높게 (외부 전원 전압) 또는 낮게 (접지 전압) 설정함으로써, 메모리셀에의 스트레스가 가속된다.

특히, 테스트 모드에 응답하여, 백게이트 전압을 접지 전압으로 설정한다. 이로써, 메모리셀의 PN 접합 부분에 불필요한 스트레스가 인가되는 것을 방지한다.

본 발명의 또 다른 국면에 따르면, 각각이, 스토리지 노드와 셀 플레이트를 갖는 메모리셀 캐패시터와, 메모리셀 트랜지스터를 포함하는 복수의 메모리셀과, 외부 신호에 따라서, 테스트 모드를 설정하는 테스트 모드 설정 회로와, 셀 플레이트에 공급하는 전압을 발생하는 전압 발생 회로를 구비하고, 전압 발생 회로는 테스트 모드 설정 회로의 출력에 따라서, 메모리셀 캐패시터에 스트레스가 인가되는 바와 같이 셀 플레이트의 전압을 설정한다.

바람직하게는, 전압 발생 회로는 테스트 모드 설정 회로의 출력에 따라서, 셀 플레이트 전압을 외부 전원 전압 또는 접지 전압으로 설정한다.

따라서, 본 발명의 또 다른 국면에 따른 반도체 기억 장치에 의하면, 테스트 모드에 응답하여, 메모리셀 캐패시터의 셀 플레이트 전압을, 통상 동작 모드에 있어서의 전압보다 높게 (외부 전원 전압) 또는 낮게 (접지 전압) 설정한다. 이에 따라, 메모리셀에의 스트레스가 가속된다.

본 발명의 또 다른 국면에 따르면, 각각이, 메모리셀 캐패시터와 메모리셀 트랜지스터를 갖는 복수의 메모리셀을 포함하는 메모리셀 어레이와, 외부 신호에 따라서 테스트 모드를 설정하는 테스트 모드 설정 회로와, 테스트 모드에 응답하여 메모리셀 어레이에 체크 패턴을 기입하는 회로와, 테스트 모드에 응답하여 메모리셀 트랜지스터의 백게이트 전압을 설정하는 전압 발생 회로를 구비한다.

바람직하게는, 전압 발생 회로는 테스트 모드에 응답하여 백게이트 전압을 접지 전압으로 설정한다.

따라서, 본 발명의 또 다른 국면에 따른 반도체 기억 장치에 의하면, 테스트 모드에 응답하여, 백게이트 전압을 접지 전압으로 설정한다. 이에 따라, 메모리셀의 PN 접합 부분에 불필요한 스트레스가 인가되는 것을 방지한다.

또한, 테스트 결과의 해석이 더욱 용이한 반도체 장치를 제공한다.

본 발명의 또 다른 국면에 따르면, 메모리셀 어레이를 포함하는 내부 회로와, 외부 신호에 따라서, 복수의 테스트 모드를 직렬로 설정하는 테스트 모드 설정 회로와, 테스트 모드 설정 회로의 출력에 따라서 메모리셀 어레이에 체크 패턴을 기입하는 회로와, 내부 회로에 공급하는 내부 전압을 발생하는 제너레이터를 포함하는 전압 발생 회로를 구비하고, 전압 발생 회로는 복수의 테스트 모드 중 대응하는 테스트 모드에 따라서, 제너레이터의 동작을 정지시킨다.

바람직하게는, 전압 발생 회로는 복수의 테스트 모드 중 대응하는 테스트 모드에 따라서, 내부 전압을 고정 전압으로 설정하는 고정 회로를 더욱 포함한다.

바람직하게는, 외부 패드를 더욱 구비하고, 전압 발생 회로는 복수의 테스트 모드 중 대응하는 테스트 모드에 따라서, 내부 전압을 외부 패드로부터 공급되는 전압으로 하는 회로를 더욱 포함한다.

따라서 본 발명의 또 다른 국면에 따른 반도체 기억 장치에 의하면, 테스트 모드에 응답하여, 내부 전압을 발생하는 제너레이터의 동작을 정지시킨다. 이에 따라, 예를 들면, 메모리셀 이외에 스트레스를 제공하지 않고 테스트를 행할 수 있다. 또한, 내부 전원 전압의 제어와 워드선의 선택 제어를 개별로 행하기 때문에, 문제점이 발생한 경우에 문제점 개소의 해석이 용이하게 된다.

본 발명의 또 다른 국면에 따르면, 복수의 내부 회로를 구비하고, 복수의 내부 회로 중 어느 하나는, 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하며, 외부 신호에 따라서, 복수의 테스트 모드를 직렬로 설정하는 테스트 모드 설정 회로와, 복수의 내부 회로의 각각에 공급하는 복수의 내부 전압을 설정하는 전압 발생 회로와, 외부 패드를 구비하고, 전압 발생 회로는, 테스트 모드 설정 회로의 출력에 응답하여, 외부 패드로부터 받는 전압에 기초하여 복수의 내부 전압의 각각을 개별로 설정한다.

바람직하게는, 복수의 내부 회로는 메모리셀 어레이를 포함하는 제1 내부 회로와, 메모리셀 어레이를 선택하기 위한 주변 회로를 포함하는 제2 내부 회로를 포함하며, 복수의 내부 전압은 제1 내부 회로에 공급하는 제1 내부 전압과, 제2 내부 회로에 공급하는 제2 내부 전압을 포함하고, 전압 발생 회로는 외부 패드의 전압에 기초하여, 복수의 테스트 모드 중 대응하는 테스트 모드에 응답하여 제1 기준 전압을, 복수의 테스트 모드 중 대응하는 테스트 모드에 응답하여 제2 기준 전압을 각각 설정하는 회로와, 제1 기준 전압에 기초하여 제1 전압을 설정하는 회로와, 제2 기준 전압에 기초하여 제2 전압을 설정하는 회로를 포함한다.

따라서 본 발명의 또 다른 국면에 따른 반도체 기억 장치에 의하면, 테스트 모드에 응답하여, 외부 패드로부터 받는 전압에 기초하여 복수의 내부 회로의 각각에 공급하는 내부 전압을 개별로 설정한다. 이에 따라, 번인 테스트에 있어서의 문제점 개소의 해석이 용이하게 된다.

본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치(1000)의 구성의 일례를 나타내는 도면.

도 2는 메모리셀, 워드선 및 비트선에 대해 설명하기 위한 도면.

도 3은 본 발명의 실시예 1에 따른 테스트 모드 설정 회로(6)의 동작에 대해 설명하기 위한 타이밍차트.

도 4는 전압 발생 회로(8)에 포함되는 VBL 발생 회로(20)의 주요부의 구성의 구성예를 나타내는 도면.

도 5 내지 도 6은 테스트 모드에 있어서의 워드선, 비트선의 구동 수법에 대해 설명하기 위한 개념도.

도 7은 테스트 모드에 있어서의 워드선, 비트선의 구동 수법에 대해 설명하기 위한 타이밍차트.

도 8은 본 발명의 실시예 2에 따른 전압 발생 회로의 구성의 일례를 나타내는 도면.

도 9는 VCP 발생 회로(21)의 주요부의 구성의 일례를 나타내는 도면

도 10은 본 발명의 실시예 3에 따른 전압 발생 회로의 구성의 일례를 나타내는 도면.

도 11은 VBB 발생 회로(30)의 구성의 일례를 나타내는 도면.

도 12는 본 발명의 실시예 4에 따른 반도체 기억 장치의 구성의 개요를 나타내는 도면.

도 13은 VREF 발생 회로(50)의 구성의 일례를 나타내는 도면.

도 14는 VDDP 전압을 발생하는 VDC 회로(54)의 구성의 일례를 나타내는 도면.

도 15는 VDDS 전압을 발생하는 VDC 회로55의 구성의 일례를 나타내는 도면.

도 16은 본 발명의 실시예 5에 따른 전압 발생 회로의 주요부의 구성의 일례를 나타내는 도면.

도 17은 VBB 발생 회로(60)의 구성의 일례를 나타내는 도면.

도 18은 VBB 설정 회로(61)의 구성의 일례를 나타내는 도면.

도 19는 내부 제너레이터(62)의 구성의 일례를 나타내는 도면.

도 20은 내부 제너레이터(62)가 받는 BCLK 신호에 대해 설명하기 위한 타이밍차트.

도 21은 내부 제너레이터(62)의 동작을 설명하기 위한 타이밍차트.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 제어 신호 버퍼

2 : 클럭 버퍼

4 : 어드레스 버퍼

6 : 테스트 모드 설정 회로

8 : 전압 발생 회로

10 : 컬럼 계통 제어 회로

12 : 로우 계통 제어 회로

14 : 메모리셀 어레이

20 : VBL 발생 회로

21 : VCP 발생 회로

30, 60 : VBB 발생 회로

50 : VREF 발생 회로

51, 52, 53 : 내부 회로

54, 55 : VDC 회로

61 : VBB 설정 회로

62 : 내부 제너레이터

MO, ME : 메모리셀

WL0∼WL8 : 워드선

BL0∼BL3 : 비트선

PAD1, PAD2 : 외부 패드

1000 : 반도체 기억 장치

본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또한, 동일 요소에는, 동일한 부호 또는 동일한 기호를 붙이고, 그 설명은 생략한다.

[실시예 1]

본 발명의 실시예 1에 따른 반도체 기억 장치(1000)의 구성의 일례에 대해 도 1을 이용하여 설명한다. 도 1에 도시된 바와 같이, 반도체 기억 장치(1000)는 외부 제어 신호(로우 어드레스 스트로브 신호/RAS, 컬럼 어드레스 스트로브 신호/CAS, 칩셀렉트 신호/CS, 기록 인에이블 신호/WE, DQMU/L 신호 등)을 받는 제어 신호 버퍼(1), 외부 클럭 CLK, 클럭 인에이블 신호 CKE 등을 받는 클럭 버퍼(2), 뱅크 어드레스 BA, 어드레스 AD를 받는 어드레스 버퍼(4), 테스트 모드를 검출하여, 테스트 모드 신호를 발생하는 테스트 모드 설정 회로(6), 내부 전압을 발생하는 전압 발생 회로(8), 메모리셀 어레이(14), 메모리셀 어레이의 컬럼 방향의 제어를 행하는 컬럼 계통 제어 회로(10), 메모리셀 어레이의 로우 방향의 제어를 행하는 로우 계통 제어 회로(12)를 구비한다.

메모리셀 어레이(14)는, 로우 방향으로 배치되는 복수의 워드선과 컬럼 방향으로 배치되는 복수의 비트선과, 복수의 메모리셀을 포함한다. 도 2에 도시된 바와 같이 메모리셀은 셀 플레이트 전압 VCP를 받는 메모리셀 캐패시터 C0과, 비트선 BL과 메모리셀 캐패시터 C0의 스토리지 노드 사이에 접속되고, 워드선 WL의 전압에 의해 도통하는 메모리셀 트랜지스터 T0을 포함한다. 비트선 BL, /BL에는, 감지 증폭기 SA와 트랜지스터 TE1, TE2가 접속되어 있다. 트랜지스터 TE1, TE2가 신호 BLEQ에 의해 도통하면, 비트선 BL, /BL의 전압은 이퀄라이즈 전압 VBL이 된다. 또한, 도 1에 도시되는 메모리셀 어레이(14)는, 복수의 뱅크로 분할되어 있다.

도 1에 도시되는 테스트 모드 설정 회로(6)는, 우선, 외부 신호에 따라서 테스트 모드에 들어가는 (엔트리) 것을 검출한다. 그리고, 테스트 모드에 들어가는 것이 검출되(테스트 모드 엔트리 세트)면, 테스트 모드의 설정(테스트 모드 세트)으로 들어 간다.

테스트 모드 설정 회로(6)의 동작에 대해 도 3을 이용하여 상세히 설명한다. 도 3을 참조하여, 시각 T0∼T2의 3사이클 기간, 뱅크 어드레스 BA(0)∼(1), 어드레스 A(0)∼(11)의 조합에 의해, 테스트 모드에 들어가는 것이 검출된다(테스트 모드 엔트리 세트; 시각 T1). 이 결과를 받아, 시각 T3∼T5의 3 사이클 기간에 있어서, 뱅크 어드레스 BA(0)∼(1), 어드레스 A(0)∼(6), (8)∼(11)의 조합에의해, 대응하는 테스트 모드가 설정된다(테스트 모드 세트; 시각 T4). 테스트 모드 설정 회로(6)는 대응하는 테스트 모드 신호를 출력한다.

이하, 순차 테스트 모드가 세트된다. 이 때 발생하는 테스트 모드 신호는, 도시하지 않은 래치 회로로 보유된다. 따라서, 테스트 모드 설정 회로(6)에 의해, 직렬로 복수의 테스트 모드가 설정되게 된다. 또한, 입력 신호의 조합에 의해 각 테스트 모드의 리세트도 가능하다(T6, T7). 이러한 테스트 모드 설정 회로(6)에 의해 워드선의 선택 제어, 내부 전압의 제어를 직렬로 행한다.

본 발명의 실시예 1에 따른 전압 발생 회로(8)에 대해 도 4를 이용하여 설명한다. 도 4는, 전압 발생 회로(8)에 포함되는 VBL 발생 회로(20)의 주요부의 구성의 구성예를 나타내는 도면이다. 도 4에 도시된 바와 같이, VBL 발생 회로(20)는 테스트 모드 설정 회로(6)로부터 받는 테스트 모드 신호 VBLVDDS, VBLVSS에 응답하여, 비트선의 이퀄라이즈 전압 VBL을 내부 전원 전압 VDDS 또는 접지 전압 GND로 설정한다. 또, 내부 전원 전압 VDDS는 외부 전원 전압 EXTVDD를 강하시키는 도시하지 않은 회로로부터 공급된다.

VBL 발생 회로(20)는 테스트 모드 신호 VBLVDDS를 반전하는 인버터(22), 인버터(22)의 출력을 게이트에 받는 PMOS 트랜지스터(23) 및 테스트 모드 신호 VBLVSS를 게이트에 받는 NMOS 트랜지스터(24)를 포함한다. 트랜지스터(23, 24)는 내부 전원 전압 VDDS와 접지 전압 GND 사이에 접속된다. 트랜지스터(23, 24)의 접속 노드의 전압이, 이퀄라이즈 전압 VBL로 된다.

테스트 모드 신호 VBLVDDS가 H 레벨, 테스트 모드 신호 VBLVSS가 L 레벨로 설정되면, 트랜지스터(23)가 도통하여, 이퀄라이즈 전압 VBL이 내부 전원 전압 VDDS 레벨로 된다. 테스트 모드 신호 VBLVDDS가 L 레벨, 테스트 모드 신호 VBLVSS가 H 레벨이 되면, 트랜지스터(24)가 도통하여, 이퀄라이즈 전압 VBL이 접지 전압 GND 레벨이 된다. 이하, 이퀄라이즈 전압 VBL을 VBL 전압이라 칭한다.

또한, 소정의 테스트 모드 이외의 경우에는, VBL 전압은 도시하지 않은 회로에 의해 고정 레벨(예를 들면, 1/2 VDDS)로 설정된다.

즉, 테스트 모드에 따라서, VBL 전압을, 통상 동작 모드에 있어서의 이퀄라이즈 전압보다 높게 (VDDS) 또는 낮게 (GND) 설정한다.

다음에, 테스트 모드에 있어서의 워드선, 비트선의 구동 수법에 대해, 도 5내지 도 7을 이용하여 설명한다. 테스트 모드 설정 회로(6)에 있어서 검출된 테스트 모드에 따라, 전압 발생 회로(8), 로우 계통 제어 회로(12), 컬럼 계통 제어 회로(10)에 의해, 이하의 순서로 메모리셀에 체크 패턴이 기입된다.

또한, 도 5 내지 도 6에 있어서의 기호 ME는, 짝수번째의 워드선 WL0, WL2,…에 접속되는 메모리셀을, 기호 MO은 홀수번째의 워드선 WL1, WL3,…에 접속되는 메모리셀을, 기호 BC는 비트선 컨택트를 각각 나타내고 있다.

또한, 도 7에서는, H 레벨의 어드레스 A(7)와 다른 어드레스 ADD의 조합에 의해 테스트 모드가 설정되는 경우를 나타내고 있다.

도 7을 참조하여, 시각 t0에 있어서, 특정한 어드레스 A(7)를 H 레벨(3. 3 V)로, 다른 어드레스 ADD를 소정의 값으로 각각 설정하고, 클럭 CLK를 상승시킨다. 도시하지 않은 모드 레지스터를 세트(MRS)한다. 시각 t0∼t1에 있어서, IO 축퇴 모드가 설정된다. 이 기간, VBL 전압이 통상의 전압 레벨(1V)로 된다.

시각 t1∼t2에 있어서, VBL 발생 회로(20)를 동작시킨다. 이에 따라, VBL 전압을 내부 전원 전압 VDDS(2V)로 한다. 비트선의 전압이 상승한다.

시각 t2∼t3에 있어서, 물리적인 배열에 있어서 1개 걸러 워드선을 선택 상태(3.6V)로 한다. 구체예로서는, 짝수번째의 워드선 WLO, WL2, WL4, WL6, WL8을 선택(ON; H 레벨)한다. 이에 따라, 짝수번째의 워드선에 접속되는 메모리셀 ME에 데이터(H)가 기입된다(도 5 참조). 시각 t3∼t4에 있어서, 짝수번째의 워드선 WLO, WL2, WL4, WL6, WL8을 비선택(L 레벨)으로 한다.

시각 t4∼t5에 있어서, VBL 발생 회로(20)를 동작시킨다. 이에 따라, VBL 전압을 접지 전압 GND(0V)로 한다. 비트선의 전압이 하강한다.

시각 t5∼t6에 있어서, 워드선의 선택을 전환한다. 구체적으로는, 홀수번째의 워드선 WL1, WL3, WL5, WL7을 선택(ON; H 레벨)한다. 이에 따라, 홀수번째의 워드선에 접속되는 메모리셀 MO에 데이터 (L)이 기입된다(도 6 참조). 이 기간, 짝수번째의 워드선은 비선택 상태(OFF)이다. 시각 t6∼t7에 있어서, 홀수번째의 워드선 WL1, WL3, WL5, WL7을 비선택(L 레벨)로 한다.

시각 t7∼t8에 있어서, VBL 전압을 통상의 전압 레벨(1V)로 복귀한다. 시각 t9∼t10에 있어서, 짝수번째의 워드선의 정보를 축퇴하여 판독한다.

이와 같이, 워드선 선택의 짝수/홀수의 전환과, 비트선의 전압 제어에 의해, 인접하는 메모리셀 사이에서 저장하는 정보가 다른 체크 패턴을 기입하는 것이 가능해진다. 어떤 메모리셀에 미소 누설 전류가 발생하면, 인접하는 메모리셀에 전위가 공급되지 않는다(저장 데이터가 파괴된다). 이것을 검출함으로써, 메모리셀의 불량이 검출된다.

이상과 같이, 본 발명의 실시예 1에 따른 반도체 기억 장치는, 외부 신호에 따라서 직렬로 설정한 복수의 테스트 모드에 의해, 워드선의 선택 제어, 비트선의 전압 제어를 순차 행한다. 이에 따라, 몰드 상태이더라도, 단기간에 효율적으로 체크 패턴을 기입하는 것이 가능해진다.

[실시예 2]

본 발명의 실시예 2에서는, 전압 발생 회로(8)의 다른 구성예를 나타낸다. 도 8은, 본 발명의 실시예 2에 따른 전압 발생 회로의 구성의 일례를 나타내는 도면이다. 도 8에 도시되는 전압 발생 회로는, VBL 발생 회로(20)와 테스트 모드 설정 회로(6)의 출력에 따라서 메모리셀 캐패시터의 셀 플레이트 전압을 설정하는 VCP 발생 회로(21)를 포함한다. VBL 발생 회로(20)에 대해서는, 실시예 1에서 설명한 바와 같다

VCP 발생 회로(21)의 주요부의 구성의 일례에 대해 도 9를 이용하여 설명한다. 도 9는 VCP 발생 회로(21)의 주요부의 구성의 일례를 나타내는 도면이다. 도 9에 도시된 바와 같이, VCP 발생 회로(21)는, 테스트 모드 신호 VCPEXTe를 반전하는 인버터(25), 인버터(25)의 출력을 게이트에 받는 PMOS 트랜지스터(26) 및 테스트 모드 신호 VCPVSSe를 게이트에 받는 NMOS 트랜지스터(27)를 포함한다.

트랜지스터(26, 27)는 외부 전원 전압 EXTVDD와 접지 전압 GND 사이에 접속된다. 트랜지스터(26, 27)의 접속 노드의 전압이, 셀 플레이트 전압 VCP로 된다.

테스트 모드 신호 VCPEXTe가 H 레벨, 테스트 모드 신호 VCPVSSe가 L 레벨로 설정되면, 트랜지스터(26)가 도통하여, 셀 플레이트 전압 VCP가 외부 전원 전압 EXTVDD 레벨로 된다. 테스트 모드 신호 VCPEXTeS가 L 레벨, 테스트 모드 신호 VCPVSSe가 H 레벨이 되면, 트랜지스터(27)가 도통하여, 셀 플레이트 전압 VCP가 접지 전압 GND 레벨이 된다.

또한, 소정의 테스트 모드 이외의 경우에는, VCP 전압은 도시하지 않은 회로에 의해 고정 레벨(예를 들면, 1/2 VDDS)로 설정된다.

번인 테스트(예를 들면, 실시예 1에서 설명한 체크 패턴에 의한 테스트)에 있어서, VCP 발생 회로(21)에 의해, 메모리셀의 셀 플레이트 전압을, 통상 동작 모드보다 높게 (전원 전압 EXTVDD) 또는 낮게 (접지 전압 GND) 설정한다. 이에 따라, 메모리셀에 대해 전기적인 스트레스를 보다 많이 인가하는 것이 가능해진다. 이 결과, 번인을 가속하고, 단기간에 메모리셀의 불량을 검출하는 것이 가능해진다.

[실시예 3]

본 발명의 실시예 3은, 도 4에 도시한 회로를 대신하여, 도 10에 도시한 전압 발생 회로를 구비한다. 본 발명의 실시예 3에 따른 전압 발생 회로의 구성의 일례를 도 10을 이용하여 설명한다. 도 10에 도시되는 전압 발생 회로는, 테스트 모드 신호에 따라서 동작하는, VBL 발생 회로(20)와 VCP 발생 회로(21)와 VBB 발생 회로(30)를 포함한다. VBL 발생 회로(20)와 VCP 발생 회로(21)에 대해서는, 실시예 1, 2에서 설명한 바와 같다.

VBB 발생 회로(30)는, 테스트 모드 설정 회로(6)로부터 받는 테스트 모드 신호 VBBVSSe에 응답하여, 내부 전압의 하나인 VBB 전압을 설정한다. VBB 전압은 메모리셀 트랜지스터의 백게이트 전압(게이트 바로 아래의 웰의 전압)이 된다.

VBB 발생 회로(30)의 구성의 일례에 대해 도 11을 이용하여 설명한다. 도 11은 VBB 발생 회로(30)의 구성의 일례를 나타내는 도면이다. 도 11에 도시된 바와 같이, VBB 발생 회로(30)는 인버터(40, 41), 및 트랜지스터(42∼48)를 포함한다. 트랜지스터(42, 43, 46)는 PMOS 트랜지스터이고, 트랜지스터(44, 45, 47, 48)는 NMOS 트랜지스터이다.

트랜지스터(42, 43)는 외부 전원 전압 EXTVDD와 접속되어 있다. 인버터(40)는 테스트 모드 신호 VBBVSSe를 반전하고, 인버터(41)는 인버터(40)의 출력을 반전한다. 트랜지스터(42)의 게이트는 인버터(40)의 출력과, 트랜지스터(43)의 게이트는 인버터(41)의 출력과 각각 접속되어 있다. 트랜지스터(44)는, 트랜지스터(42)와 VBB 전압을 공급하는 VBB 노드 사이에 접속되고, 게이트는 노드 Z0[트랜지스터(43와 45)와의 접속 노드]에 접속되어 있다. 트랜지스터(45)는 트랜지스터(43)와 VBB 노드 사이에 접속되고, 게이트는 트랜지스터(42와 44)와의 접속 노드에 접속되어 있다.

트랜지스터(46, 47)는 외부 전원 전압 EXTVDD를 받는 패드와 VBB 노드 사이에 접속되고, 함께 게이트가 노드 Z0과 접속되어 있다. VBB 노드와 접지 전압 CND 사이에 접속되는 트랜지스터(48)는, 트랜지스터(46, 47)의 접속 노드의 전압에 기초하여 도통한다.

테스트 모드 신호 VBBVSSe가 H 레벨로 설정되면, VBB 노드의 전압인 VBB 전압은 접지 전압 GND 레벨이 된다. 테스트 모드 신호 VBBVSSe가 L 레벨로 설정되면, VBB 전압은 부유 상태로 된다.

도시하지 않은 통상 사용하는 VBB 발생 회로는, 외부 전원 전압 EXTVDD에 기초하여 VBB 전압을 설정한다. 이 도시하지 않은 회로를 이용한 경우, 번인 테스트에서 외부 전원 전압 EXTVDD를 높이면 , VBB 전압이 하강한다(메모리셀의 백게이트 전압이 깊게 된다). VBB 전압이 하강하면, 메모리셀 트랜지스터의 PN 접합 부분에 통상 사용 시보다도 높은 접합 전압이 걸려서, 접합 부분이 파괴되기 쉬어진다(전하의 누설). 이렇게 해서는, 메모리셀의 불량을 적절하게 해석할 수 없다.

그래서, 본 발명의 실시예 3에 있어서는, 예를 들면 상술한 체크 패턴을 기입하였을 때에, VBB 발생 회로(30)를 이용하여 백게이트 전압(VBB 전압)을 접지 전압 GND에 고정한다. 이에 따라, 메모리셀 트랜지스터의 PN 접합 부분에 불필요한 스트레스가 가해짐으로써 파손을 회피한다. 이 결과, 메모리셀의 불량을 적절하게 검출하는 것이 가능해진다.

[실시예 4]

본 발명의 실시예 4에 따른 반도체 기억 장치의 구성의 개요에 대해, 도 12를 이용하여 설명한다. 도 12에 도시되는 반도체 기억 장치는 내부 회로(51, 52, 53), 테스트 모드 설정 회로(6), VREF 발생 회로(50), VDC 회로(54, 55) 및 내부 VREF 발생 회로(56)를 구비한다.

내부 회로(51)는, 외부 전원 전압 EXTVDD를 받아 동작하는 회로로서, 메모리셀로부터 판독한 데이터를 외부로 출력하는 회로를 일례로서 들 수 있다. 내부 회로(52)는 VDC 회로(54)의 출력하는 VDDP 전압을 받아 동작하는 회로로서, 주변 회로를 들 수 있다. 주변 회로는 메모리셀 어레이의 선택에 관련하는 회로, 메모리셀과 데이터의 수수를 행하는 회로 등을 포함한다. 내부 회로(53)는 VDC 회로(55)의 출력하는 VDDS 전압을 받아 동작하는 회로로서, 메모리셀 어레이, 감지 증폭기 등이 포함된다.

VDC 회로(54)는 VREFP 전압을 강하하여 VDDP 전압을 출력한다. VDC 회로(55)는 VREFS 전압을 강하하여 VDDS 전압을 출력한다.

VREF 발생 회로(50)는 외부 패드 PAD1과 접속되고, 테스트 모드 설정 회로(6)의 출력에 따라서 VREFP 전압, VREFS 전압을 소정의 값으로 설정한다.

내부 VREF 발생 회로(56)는, 내부에서 일정치의 VREFP 전압 및 일정치의 VREFS 전압을 각각 생성한다.

따라서, VDDS 전압, VDDP 전압은, 통상에서는, 내부 VREF 발생 회로(56)에 의해 일정치로 설정되지만, 소정의 테스트 모드가 되면, 외부로부터 제공하는 전압에 기초하여 변화하게 된다.

VREF 발생 회로(50)의 주요부의 구성예에 대해 도 13을 이용하여 설명한다. 도 13은, VREF 발생 회로(50)의 구성의 일례를 나타내는 도면이다. 도 13에 도시된 바와 같이, VREF 발생 회로(50)는 인버터(64, 65), 및 트랜지스터(61, 62, 63)를 포함한다. 트랜지스터(61)는 NMOS 트랜지스터, 트랜지스터(62, 63)는 PMOS 트랜지스터이다.

트랜지스터(61)의 게이트 및 인버터(64)는 테스트 모드 설정 회로(6)의 출력하는 신호 EVREFFRC를 받는다. 인버터(65)는 테스트 모드 설정 회로(6)의 출력하는 신호 EVREFPFRC를 받는다. 트랜지스터(62)의 게이트는 인버터(64)의 출력을 받고, 트랜지스터(63)의 게이트는, 인버터(65)의 출력을 받는다.

트랜지스터(61)는, 외부 패드 PAD(1)와 트랜지스터(62) 및 트랜지스터(63)의 한쪽의 도통 단자 사이에 접속된다. 트랜지스터(62)의 다른쪽의 도통 단자의 전압이 VREFS 전압으로 되고, 트랜지스터(63)의 다른쪽의 도통 단자의 전압이 VREFP 전압이 된다.

외부 패드 PAD(1)로부터 전압 VREFIN을 공급한다. 신호 EVREFFRC를 H 레벨, 신호 EVREFPFRC를 L 레벨로 설정하면, 트랜지스터(61, 62)가 도통한다. 이에 따라, VREFS 전압은 외부 패드 PAD1로부터 공급하는 전압에 따른 값으로 된다. 신호 EVREFFRC를 H 레벨, 신호 EVREFPFRC를 H 레벨로 설정하면, 트랜지스터(61, 62, 63)가 도통한다. 이에 따라, VREFS 전압 및 VREFP 전압은, 외부 패드 PAD(1)로부터 공급하는 전압에 따른 값으로 된다.

VDDP 전압을 발생하는 VDC 회로(54)의 구성의 일례를 도 14를 이용하여 설명한다. 도 14에 도시된 바와 같이, VDC 회로(54)는 비교기(70) 및 PMOS 트랜지스터(71)를 포함한다. 비교기(70)는 VDDP 전압과 VREFP 전압을 비교한다. 트랜지스터(71)는 외부 전원 전압 EXTVDD와 VDDP 전압을 공급하는 VDDP 노드 사이에 접속되고, 게이트는 비교기(70)의 출력과 접속되어 있다. VDC 회로(54)는 VREFP 전압에 따라서 VDDP 전압의 레벨을 결정한다.

또한, VDDP 전압은 소정의 테스트 모드 이외의 경우에는, 내부 VREF 발생 회로(56)의 출력에 기초하여, 고정 레벨(예를 들면, 2.5V)로 설정된다.

VDDS 전압을 발생하는 VDC 회로(55)의 구성의 일례를 도 15를 이용하여 설명한다. 도 15에 도시된 바와 같이, VDC 회로(55)는 비교기(72) 및 PMOS 트랜지스터(73)를 포함한다. 비교기(72)는, VDDS 전압과 VREFS 전압을 비교한다. 트랜지스터(73)는, 외부 전원 전압 EXTVDD와 VDDS 전압을 공급하는 VDDS 노드 사이에 접속되고, 게이트는 비교기(72)의 출력과 접속되어 있다. VDC 회로(55)는 VREFS 전압에 따라서 VDDS 전압의 레벨을 결정한다.

또한, VDDS 전압은 소정의 테스트 모드 이외의 경우에는, 내부 VREF 발생 회로(56)의 출력에 기초하여 고정 레벨(예를 들면, 2V)로 설정된다.

이와 같이 구성함으로써, 테스트 모드 설정 회로(6)에서 설정된 테스트 모드(테스트 모드 신호)에 따라서, 외부 패드의 전압에 기초하여 내부 회로(52, 53)에 공급되는 전압을 변화시키는 것이 가능해진다. 이 결과, 번인 테스트에 있어서, 주변 회로와 메모리셀 어레이/감지 증폭기에 대해 개별로 스트레스를 거는 것이 가능해진다. 이에 따라, 문제점이 발생한 경우에 해석이 용이하게 된다.

[실시예 5]

본 발명의 실시예 5에 따른 전압 발생 회로에 대해 설명한다. 본 발명의 실시예 5에 따른 전압 발생 회로는 테스트 모드에 있어서 내부 전압을 발생하는 제너레이터를 정지하고, 그 대신에 고정 전압 또는 외부 패드의 전압에 따른 전압을 발생한다.

본 발명의 실시예 5에 따른 전압 발생 회로의 주요부의 구성예에 대해, 도 16을 이용하여 설명한다. 도 16에 도시된 바와 같이, 전압 발생 회로는 VBL 발생 회로(20)와 VCP 발생 회로(21)와 VBB 발생 회로(60)를 포함한다. VBL 발생 회로(20)와 VCP 발생 회로(21)에 대해서는, 실시예 1, 2에서 설명한 바와 같다

VBB 발생 회로(60)는 BCLK 신호와 테스트 모드 설정 회로(6)로부터 받는 테스트 모드 신호 VBBVSSe에 응답하여, 내부 전압의 하나인 VBB 전압을 설정한다. VBB 전압은 상술한 바와 같이 메모리셀 트랜지스터의 백게이트 전압을 결정한다.

VBB 발생 회로(60)의 구성의 일례에 대해 도 17을 이용하여 설명한다. 도 17에 도시된 바와 같이, VBB 발생 회로(60)는 VBB 설정 회로(61)와 내부 제너레이터(62)를 포함한다. VBB 설정 회로(61)는 테스트 모드 신호 VBBVSSe에 따라서, VBB 전압을 접지 전압 GND 또는 외부 패드 PAD(2)의 전압으로 설정한다. 내부 제너레이터(62)는 BCLK 신호에 따라서 내부적으로 전압을 발생한다.

VBB 설정 회로(61)의 구성의 일례를 도 18을 이용하여 설명한다. 도 18에 도시된 바와 같이, VBB 설정 회로(61)는 인버터(40, 41), 및 트랜지스터(42∼48)를 포함한다. 이들의 접속 관계는 실시예 3에서 설명한 바와 같다.

실시예 5에서는, VBB 노드에 외부 패드 PAD(2)를 접속한다. 테스트 모드 신호 VBBVSSe가 H 레벨로 설정되면, VBB 노드의 전압인 VBB 전압은 접지 전압 GND 레벨이 된다. 테스트 모드 신호 VBBVSSe가 L 레벨로 설정되면, VBB 전압은 외부 패드 PAD(2)의 전압에 의해 변화한다.

내부 제너레이터(62)의 구성의 일례를 도 19를 이용하여 설명한다. 도 19에 도시된 바와 같이, 내부 제너레이터(62)는 캐패시터(80), 및 트랜지스터(81, 82)를 포함한다. 캐패시터(80)의 한쪽의 전극은 BLCK 신호를 받는다. 트랜지스터(81)는, 캐패시터(80)의 다른쪽의 전극과 접지 전압 사이에 접속되고, 트랜지스터(82)는, 캐패시터(80)의 다른쪽의 전극과 VBB 노드 사이에 접속된다. BCLK 신호는 도 20에 도시된 바와 같이, 통상 동작 모드에서는, 소정의 주기를 갖는 펄스 신호이고, 내부 전압 VDD와 접지 전압 GND와의 2개의 상태를 취할 수 있다. BCLK 신호는 상술한 테스트 모드 설정 회로(6)에 있어서 특정한 테스트 모드가 설정됨으로써 L 레벨로 고정된다.

내부 제너레이터(62)의 동작을 도 21을 이용하여 설명한다. 도 21에 있어서, 기호 A는 BCLK 신호를 받는 캐패시터(80)의 한쪽의 전극측의 노드를, 기호 B는 캐패시터(80)의 다른쪽의 전극측의 노드를 각각 표시하고 있다. 또한, VT1, VT2는 트랜지스터의 임계치 전압을 표시하고 있다. BCLK 신호가, H 레벨(내부 전원 전압 VDD)의 상태와 L 레벨(접지 전압 GND)의 상태를 반복하면, 캐패시터(80)의 펌핑 동작에 의해 노드 B의 전압이 내려간다. 이에 따라, VBB 전압이 소정치(-VDD+VT1+VT2), 예를 들면, (-1)V가 된다. 또한, 내부 전원 전압 VDD는 외부 전원 전압 EXTVDD를 강하시키는 도시하지 않은 회로로부터 공급된다.

따라서, BCLK 신호를 L 레벨로 설정하는 테스트 모드에 들어가면, 내부 제너레이터(62)가 정지하여, VBB 전압이 부유 상태가 된다. 계속해서, 번인 테스트 모드에 들어가면, VBB 전압이 외부 패드의 전압 또는 접지 전압 GND가 된다.

또한, VBB 발생 회로에 대해 설명하였지만, VCP 발생 회로, VBL 발생 회로 등에 있어서도 적용 가능하다. 이 때, VCP 발생 회로, VBL 발생 회로 등의 내부에 포함되는 제너레이터(통상 사용 회로)를 정지함으로써, 출력 전압을 부유 상태로 하고, 또한, 번인 테스트 모드에 들어감으로써, 외부 패드로부터의 전압 또는 고정 전압으로 한다.

또한, 워드선에 스트레스를 가할 때, 워드선에 공급하는 VPP 전압을 승압하지만, 상기 VPP 전압을 발생하는 회로에 대해서도, 마찬가지의 구성으로, 특정한 테스트 모드로 정지시키고, 또한 고정하며, 또, 외부 패드로부터의 전압으로 설정하는 것이 가능하다.

이와 같이 구성함으로써, 번인 테스트에 있어서, 메모리셀 이외의 부분에 스트레스가 가해지지 않게 된다. 또한, 번인 테스트에 있어서, 내부 전원 전압의 제어와 워드선의 제어를 2 단계에서 행함으로써, 문제점이 발생했을 때에, 내부 전원 전압에 대한 회로에 문제가 있는 것인지 워드선의 제어 자체에 문제가 있는 것인지를 용이하게 해석할 수 있게 된다.

이번 개시된 실시예는 모든 점에서 예시이고 제한적인 것이 아니라고 생각되어야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

본 발명에 따르면, 효과적이고 또한 정확하게 번인 테스트를 행할 수 있는 반도체 기억 장치가 제공된다.

Claims

반도체 기억 장치에 있어서, 행렬형으로 배치되는 복수의 메모리셀과, 상기 복수의 메모리셀의 행에 대응하여 설치되는 복수의 워드선과 상기 복수의 메모리셀의 열에 대응하여 설치되는 복수의 비트선을 포함하는 메모리셀 어레이(14)와,

외부 신호에 따라서, 복수의 테스트 모드를 직렬로 설정하는 테스트 모드 설정 회로(6)와,

상기 테스트 모드 설정 회로(6)의 출력에 따라서, 상기 메모리셀 어레이(14)에 체크 패턴을 기입하는 메모리 제어 회로(8, 10, 12)를 구비하고,

상기 메모리 제어 회로는,

상기 복수의 테스트 모드 중 대응하는 테스트 모드에 따라서, 상기 복수의 워드선 중 짝수번째의 워드선 및 홀수번째의 워드선을 각각 한 단위로서 선택/비선택으로 하는 행 제어 회로(8, 12)와,

상기 복수의 테스트 모드 중 대응하는 테스트 모드에 따라서, 상기 복수의 비트선의 전압을 설정하여, 상기 복수의 비트선에 공급하는 열 제어 회로(8, 10)를 포함하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 각각이, 스토리지 노드와 셀 플레이트를 갖는 메모리셀 캐패시터와, 메모리셀 트랜지스터를 포함하는 복수의 메모리셀과,

외부 신호에 따라서, 테스트 모드를 설정하는 테스트 모드 설정 회로(6)와,

상기 셀 플레이트에 공급하는 셀 플레이트 전압을 발생하는 전압 발생 회로(21)를 구비하고,

상기 전압 발생 회로(21)는,

상기 테스트 모드 설정 회로(6)의 출력에 따라서, 상기 메모리셀 캐패시터에 스트레스가 인가되는 바와 같이 상기 셀 플레이트 전압을 설정하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 각각이, 메모리셀 캐패시터와 메모리셀 트랜지스터를 갖는 복수의 메모리셀을 포함하는 메모리셀 어레이(14)와,

외부 신호에 따라서, 테스트 모드를 설정하는 테스트 모드 설정 회로(6)와,

상기 테스트 모드 설정 회로(6)의 출력에 응답하여, 상기 메모리셀 어레이(14)에 체크 패턴을 기입하는 회로(10, 12)와,

상기 복수의 내부 회로(51, 52, 53)의 각각에 공급하는 복수의 내부 전압을 설정하는 전압 발생 회로(50, 54, 55, 56)와,

외부 패드 PAD1을 구비하고,

상기 전압 발생 회로(50, 54, 55, 56)는,

상기 테스트 모드 설정 회로(6)의 출력에 응답하여, 상기 외부 패드 PAD1로부터 받는 전압에 기초하여 상기 복수의 내부 전압의 각각을 개별로 설정하는 반도체 기억 장치.