JP2001014892A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1204—Bit line control
Abstract
(57)【要約】
【課題】 モールド状態で、効率的かつ正確にバーンイ
ンテストを行なう機能を有する半導体記憶装置を提供す
る。 【解決手段】 本発明に係る半導体記憶装置は、外部信
号を受けて複数のテストモードをシリアルに設定するこ
とが可能なテストモード設定回路６、電圧発生回路８、
コラム系制御回路１０、ロウ系制御回路１２、およびメ
モリセルアレイ１４を備える。対応するテストモードに
より、奇数番目のワード線と偶数番目のワード線とがそ
れぞれ一単位となって選択／非選択にする。また、対応
するテストモードにより、ビット線の電圧を通常動作ノ
ードのイコライズ電圧より高く（内部電源電圧）または
低く（接地電圧）設定する。これにより、チェッカーパ
ターンが書込まれる。
ンテストを行なう機能を有する半導体記憶装置を提供す
る。 【解決手段】 本発明に係る半導体記憶装置は、外部信
号を受けて複数のテストモードをシリアルに設定するこ
とが可能なテストモード設定回路６、電圧発生回路８、
コラム系制御回路１０、ロウ系制御回路１２、およびメ
モリセルアレイ１４を備える。対応するテストモードに
より、奇数番目のワード線と偶数番目のワード線とがそ
れぞれ一単位となって選択／非選択にする。また、対応
するテストモードにより、ビット線の電圧を通常動作ノ
ードのイコライズ電圧より高く（内部電源電圧）または
低く（接地電圧）設定する。これにより、チェッカーパ
ターンが書込まれる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、モールド状態でバーンインテストを行なう
機能を有する半導体記憶装置に関する。
関し、特に、モールド状態でバーンインテストを行なう
機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、メモリデバイスのテストの一
つとしてバーンインテストがある。バーンインテストで
は、デバイスにストレスを加えて、その信頼性を判定す
る。
つとしてバーンインテストがある。バーンインテストで
は、デバイスにストレスを加えて、その信頼性を判定す
る。
【０００３】
【発明が解決しようとする課題】ところで、メモリセル
の大容量化に伴い、ワード線にストレスを加えるバーン
インテストに要する時間が増加する傾向にある。たとえ
ば、６４ＭのＳＤＲＡＭ（同期型ＤＲＡＭ）では、ワー
ド線の合計は４０９６本であるが、２５６ＭのＳＤＲＡ
Ｍでは、８１９２本になる。
の大容量化に伴い、ワード線にストレスを加えるバーン
インテストに要する時間が増加する傾向にある。たとえ
ば、６４ＭのＳＤＲＡＭ（同期型ＤＲＡＭ）では、ワー
ド線の合計は４０９６本であるが、２５６ＭのＳＤＲＡ
Ｍでは、８１９２本になる。
【０００４】従来のテスト方法では、ワード線１本ずつ
にストレスを与えていたが、２５６ＭのＳＤＲＡＭに対
して６４ＭのＳＤＲＡＭと同等のストレスをかけるため
には、６４ＭのＳＤＲＡＭのバーンイン時間の倍の時間
がかかるという問題があった。
にストレスを与えていたが、２５６ＭのＳＤＲＡＭに対
して６４ＭのＳＤＲＡＭと同等のストレスをかけるため
には、６４ＭのＳＤＲＡＭのバーンイン時間の倍の時間
がかかるという問題があった。
【０００５】また、従来の半導体記憶装置には、不具合
が生じたときにその原因を解析するための機能が備わっ
ていなかった。
が生じたときにその原因を解析するための機能が備わっ
ていなかった。
【０００６】したがって、バーンイン時間を短くして、
効率的にしかも正確にテストが行われることが要請され
る。また、より明確にデバイスを解析するためには、詳
細なテストプログラムを効率的に実施することが要請さ
れる。
効率的にしかも正確にテストが行われることが要請され
る。また、より明確にデバイスを解析するためには、詳
細なテストプログラムを効率的に実施することが要請さ
れる。
【０００７】そこで、本発明はかかる問題を解決するた
めになされたものであり、この目的は、効果的にかつ正
確にバーンインテストを行なうことができる半導体記憶
装置を提供することにある。
めになされたものであり、この目的は、効果的にかつ正
確にバーンインテストを行なうことができる半導体記憶
装置を提供することにある。
【０００８】また、さらなる目的は、テスト結果の解析
が容易な半導体記憶装置を提供することにある。
が容易な半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】この発明の一つの局面に
よると、半導体記憶装置は、行列状に配置される複数の
メモリセルと、複数のメモリセルの行に対応して設けら
れる複数のワード線と複数のメモリセルの列に対応して
設けられる複数のビット線とを含むメモリセルアレイ
と、外部信号に応じて、複数のテストモードをシリアル
に設定するテストモード設定回路と、テストモード設定
回路の出力に応じて、メモリセルアレイにチェッカーパ
ターンを書込むメモリ制御回路とを備え、メモリ制御回
路は、複数のテストモードのうち対応するテストモード
に応じて、複数のワード線のうち偶数番目のワード線お
よび奇数番目のワード線をそれぞれ一単位として選択／
非選択にする行制御回路と、複数のテストモードのうち
対応するテストモードに応じて、複数のビット線に所定
電圧を供給する列制御回路とを含む。
よると、半導体記憶装置は、行列状に配置される複数の
メモリセルと、複数のメモリセルの行に対応して設けら
れる複数のワード線と複数のメモリセルの列に対応して
設けられる複数のビット線とを含むメモリセルアレイ
と、外部信号に応じて、複数のテストモードをシリアル
に設定するテストモード設定回路と、テストモード設定
回路の出力に応じて、メモリセルアレイにチェッカーパ
ターンを書込むメモリ制御回路とを備え、メモリ制御回
路は、複数のテストモードのうち対応するテストモード
に応じて、複数のワード線のうち偶数番目のワード線お
よび奇数番目のワード線をそれぞれ一単位として選択／
非選択にする行制御回路と、複数のテストモードのうち
対応するテストモードに応じて、複数のビット線に所定
電圧を供給する列制御回路とを含む。
【００１０】好ましくは、メモリ制御回路は、偶数番目
のワード線または奇数番目のワード線についての選択制
御と、複数のビット線の電圧制御とをシリアルに行なう
ことにより、偶数番目のワード線に対応するメモリセル
と奇数番目のワード線に対応するメモリセルとで互いに
異なる電位のデータを書込む。
のワード線または奇数番目のワード線についての選択制
御と、複数のビット線の電圧制御とをシリアルに行なう
ことにより、偶数番目のワード線に対応するメモリセル
と奇数番目のワード線に対応するメモリセルとで互いに
異なる電位のデータを書込む。
【００１１】好ましくは、列制御回路は、複数のテスト
モードのうち対応するテストモードに応答して、複数の
ビット線の電圧を通常動作モードにおけるイコライズ電
圧より高い内部電源電圧またはイコライズ電圧より低い
接地電圧とする回路を含む。
モードのうち対応するテストモードに応答して、複数の
ビット線の電圧を通常動作モードにおけるイコライズ電
圧より高い内部電源電圧またはイコライズ電圧より低い
接地電圧とする回路を含む。
【００１２】好ましくは、複数のメモリセルのそれぞれ
は、セルプレートとストレージノードとを有するメモリ
セルキャパシタと、メモリセルトランジスタとを含み、
列制御回路は、複数のテストモードのうち対応するテス
トモードに応答して、セルプレートの電圧を外部電源電
圧または接地電圧に設定する回路をさらに含む。
は、セルプレートとストレージノードとを有するメモリ
セルキャパシタと、メモリセルトランジスタとを含み、
列制御回路は、複数のテストモードのうち対応するテス
トモードに応答して、セルプレートの電圧を外部電源電
圧または接地電圧に設定する回路をさらに含む。
【００１３】好ましくは、複数のメモリセルのそれぞれ
は、メモリセルキャパシタと、メモリセルトランジスタ
とを含み、列制御回路は、複数のテストモードのうち対
応するテストモードに応答して、メモリセルトランジス
タのバックゲート電圧を接地電圧に設定する回路をさら
に含む。
は、メモリセルキャパシタと、メモリセルトランジスタ
とを含み、列制御回路は、複数のテストモードのうち対
応するテストモードに応答して、メモリセルトランジス
タのバックゲート電圧を接地電圧に設定する回路をさら
に含む。
【００１４】この発明のさらなる局面に従うと、各々
が、ストレージノードとセルプレートとを有するメモリ
セルキャパシタと、メモリセルトランジスタとを含む複
数のメモリセルと、外部信号に応じて、テストモードを
設定するテストモード設定回路と、セルプレートに供給
する電圧を発生する電圧発生回路とを備え、電圧発生回
路は、テストモード設定回路の出力に応じて、メモリセ
ルキャパシタにストレスが印加されるようにセルプレー
トの電圧を設定する。
が、ストレージノードとセルプレートとを有するメモリ
セルキャパシタと、メモリセルトランジスタとを含む複
数のメモリセルと、外部信号に応じて、テストモードを
設定するテストモード設定回路と、セルプレートに供給
する電圧を発生する電圧発生回路とを備え、電圧発生回
路は、テストモード設定回路の出力に応じて、メモリセ
ルキャパシタにストレスが印加されるようにセルプレー
トの電圧を設定する。
【００１５】好ましくは、電圧発生回路は、テストモー
ド設定回路の出力に応じて、セルプレート電圧を外部電
源電圧または接地電圧に設定する。
ド設定回路の出力に応じて、セルプレート電圧を外部電
源電圧または接地電圧に設定する。
【００１６】この発明のさらなる局面に従うと、各々
が、メモリセルキャパシタとメモリセルトランジスタと
を有する複数のメモリセルを含むメモリセルアレイと、
外部信号に応じて、テストモードを設定するテストモー
ド設定回路と、テストモードに応答して、メモリセルア
レイにチェッカーパターンを書込む回路と、テストモー
ドに応答して、メモリセルトランジスタのバックゲート
電圧を設定する電圧発生回路とを備える。
が、メモリセルキャパシタとメモリセルトランジスタと
を有する複数のメモリセルを含むメモリセルアレイと、
外部信号に応じて、テストモードを設定するテストモー
ド設定回路と、テストモードに応答して、メモリセルア
レイにチェッカーパターンを書込む回路と、テストモー
ドに応答して、メモリセルトランジスタのバックゲート
電圧を設定する電圧発生回路とを備える。
【００１７】好ましくは、電圧発生回路は、テストモー
ドに応答して、バックゲート電圧を接地電圧に設定す
る。
ドに応答して、バックゲート電圧を接地電圧に設定す
る。
【００１８】この発明のさらなる局面に従うと、メモリ
セルアレイを含む内部回路と、外部信号に応じて、複数
のテストモードをシリアルに設定するテストモード設定
回路と、テストモード設定回路の出力に応じて、メモリ
セルアレイにチェッカーパターンを書込む回路と、内部
回路に供給する内部電圧を発生するジェネレータを含む
電圧発生回路とを備え、電圧発生回路は、複数のテスト
モードのうち対応するテストモードに応じて、ジェネレ
ータの動作を停止させる。
セルアレイを含む内部回路と、外部信号に応じて、複数
のテストモードをシリアルに設定するテストモード設定
回路と、テストモード設定回路の出力に応じて、メモリ
セルアレイにチェッカーパターンを書込む回路と、内部
回路に供給する内部電圧を発生するジェネレータを含む
電圧発生回路とを備え、電圧発生回路は、複数のテスト
モードのうち対応するテストモードに応じて、ジェネレ
ータの動作を停止させる。
【００１９】好ましくは、電圧発生回路は、複数のテス
トモードのうち対応するテストモードに応じて、内部電
圧を固定電圧に設定する固定回路をさらに含む。
トモードのうち対応するテストモードに応じて、内部電
圧を固定電圧に設定する固定回路をさらに含む。
【００２０】好ましくは、外部パッドをさらに備え、電
圧発生回路は、複数のテストモードのうち対応するテス
トモードに応じて、内部電圧を外部パッドから供給され
る電圧とする回路をさらに含む。
圧発生回路は、複数のテストモードのうち対応するテス
トモードに応じて、内部電圧を外部パッドから供給され
る電圧とする回路をさらに含む。
【００２１】この発明のさらなる局面に従うと、複数の
内部回路を備え、複数の内部回路のいずれか一つは、複
数のメモリセルを有するメモリセルアレイを含み、外部
信号に応じて、複数のテストモードをシリアルに設定す
るテストモード設定回路と、複数の内部回路のそれぞれ
に供給する複数の内部電圧を設定する電圧発生回路と、
外部パッドとを備え、電圧発生回路は、テストモード設
定回路の出力に応答して、外部パッドから受ける電圧に
基づき複数の内部電圧のそれぞれを個別に設定する。
内部回路を備え、複数の内部回路のいずれか一つは、複
数のメモリセルを有するメモリセルアレイを含み、外部
信号に応じて、複数のテストモードをシリアルに設定す
るテストモード設定回路と、複数の内部回路のそれぞれ
に供給する複数の内部電圧を設定する電圧発生回路と、
外部パッドとを備え、電圧発生回路は、テストモード設
定回路の出力に応答して、外部パッドから受ける電圧に
基づき複数の内部電圧のそれぞれを個別に設定する。
【００２２】好ましくは、複数の内部回路は、メモリセ
ルアレイを含む第１内部回路と、メモリセルアレイを選
択するための周辺回路を含む第２内部回路とを含み、複
数の内部電圧は、第１内部回路に供給する第１内部電圧
と、第２内部回路に供給する第２内部電圧とを含み、電
圧発生回路は、外部パッドの電圧に基づき、複数のテス
トモードのうち対応するテストモードに応答して第１基
準電圧を、複数のテストモードのうち対応するテストモ
ードに応答して第２基準電圧をそれぞれ設定する回路
と、第１基準電圧に基づき、第１電圧とを設定する回路
と、第２基準電圧に基づき、第２電圧を設定する回路と
を含む。
ルアレイを含む第１内部回路と、メモリセルアレイを選
択するための周辺回路を含む第２内部回路とを含み、複
数の内部電圧は、第１内部回路に供給する第１内部電圧
と、第２内部回路に供給する第２内部電圧とを含み、電
圧発生回路は、外部パッドの電圧に基づき、複数のテス
トモードのうち対応するテストモードに応答して第１基
準電圧を、複数のテストモードのうち対応するテストモ
ードに応答して第２基準電圧をそれぞれ設定する回路
と、第１基準電圧に基づき、第１電圧とを設定する回路
と、第２基準電圧に基づき、第２電圧を設定する回路と
を含む。
【００２３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳しく説明する。なお、同一要素には、同一
の符号または同一の記号を付し、その説明は省略する。
を参照して詳しく説明する。なお、同一要素には、同一
の符号または同一の記号を付し、その説明は省略する。
【００２４】［実施の形態１］本発明の実施の形態１に
よる半導体記憶装置について図１を用いて説明する。図
１は、本発明の実施の形態１による半導体記憶装置１０
００の構成の一例を示す図である。図１に示されるよう
に、半導体記憶装置１０００は、外部制御信号（ロウア
ドレスストローブ信号／ＲＡＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、ライト
イネーブル信号／ＷＥ、ＤＱＭＵ／Ｌ信号等）を受ける
制御信号バッファ１、外部クロックＣＬＫ、クロックイ
ンーブル信号ＣＫＥ等を受けるクロックバッファ２、バ
ンクアドレスＢＡ、アドレスＡＤを受けるアドレスバッ
ファ４、テストモードを検出して、テストモード信号を
発生するテストモード設定回路６、内部電圧を発生する
電圧発生回路８、メモリセルアレイ１４、メモリセルア
レイのコラム方向の制御を行なうコラム系制御回路１
０、メモリセルアレイのロウ方向の制御を行なうロウ系
制御回路１２を備える。
よる半導体記憶装置について図１を用いて説明する。図
１は、本発明の実施の形態１による半導体記憶装置１０
００の構成の一例を示す図である。図１に示されるよう
に、半導体記憶装置１０００は、外部制御信号（ロウア
ドレスストローブ信号／ＲＡＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、ライト
イネーブル信号／ＷＥ、ＤＱＭＵ／Ｌ信号等）を受ける
制御信号バッファ１、外部クロックＣＬＫ、クロックイ
ンーブル信号ＣＫＥ等を受けるクロックバッファ２、バ
ンクアドレスＢＡ、アドレスＡＤを受けるアドレスバッ
ファ４、テストモードを検出して、テストモード信号を
発生するテストモード設定回路６、内部電圧を発生する
電圧発生回路８、メモリセルアレイ１４、メモリセルア
レイのコラム方向の制御を行なうコラム系制御回路１
０、メモリセルアレイのロウ方向の制御を行なうロウ系
制御回路１２を備える。
【００２５】メモリセルアレイ１４は、ロウ方向に配置
される複数のワード線とコラム方向に配置される複数の
ビット線と、複数のメモリセルとを含む。図２に示され
るようにメモリセルは、セルプレート電圧ＶＣＰを受け
るメモリセルキャパシタＣ０と、ビット線ＢＬとメモリ
セルキャパシタＣ０のストレージノードとの間に接続さ
れ、ワード線ＷＬの電圧により導通するメモリセルトラ
ンジスタＴ０とを含む。ビット線ＢＬ、／ＢＬには、セ
ンスアンプＳＡとトランジスタＴＥ１、ＴＥ２が接続さ
れている。トランジスタＴＥ１、ＴＥ２が信号ＢＬＥＱ
により導通すると、ビット線ＢＬ、／ＢＬの電圧は、イ
コライズ電圧ＶＢＬになる。なお、図１に示されるメモ
リセルアレイ１４は、複数のバンクに分割されている。
される複数のワード線とコラム方向に配置される複数の
ビット線と、複数のメモリセルとを含む。図２に示され
るようにメモリセルは、セルプレート電圧ＶＣＰを受け
るメモリセルキャパシタＣ０と、ビット線ＢＬとメモリ
セルキャパシタＣ０のストレージノードとの間に接続さ
れ、ワード線ＷＬの電圧により導通するメモリセルトラ
ンジスタＴ０とを含む。ビット線ＢＬ、／ＢＬには、セ
ンスアンプＳＡとトランジスタＴＥ１、ＴＥ２が接続さ
れている。トランジスタＴＥ１、ＴＥ２が信号ＢＬＥＱ
により導通すると、ビット線ＢＬ、／ＢＬの電圧は、イ
コライズ電圧ＶＢＬになる。なお、図１に示されるメモ
リセルアレイ１４は、複数のバンクに分割されている。
【００２６】図１に示されるテストモード設定回路６
は、まず、外部信号に応じてテストモードに入る（エン
トリ）ことを検出する。そして、テストモードに入るこ
とが検出される（テストモードエントリセット）と、テ
ストモードの設定（テストモードセット）に入る。
は、まず、外部信号に応じてテストモードに入る（エン
トリ）ことを検出する。そして、テストモードに入るこ
とが検出される（テストモードエントリセット）と、テ
ストモードの設定（テストモードセット）に入る。
【００２７】テストモード設定回路６の動作について図
３を用いて詳しく説明する。図３は、テストモード設定
回路６の動作について説明するためのタイミングチャー
トである。図３を参照して、時刻Ｔ０〜Ｔ２の３サイク
ル期間、バンクアドレスＢＡ（０）〜（１）、アドレス
Ａ（０）〜（１１）の組合わせにより、テストモードに
入ることが検出される（テストモードエントリセット；
時刻Ｔ１）。この結果を受けて、時刻Ｔ３〜Ｔ５の３サ
イクル期間において、バンクアドレスＢＡ（０）〜
（１）、アドレスＡ（０）〜（６）、（８）〜（１１）
の組合わせにより、対応するテストモードが設定される
（テストモードセット；時刻Ｔ４）。テストモード設定
回路６は、対応するテストモード信号を出力する。
３を用いて詳しく説明する。図３は、テストモード設定
回路６の動作について説明するためのタイミングチャー
トである。図３を参照して、時刻Ｔ０〜Ｔ２の３サイク
ル期間、バンクアドレスＢＡ（０）〜（１）、アドレス
Ａ（０）〜（１１）の組合わせにより、テストモードに
入ることが検出される（テストモードエントリセット；
時刻Ｔ１）。この結果を受けて、時刻Ｔ３〜Ｔ５の３サ
イクル期間において、バンクアドレスＢＡ（０）〜
（１）、アドレスＡ（０）〜（６）、（８）〜（１１）
の組合わせにより、対応するテストモードが設定される
（テストモードセット；時刻Ｔ４）。テストモード設定
回路６は、対応するテストモード信号を出力する。
【００２８】以下、順次テストモードがセットされる。
この際発生するテストモード信号は、図示しないラッチ
回路に保持される。したがって、テストモード設定回路
６により、シリアルに複数のテストモードが設定される
ことになる。なお、入力信号の組合わせにより各テスト
モードのリセットも可能である（Ｔ６、Ｔ７）。このよ
うなテストモード設定回路６により、ワード線の選択制
御、内部電圧の制御をシリアルに行なう。
この際発生するテストモード信号は、図示しないラッチ
回路に保持される。したがって、テストモード設定回路
６により、シリアルに複数のテストモードが設定される
ことになる。なお、入力信号の組合わせにより各テスト
モードのリセットも可能である（Ｔ６、Ｔ７）。このよ
うなテストモード設定回路６により、ワード線の選択制
御、内部電圧の制御をシリアルに行なう。
【００２９】本発明の実施の形態１による電圧発生回路
８について図４を用いて説明する。図４は、電圧発生回
路８に含まれるＶＢＬ発生回路２０の主要部の構成の構
成例を示す図である。図４に示されるように、ＶＢＬ発
生回路２０は、テストモード設定回路６から受けるテス
トモード信号ＶＢＬＶＤＤＳ、ＶＢＬＶＳＳに応答し
て、ビット線のイコライズ電圧ＶＢＬを内部電源電圧Ｖ
ＤＤＳまたは接地電圧ＧＮＤに設定する。なお、内部電
源電圧ＶＤＤＳは、外部電源電圧ＥＸＴＶＤＤを降下さ
せる図示しない回路から供給される。
８について図４を用いて説明する。図４は、電圧発生回
路８に含まれるＶＢＬ発生回路２０の主要部の構成の構
成例を示す図である。図４に示されるように、ＶＢＬ発
生回路２０は、テストモード設定回路６から受けるテス
トモード信号ＶＢＬＶＤＤＳ、ＶＢＬＶＳＳに応答し
て、ビット線のイコライズ電圧ＶＢＬを内部電源電圧Ｖ
ＤＤＳまたは接地電圧ＧＮＤに設定する。なお、内部電
源電圧ＶＤＤＳは、外部電源電圧ＥＸＴＶＤＤを降下さ
せる図示しない回路から供給される。
【００３０】ＶＢＬ発生回路２０は、テストモード信号
ＶＢＬＶＤＤＳを反転するインバータ２２、インバータ
２２の出力をゲートに受けるＰＭＯＳトランジスタ２３
およびテストモード信号ＶＢＬＶＳＳをゲートに受ける
ＮＭＯＳトランジスタ２４を含む。トランジスタ２３、
２４は、内部電源電圧ＶＤＤＳと接地電圧ＧＮＤとの間
に接続される。トランジスタ２３、２４の接続ノードの
電圧が、イコライズ電圧ＶＢＬとなる。
ＶＢＬＶＤＤＳを反転するインバータ２２、インバータ
２２の出力をゲートに受けるＰＭＯＳトランジスタ２３
およびテストモード信号ＶＢＬＶＳＳをゲートに受ける
ＮＭＯＳトランジスタ２４を含む。トランジスタ２３、
２４は、内部電源電圧ＶＤＤＳと接地電圧ＧＮＤとの間
に接続される。トランジスタ２３、２４の接続ノードの
電圧が、イコライズ電圧ＶＢＬとなる。
【００３１】テストモード信号ＶＢＬＶＤＤＳがＨレベ
ル、テストモード信号ＶＢＬＶＳＳがＬレベルに設定さ
れると、トランジスタ２３が導通して、イコライズ電圧
ＶＢＬが内部電源電圧ＶＤＤＳレベルになる。テストモ
ード信号ＶＢＬＶＤＤＳがＬレベル、テストモード信号
ＶＢＬＶＳＳがＨレベルになると、トランジスタ２４が
導通して、イコライズ電圧ＶＢＬが接地電圧ＧＮＤレベ
ルになる。以下、イコライズ電圧ＶＢＬをＶＢＬ電圧と
称す。
ル、テストモード信号ＶＢＬＶＳＳがＬレベルに設定さ
れると、トランジスタ２３が導通して、イコライズ電圧
ＶＢＬが内部電源電圧ＶＤＤＳレベルになる。テストモ
ード信号ＶＢＬＶＤＤＳがＬレベル、テストモード信号
ＶＢＬＶＳＳがＨレベルになると、トランジスタ２４が
導通して、イコライズ電圧ＶＢＬが接地電圧ＧＮＤレベ
ルになる。以下、イコライズ電圧ＶＢＬをＶＢＬ電圧と
称す。
【００３２】なお、所定のテストモード以外の場合に
は、ＶＢＬ電圧は、図示しない回路により固定レベル
（たとえば、１／２ＶＤＤＳ）に設定される。
は、ＶＢＬ電圧は、図示しない回路により固定レベル
（たとえば、１／２ＶＤＤＳ）に設定される。
【００３３】すなわち、テストモードに応じて、ＶＢＬ
電圧を、通常動作モードにおけるイコライズ電圧より高
く（ＶＤＤＳ）または低く（ＧＮＤ）設定する。
電圧を、通常動作モードにおけるイコライズ電圧より高
く（ＶＤＤＳ）または低く（ＧＮＤ）設定する。
【００３４】次に、テストモードにおけるワード線、ビ
ット線の駆動手法について、図５〜図７を用いて説明す
る。テストモード設定回路６において検出されたテスト
モードに従い、電圧発生回路８、ロウ系制御回路１２、
コラム系制御回路１０により、以下の手順でメモリセル
にチェッカーパターンが書込まれる。
ット線の駆動手法について、図５〜図７を用いて説明す
る。テストモード設定回路６において検出されたテスト
モードに従い、電圧発生回路８、ロウ系制御回路１２、
コラム系制御回路１０により、以下の手順でメモリセル
にチェッカーパターンが書込まれる。
【００３５】なお、図５〜図６における記号ＭＥは、偶
数番目のワード線ＷＬ０、ＷＬ２、…に接続されるメモ
リセルを、記号ＭＯは、奇数番目のワード線ＷＬ１、Ｗ
Ｌ３、…に接続されるメモリセルを、記号ＢＣは、ビッ
ト線コンタクトをそれぞれ表わしている。
数番目のワード線ＷＬ０、ＷＬ２、…に接続されるメモ
リセルを、記号ＭＯは、奇数番目のワード線ＷＬ１、Ｗ
Ｌ３、…に接続されるメモリセルを、記号ＢＣは、ビッ
ト線コンタクトをそれぞれ表わしている。
【００３６】また、図７では、ＨレベルのアドレスＡ
（７）と他のアドレスＡＤＤとの組合わせによりテスト
モードが設定される場合を示している。
（７）と他のアドレスＡＤＤとの組合わせによりテスト
モードが設定される場合を示している。
【００３７】図７を参照して、時刻ｔ０において、特定
のアドレスＡ（７）をＨレベル（３．３Ｖ）に、他のア
ドレスＡＤＤを所定の値にそれぞれ設定し、クロックＣ
ＬＫを立上げる。図示しないモードレジスタをセット
（ＭＲＳ）する。時刻ｔ０〜ｔ１において、ＩＯ縮退モ
ードが設定される。この間、ＶＢＬ電圧が通常の電圧レ
ベル（１Ｖ）になる。
のアドレスＡ（７）をＨレベル（３．３Ｖ）に、他のア
ドレスＡＤＤを所定の値にそれぞれ設定し、クロックＣ
ＬＫを立上げる。図示しないモードレジスタをセット
（ＭＲＳ）する。時刻ｔ０〜ｔ１において、ＩＯ縮退モ
ードが設定される。この間、ＶＢＬ電圧が通常の電圧レ
ベル（１Ｖ）になる。
【００３８】時刻ｔ１〜ｔ２において、ＶＢＬ発生回路
２０を動作させる。これにより、ＶＢＬ電圧を内部電源
電圧ＶＤＤＳ（２Ｖ）にする。ビット線の電圧が上昇す
る。
２０を動作させる。これにより、ＶＢＬ電圧を内部電源
電圧ＶＤＤＳ（２Ｖ）にする。ビット線の電圧が上昇す
る。
【００３９】時刻ｔ２〜ｔ３において、物理的な並びに
おいて１本おきにワード線を選択状態（３．６Ｖ）にす
る。具体例としては、偶数番目のワード線ＷＬ０、ＷＬ
２、ＷＬ４、ＷＬ６、ＷＬ８を選択（ＯＮ；Ｈレベル）
する。これにより、偶数番目のワード線に接続されるメ
モリセルＭＥにデータ（Ｈ）が書込まれる（図５参
照）。時刻ｔ３〜ｔ４において、偶数番目のワード線Ｗ
Ｌ０、ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を非選択（Ｌレ
ベル）にする。
おいて１本おきにワード線を選択状態（３．６Ｖ）にす
る。具体例としては、偶数番目のワード線ＷＬ０、ＷＬ
２、ＷＬ４、ＷＬ６、ＷＬ８を選択（ＯＮ；Ｈレベル）
する。これにより、偶数番目のワード線に接続されるメ
モリセルＭＥにデータ（Ｈ）が書込まれる（図５参
照）。時刻ｔ３〜ｔ４において、偶数番目のワード線Ｗ
Ｌ０、ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を非選択（Ｌレ
ベル）にする。
【００４０】時刻ｔ４〜ｔ５において、ＶＢＬ発生回路
２０を動作させる。これにより、ＶＢＬ電圧を接地電圧
ＧＮＤ（０Ｖ）にする。ビット線の電圧が下降する。
２０を動作させる。これにより、ＶＢＬ電圧を接地電圧
ＧＮＤ（０Ｖ）にする。ビット線の電圧が下降する。
【００４１】時刻ｔ５〜ｔ６において、ワード線の選択
を切替る。具体的には、奇数番目のワード線ＷＬ１、Ｗ
Ｌ３、ＷＬ５、ＷＬ７を選択（ＯＮ；Ｈレベル）する。
これにより、奇数番目のワード線に接続されるメモリセ
ルＭＯにデータ（Ｌ）が書込まれる（図６参照）。この
間、偶数番目のワード線は非選択状態（ＯＦＦ）であ
る。時刻ｔ６〜ｔ７において、奇数番目のワード線ＷＬ
１、ＷＬ２、ＷＬ５、ＷＬ７を非選択（Ｌレベル）にす
る。
を切替る。具体的には、奇数番目のワード線ＷＬ１、Ｗ
Ｌ３、ＷＬ５、ＷＬ７を選択（ＯＮ；Ｈレベル）する。
これにより、奇数番目のワード線に接続されるメモリセ
ルＭＯにデータ（Ｌ）が書込まれる（図６参照）。この
間、偶数番目のワード線は非選択状態（ＯＦＦ）であ
る。時刻ｔ６〜ｔ７において、奇数番目のワード線ＷＬ
１、ＷＬ２、ＷＬ５、ＷＬ７を非選択（Ｌレベル）にす
る。
【００４２】時刻ｔ７〜ｔ８において、ＶＢＬ電圧を通
常の電圧レベル（１Ｖ）に戻す。時刻ｔ９〜ｔ１０にお
いて、偶数番目のワード線の情報を縮退して読出す。
常の電圧レベル（１Ｖ）に戻す。時刻ｔ９〜ｔ１０にお
いて、偶数番目のワード線の情報を縮退して読出す。
【００４３】このように、ワード線選択の偶数／奇数の
切替と、ビット線の電圧制御とにより、隣接するメモリ
セル間で格納する情報が異なるチェッカーパターンを書
込むことが可能となる。あるメモリセルに微小リーク電
流が発生すると、隣接するメモリセルに電位が抜ける
（格納データが破壊される）。これを検出することによ
り、メモリセルの不良が検出される。
切替と、ビット線の電圧制御とにより、隣接するメモリ
セル間で格納する情報が異なるチェッカーパターンを書
込むことが可能となる。あるメモリセルに微小リーク電
流が発生すると、隣接するメモリセルに電位が抜ける
（格納データが破壊される）。これを検出することによ
り、メモリセルの不良が検出される。
【００４４】以上のように、本発明の実施の形態１によ
る半導体記憶装置は、外部信号に応じてシリアルに設定
した複数のテストモードにより、ワード線の選択制御、
ビット線の電圧制御を順次行なう。これにより、モール
ド状態であっても、短期間で効率的にチェッカーパター
ンを書込むことが可能となる。
る半導体記憶装置は、外部信号に応じてシリアルに設定
した複数のテストモードにより、ワード線の選択制御、
ビット線の電圧制御を順次行なう。これにより、モール
ド状態であっても、短期間で効率的にチェッカーパター
ンを書込むことが可能となる。
【００４５】［実施の形態２］本発明の実施の形態２で
は、電圧発生回路８の他の構成例を示す。図８は、本発
明の実施の形態２による電圧発生回路の構成の一例を示
す図である。図８に示されるように、電圧発生回路は、
ＶＢＬ発生回路２０とテストモード設定回路６の出力に
応じてメモリセルキャパシタのセルプレート電圧を設定
するＶＣＰ発生回路２１とを含む。ＶＢＬ発生回路２０
については、実施の形態１で説明したとおりである。
は、電圧発生回路８の他の構成例を示す。図８は、本発
明の実施の形態２による電圧発生回路の構成の一例を示
す図である。図８に示されるように、電圧発生回路は、
ＶＢＬ発生回路２０とテストモード設定回路６の出力に
応じてメモリセルキャパシタのセルプレート電圧を設定
するＶＣＰ発生回路２１とを含む。ＶＢＬ発生回路２０
については、実施の形態１で説明したとおりである。
【００４６】ＶＣＰ発生回路２１の主要部の構成の一例
について図９を用いて説明する。図９は、ＶＣＰ発生回
路２１の主要部の構成の一例を示す図である。図９に示
されるように、ＶＣＰ発生回路２１は、テストモード信
号ＶＣＰＥＸＴｅを反転するインバータ２５、インバー
タ２５の出力をゲートに受けるＰＭＯＳトランジスタ２
６およびテストモード信号ＶＣＰＶＳＳｅをゲートに受
けるＮＭＯＳトランジスタ２７を含む。
について図９を用いて説明する。図９は、ＶＣＰ発生回
路２１の主要部の構成の一例を示す図である。図９に示
されるように、ＶＣＰ発生回路２１は、テストモード信
号ＶＣＰＥＸＴｅを反転するインバータ２５、インバー
タ２５の出力をゲートに受けるＰＭＯＳトランジスタ２
６およびテストモード信号ＶＣＰＶＳＳｅをゲートに受
けるＮＭＯＳトランジスタ２７を含む。
【００４７】トランジスタ２６、２７は、外部電源電圧
ＥＸＴＶＤＤと接地電圧ＧＮＤとの間に接続される。ト
ランジスタ２６、２７の接続ノードの電圧が、セルプレ
ート電圧ＶＣＰとなる。
ＥＸＴＶＤＤと接地電圧ＧＮＤとの間に接続される。ト
ランジスタ２６、２７の接続ノードの電圧が、セルプレ
ート電圧ＶＣＰとなる。
【００４８】テストモード信号ＶＣＰＥＸＴｅがＨレベ
ル、テストモード信号ＶＣＰＶＳＳｅがＬレベルに設定
されると、トランジスタ２６が導通して、セルプレート
電圧ＶＣＰが外部電源電圧ＥＸＴＶＤＤレベルになる。
テストモード信号ＶＣＰＥＸＴｅＳがＬレベル、テスト
モード信号ＶＣＰＶＳＳｅがＨレベルになると、トラン
ジスタ２７が導通して、セルプレート電圧ＶＣＰが接地
電圧ＧＮＤレベルになる。
ル、テストモード信号ＶＣＰＶＳＳｅがＬレベルに設定
されると、トランジスタ２６が導通して、セルプレート
電圧ＶＣＰが外部電源電圧ＥＸＴＶＤＤレベルになる。
テストモード信号ＶＣＰＥＸＴｅＳがＬレベル、テスト
モード信号ＶＣＰＶＳＳｅがＨレベルになると、トラン
ジスタ２７が導通して、セルプレート電圧ＶＣＰが接地
電圧ＧＮＤレベルになる。
【００４９】なお、所定のテストモード以外の場合に
は、ＶＣＰ電圧は、図示しない回路により固定レベル
（たとえば、１／２ＶＤＤＳ）に設定される。
は、ＶＣＰ電圧は、図示しない回路により固定レベル
（たとえば、１／２ＶＤＤＳ）に設定される。
【００５０】バーンインテスト（たとえば、実施の形態
１で説明したチェッカーパターンによるテスト）におい
て、ＶＣＰ発生回路２１により、メモリセルのセルプレ
ート電圧を、通常動作モードより高く（電源電圧ＥＸＴ
ＶＤＤ）または低く（接地電圧ＧＮＤ）設定する。これ
により、メモリセルに対して電気的なストレスをより多
く印加することが可能となる。この結果、バーンインを
加速し、短期間でメモリセルの不良を検出することが可
能となる。
１で説明したチェッカーパターンによるテスト）におい
て、ＶＣＰ発生回路２１により、メモリセルのセルプレ
ート電圧を、通常動作モードより高く（電源電圧ＥＸＴ
ＶＤＤ）または低く（接地電圧ＧＮＤ）設定する。これ
により、メモリセルに対して電気的なストレスをより多
く印加することが可能となる。この結果、バーンインを
加速し、短期間でメモリセルの不良を検出することが可
能となる。
【００５１】［実施の形態３］本発明の実施の形態３
は、図４に示す回路に代わって、図１０に示す電圧発生
回路を備える。図１０は、本発明の実施の形態３による
電圧発生回路の構成の一例を示す図である。図１０に示
されるように、電圧発生回路は、テストモード信号に応
じて動作する、ＶＢＬ発生回路２０とＶＣＰ発生回路２
１とＶＢＢ発生回路３０とを含む。ＶＢＬ発生回路２０
とＶＣＰ発生回路２１とについては、実施の形態１、２
で説明したとおりである。
は、図４に示す回路に代わって、図１０に示す電圧発生
回路を備える。図１０は、本発明の実施の形態３による
電圧発生回路の構成の一例を示す図である。図１０に示
されるように、電圧発生回路は、テストモード信号に応
じて動作する、ＶＢＬ発生回路２０とＶＣＰ発生回路２
１とＶＢＢ発生回路３０とを含む。ＶＢＬ発生回路２０
とＶＣＰ発生回路２１とについては、実施の形態１、２
で説明したとおりである。
【００５２】ＶＢＢ発生回路３０は、テストモード設定
回路６から受けるテストモード信号ＶＢＢＶＳＳｅに応
答して、内部電圧の一つであるＶＢＢ電圧を設定する。
ＶＢＢ電圧は、メモリセルトランジスタのバックゲート
電圧（ゲート直下のウェルの電圧）になる。
回路６から受けるテストモード信号ＶＢＢＶＳＳｅに応
答して、内部電圧の一つであるＶＢＢ電圧を設定する。
ＶＢＢ電圧は、メモリセルトランジスタのバックゲート
電圧（ゲート直下のウェルの電圧）になる。
【００５３】ＶＢＢ発生回路３０の構成の一例について
図１１を用いて説明する。図１１は、ＶＢＢ発生回路３
０の構成の一例を示す図である。図１１に示されるよう
に、ＶＢＢ発生回路３０は、インバータ４０、４１、お
よびトランジスタ４２〜４８を含む。トランジスタ４
２、４３、４６は、ＰＭＯＳトランジスタであり、トラ
ンジスタ４４、４５、４７、４８は、ＮＭＯＳトランジ
スタである。
図１１を用いて説明する。図１１は、ＶＢＢ発生回路３
０の構成の一例を示す図である。図１１に示されるよう
に、ＶＢＢ発生回路３０は、インバータ４０、４１、お
よびトランジスタ４２〜４８を含む。トランジスタ４
２、４３、４６は、ＰＭＯＳトランジスタであり、トラ
ンジスタ４４、４５、４７、４８は、ＮＭＯＳトランジ
スタである。
【００５４】トランジスタ４２、４３は、外部電源電圧
ＥＸＴＶＤＤと接続されている。インバータ４０は、テ
ストモード信号ＶＢＢＶＳＳｅを反転し、インバータ４
１は、インバータ４０の出力を反転する。トランジスタ
４２のゲートは、インバータ４０の出力と、トランジス
タ４３のゲートは、インバータ４１の出力とそれぞれ接
続されている。トランジスタ４４は、トランジスタ４２
とＶＢＢ電圧を供給するＶＢＢノードとの間に接続さ
れ、ゲートはノードＺ０（トランジスタ４３と４５との
接続ノード）に接続されている。トランジスタ４５は、
トランジスタ４３とＶＢＢノードとの間に接続され、ゲ
ートはトランジスタ４２と４４との接続ノードに接続さ
れている。
ＥＸＴＶＤＤと接続されている。インバータ４０は、テ
ストモード信号ＶＢＢＶＳＳｅを反転し、インバータ４
１は、インバータ４０の出力を反転する。トランジスタ
４２のゲートは、インバータ４０の出力と、トランジス
タ４３のゲートは、インバータ４１の出力とそれぞれ接
続されている。トランジスタ４４は、トランジスタ４２
とＶＢＢ電圧を供給するＶＢＢノードとの間に接続さ
れ、ゲートはノードＺ０（トランジスタ４３と４５との
接続ノード）に接続されている。トランジスタ４５は、
トランジスタ４３とＶＢＢノードとの間に接続され、ゲ
ートはトランジスタ４２と４４との接続ノードに接続さ
れている。
【００５５】トランジスタ４６、４７は、外部電源電圧
ＥＸＴＶＤＤを受けるパッドとＶＢＢノードとの間に接
続され、ともにゲートがノードＺ０と接続されている。
ＶＢＢノードと接地電圧ＧＮＤとの間に接続されるトラ
ンジスタ４８は、トランジスタ４６、４７の接続ノード
の電圧に基づき導通する。
ＥＸＴＶＤＤを受けるパッドとＶＢＢノードとの間に接
続され、ともにゲートがノードＺ０と接続されている。
ＶＢＢノードと接地電圧ＧＮＤとの間に接続されるトラ
ンジスタ４８は、トランジスタ４６、４７の接続ノード
の電圧に基づき導通する。
【００５６】テストモード信号ＶＢＢＶＳＳｅがＨレベ
ルに設定されると、ＶＢＢノードの電圧であるＶＢＢ電
圧は、接地電圧ＧＮＤレベルになる。テストモード信号
ＶＢＢＶＳＳｅがＬレベルに設定されると、ＶＢＢ電圧
は、フローティングになる。
ルに設定されると、ＶＢＢノードの電圧であるＶＢＢ電
圧は、接地電圧ＧＮＤレベルになる。テストモード信号
ＶＢＢＶＳＳｅがＬレベルに設定されると、ＶＢＢ電圧
は、フローティングになる。
【００５７】図示しない通常使用するＶＢＢ発生回路
は、外部電源電圧ＥＸＴＶＤＤに基づきＶＢＢ電圧を設
定する。この図示しない回路を用いた場合、バーンイン
テストで外部電源電圧ＥＸＴＶＤＤを上げると、ＶＢＢ
電圧が下降する（メモリセルのバックゲート電圧が深く
なる）。ＶＢＢ電圧が下降すると、メモリセルトランジ
スタのＰＮ接合部分に通常使用時よりも高い接合電圧が
かかり、接合部分が破壊しやすくなる（電荷のリー
ク）。これでは、メモリセルの不良を適切に解析するこ
とができない。
は、外部電源電圧ＥＸＴＶＤＤに基づきＶＢＢ電圧を設
定する。この図示しない回路を用いた場合、バーンイン
テストで外部電源電圧ＥＸＴＶＤＤを上げると、ＶＢＢ
電圧が下降する（メモリセルのバックゲート電圧が深く
なる）。ＶＢＢ電圧が下降すると、メモリセルトランジ
スタのＰＮ接合部分に通常使用時よりも高い接合電圧が
かかり、接合部分が破壊しやすくなる（電荷のリー
ク）。これでは、メモリセルの不良を適切に解析するこ
とができない。
【００５８】そこで、本発明の実施の形態３において
は、たとえば上述したチェッカーパターンを書込んだ際
に、ＶＢＢ発生回路３０を用いてバックゲート電圧（Ｖ
ＢＢ電圧）を接地電圧ＧＮＤに固定する。これにより、
メモリセルトランジスタのＰＮ接合部分に不要なストレ
スが加わることによる破損を回避する。この結果、メモ
リセルの不良を適切に検出することが可能となる。
は、たとえば上述したチェッカーパターンを書込んだ際
に、ＶＢＢ発生回路３０を用いてバックゲート電圧（Ｖ
ＢＢ電圧）を接地電圧ＧＮＤに固定する。これにより、
メモリセルトランジスタのＰＮ接合部分に不要なストレ
スが加わることによる破損を回避する。この結果、メモ
リセルの不良を適切に検出することが可能となる。
【００５９】［実施の形態４］本発明の実施の形態４に
よる半導体記憶装置について、図１２を用いて説明す
る。図１２は、本発明の実施の形態４による半導体記憶
装置の構成の概要を示す図である。図１２に示される半
導体記憶装置は、内部回路５１、５２、５３、テストモ
ード設定回路６、ＶＲＥＦ発生回路５０、ＶＤＣ回路５
４、５５および内部ＶＲＥＦ発生回路５６を備える。
よる半導体記憶装置について、図１２を用いて説明す
る。図１２は、本発明の実施の形態４による半導体記憶
装置の構成の概要を示す図である。図１２に示される半
導体記憶装置は、内部回路５１、５２、５３、テストモ
ード設定回路６、ＶＲＥＦ発生回路５０、ＶＤＣ回路５
４、５５および内部ＶＲＥＦ発生回路５６を備える。
【００６０】内部回路５１は、外部電源電圧ＥＸＴＶＤ
Ｄを受けて動作する回路であって、メモリセルから読出
したデータを外部に出力する回路が一例として挙げられ
る。内部回路５２は、ＶＤＣ回路５４の出力するＶＤＤ
Ｐ電圧を受けて動作する回路であって、周辺回路が挙げ
られる。周辺回路は、メモリセルアレイの選択に関連す
る回路、メモリセルとデータの授受を行なう回路等を含
む。内部回路５３は、ＶＤＣ回路５５の出力するＶＤＤ
Ｓ電圧を受けて動作する回路であって、メモリセルアレ
イ、センスアンプ等が含まれる。
Ｄを受けて動作する回路であって、メモリセルから読出
したデータを外部に出力する回路が一例として挙げられ
る。内部回路５２は、ＶＤＣ回路５４の出力するＶＤＤ
Ｐ電圧を受けて動作する回路であって、周辺回路が挙げ
られる。周辺回路は、メモリセルアレイの選択に関連す
る回路、メモリセルとデータの授受を行なう回路等を含
む。内部回路５３は、ＶＤＣ回路５５の出力するＶＤＤ
Ｓ電圧を受けて動作する回路であって、メモリセルアレ
イ、センスアンプ等が含まれる。
【００６１】ＶＤＣ回路５４は、ＶＲＥＦＰ電圧を降下
してＶＤＤＰ電圧を出力する。ＶＤＣ回路５５は、ＶＲ
ＥＦＳ電圧を降下してＶＤＤＳ電圧を出力する。
してＶＤＤＰ電圧を出力する。ＶＤＣ回路５５は、ＶＲ
ＥＦＳ電圧を降下してＶＤＤＳ電圧を出力する。
【００６２】ＶＲＥＦ発生回路５０は、外部パッドＰＡ
Ｄ１と接続され、テストモード設定回路６の出力に応じ
て、ＶＲＥＦＰ電圧，ＶＲＥＦＳ電圧を所定の値に設定
する。
Ｄ１と接続され、テストモード設定回路６の出力に応じ
て、ＶＲＥＦＰ電圧，ＶＲＥＦＳ電圧を所定の値に設定
する。
【００６３】内部ＶＲＥＦ発生回路５６は、内部で一定
値のＶＲＥＦＰ電圧および一定値のＶＲＥＦＳ電圧をそ
れぞれ生成する。
値のＶＲＥＦＰ電圧および一定値のＶＲＥＦＳ電圧をそ
れぞれ生成する。
【００６４】したがって、ＶＤＤＳ電圧、ＶＤＤＰ電圧
は、通常では、内部ＶＲＥＦ発生回路５６により一定値
に設定されるが、所定のテストモードになると、外部か
ら与える電圧に基づき変化することになる。
は、通常では、内部ＶＲＥＦ発生回路５６により一定値
に設定されるが、所定のテストモードになると、外部か
ら与える電圧に基づき変化することになる。
【００６５】ＶＲＥＦ発生回路５０の主要部の構成例に
ついて図１３を用いて説明する。図１３は、ＶＲＥＦ発
生回路５０の構成の一例を示す図である。図１３に示さ
れるように、ＶＲＥＦ発生回路５０は、インバータ６
４、６５、およびトランジスタ６１、６２、６３を含
む。トランジスタ６１は、ＮＭＯＳトランジスタ、トラ
ンジスタ６２、６３は、ＰＭＯＳトランジスタである。
ついて図１３を用いて説明する。図１３は、ＶＲＥＦ発
生回路５０の構成の一例を示す図である。図１３に示さ
れるように、ＶＲＥＦ発生回路５０は、インバータ６
４、６５、およびトランジスタ６１、６２、６３を含
む。トランジスタ６１は、ＮＭＯＳトランジスタ、トラ
ンジスタ６２、６３は、ＰＭＯＳトランジスタである。
【００６６】トランジスタ６１のゲートおよびインバー
タ６４は、テストモード設定回路６の出力する信号ＥＶ
ＲＥＦＦＲＣを受ける。インバータ６５は、テストモー
ド設定回路６の出力する信号ＥＶＲＥＦＰＦＲＣを受け
る。トランジスタ６２のゲートは、インバータ６４の出
力を受け、トランジスタ６３のゲートは、インバータ６
５の出力を受ける。
タ６４は、テストモード設定回路６の出力する信号ＥＶ
ＲＥＦＦＲＣを受ける。インバータ６５は、テストモー
ド設定回路６の出力する信号ＥＶＲＥＦＰＦＲＣを受け
る。トランジスタ６２のゲートは、インバータ６４の出
力を受け、トランジスタ６３のゲートは、インバータ６
５の出力を受ける。
【００６７】トランジスタ６１は、外部パッドＰＡＤ１
とトランジスタ６２およびトランジスタ６３の一方の導
通端子との間に接続される。トランジスタ６２の他方の
導通端子の電圧がＶＲＥＦＳ電圧となり、トランジスタ
６３の他方の導通端子の電圧がＶＲＥＦＰ電圧となる。
とトランジスタ６２およびトランジスタ６３の一方の導
通端子との間に接続される。トランジスタ６２の他方の
導通端子の電圧がＶＲＥＦＳ電圧となり、トランジスタ
６３の他方の導通端子の電圧がＶＲＥＦＰ電圧となる。
【００６８】外部パッドＰＡＤ１から電圧ＶＲＥＦＩＮ
を供給する。信号ＥＶＲＥＦＦＲＣをＨレベル、信号Ｅ
ＶＲＥＦＰＦＲＣをＬレベルに設定すると、トランジス
タ６１、６２が導通する。これにより、ＶＲＥＦＳ電圧
は、外部パッドＰＡＤ１から供給する電圧に応じた値と
なる。信号ＥＶＲＥＦＦＲＣをＨレベル、信号ＥＶＲＥ
ＦＰＦＲＣをＨレベルに設定すると、トランジスタ６
１、６２、６３が導通する。これにより、ＶＲＥＦＳ電
圧およびＶＲＥＦＰ電圧は、外部パッドＰＡＤ１から供
給する電圧に応じた値となる。
を供給する。信号ＥＶＲＥＦＦＲＣをＨレベル、信号Ｅ
ＶＲＥＦＰＦＲＣをＬレベルに設定すると、トランジス
タ６１、６２が導通する。これにより、ＶＲＥＦＳ電圧
は、外部パッドＰＡＤ１から供給する電圧に応じた値と
なる。信号ＥＶＲＥＦＦＲＣをＨレベル、信号ＥＶＲＥ
ＦＰＦＲＣをＨレベルに設定すると、トランジスタ６
１、６２、６３が導通する。これにより、ＶＲＥＦＳ電
圧およびＶＲＥＦＰ電圧は、外部パッドＰＡＤ１から供
給する電圧に応じた値となる。
【００６９】図１４は、ＶＤＤＰ電圧を発生するＶＤＣ
回路５４の構成の一例を示す図である。図１４に示され
るように、ＶＤＣ回路５４は、コンパレータ７０および
ＰＭＯＳトランジスタ７１を含む。コンパレータ７０
は、ＶＤＤＰ電圧とＶＲＥＦＰ電圧とを比較する。トラ
ンジスタ７１は、外部電源電圧ＥＸＴＶＤＤとＶＤＤＰ
電圧を供給するＶＤＤＰノードとの間に接続され、ゲー
トは、コンパレータ７０の出力と接続されている。ＶＤ
Ｃ回路５４は、ＶＲＥＦＰ電圧に応じてＶＤＤＰ電圧の
レベルを決定する。
回路５４の構成の一例を示す図である。図１４に示され
るように、ＶＤＣ回路５４は、コンパレータ７０および
ＰＭＯＳトランジスタ７１を含む。コンパレータ７０
は、ＶＤＤＰ電圧とＶＲＥＦＰ電圧とを比較する。トラ
ンジスタ７１は、外部電源電圧ＥＸＴＶＤＤとＶＤＤＰ
電圧を供給するＶＤＤＰノードとの間に接続され、ゲー
トは、コンパレータ７０の出力と接続されている。ＶＤ
Ｃ回路５４は、ＶＲＥＦＰ電圧に応じてＶＤＤＰ電圧の
レベルを決定する。
【００７０】なお、ＶＤＤＰ電圧は、所定のテストモー
ド以外の場合には、内部ＶＲＥＦ発生回路５６の出力に
基づき、固定レベル（たとえば、２．５Ｖ）に設定され
る。
ド以外の場合には、内部ＶＲＥＦ発生回路５６の出力に
基づき、固定レベル（たとえば、２．５Ｖ）に設定され
る。
【００７１】図１５は、ＶＤＤＳ電圧を発生するＶＤＣ
回路５５の構成の一例を示す図である。図１５に示され
るように、ＶＤＣ回路５５は、コンパレータ７２および
ＰＭＯＳトランジスタ７３を含む。コンパレータ７２
は、ＶＤＤＳ電圧とＶＲＥＦＳ電圧とを比較する。トラ
ンジスタ７３は、外部電源電圧ＥＸＴＶＤＤとＶＤＤＳ
電圧を供給するＶＤＤＳノードとの間に接続され、ゲー
トは、コンパレータ７２の出力と接続されている。ＶＤ
Ｃ回路５５は、ＶＲＥＦＳ電圧に応じてＶＤＤＳ電圧の
レベルを決定する。
回路５５の構成の一例を示す図である。図１５に示され
るように、ＶＤＣ回路５５は、コンパレータ７２および
ＰＭＯＳトランジスタ７３を含む。コンパレータ７２
は、ＶＤＤＳ電圧とＶＲＥＦＳ電圧とを比較する。トラ
ンジスタ７３は、外部電源電圧ＥＸＴＶＤＤとＶＤＤＳ
電圧を供給するＶＤＤＳノードとの間に接続され、ゲー
トは、コンパレータ７２の出力と接続されている。ＶＤ
Ｃ回路５５は、ＶＲＥＦＳ電圧に応じてＶＤＤＳ電圧の
レベルを決定する。
【００７２】なお、ＶＤＤＳ電圧は、所定のテストモー
ド以外の場合には、内部ＶＲＥＦ発生回路５６の出力に
基づき、固定レベル（たとえば、２Ｖ）に設定される。
ド以外の場合には、内部ＶＲＥＦ発生回路５６の出力に
基づき、固定レベル（たとえば、２Ｖ）に設定される。
【００７３】このように構成することにより、テストモ
ード設定回路６で設定されたテストモード（テストモー
ド信号）に応じて、外部パッドの電圧に基づき内部回路
５２、５３に供給される電圧を変化させることが可能と
なる。この結果、バーンインテストにおいて、周辺回路
とメモリセルアレイ／センスアンプとに対して個別にス
トレスをかけることが可能となる。これにより、不具合
が発生した場合に解析が容易になる。
ード設定回路６で設定されたテストモード（テストモー
ド信号）に応じて、外部パッドの電圧に基づき内部回路
５２、５３に供給される電圧を変化させることが可能と
なる。この結果、バーンインテストにおいて、周辺回路
とメモリセルアレイ／センスアンプとに対して個別にス
トレスをかけることが可能となる。これにより、不具合
が発生した場合に解析が容易になる。
【００７４】［実施の形態５］本発明の実施の形態５に
よる電圧発生回路について説明する。本発明の実施の形
態５による電圧発生回路は、テストモードにおいて内部
電圧を発生するジェネレータを停止し、代わって固定電
圧または外部パッドの電圧に応じた電圧を発生する。
よる電圧発生回路について説明する。本発明の実施の形
態５による電圧発生回路は、テストモードにおいて内部
電圧を発生するジェネレータを停止し、代わって固定電
圧または外部パッドの電圧に応じた電圧を発生する。
【００７５】本発明の実施の形態５による電圧発生回路
の主要部の構成例について、図１６を用いて説明する。
図１６は、本発明の実施の形態５による電圧発生回路の
主要部の構成の一例を示す図である。図１６に示される
ように、電圧発生回路は、ＶＢＬ発生回路２０とＶＣＰ
発生回路２１とＶＢＢ発生回路６０とを含む。ＶＢＬ発
生回路２０とＶＣＰ発生回路２１については、実施の形
態１、２で説明したとおりである。
の主要部の構成例について、図１６を用いて説明する。
図１６は、本発明の実施の形態５による電圧発生回路の
主要部の構成の一例を示す図である。図１６に示される
ように、電圧発生回路は、ＶＢＬ発生回路２０とＶＣＰ
発生回路２１とＶＢＢ発生回路６０とを含む。ＶＢＬ発
生回路２０とＶＣＰ発生回路２１については、実施の形
態１、２で説明したとおりである。
【００７６】ＶＢＢ発生回路６０は、ＢＣＬＫ信号とテ
ストモード設定回路６から受けるテストモード信号ＶＢ
ＢＶＳＳｅとに応答して、内部電圧の一つであるＶＢＢ
電圧を設定する。ＶＢＢ電圧は上述したようにメモリセ
ルトランジスタのバックゲート電圧を決定する。
ストモード設定回路６から受けるテストモード信号ＶＢ
ＢＶＳＳｅとに応答して、内部電圧の一つであるＶＢＢ
電圧を設定する。ＶＢＢ電圧は上述したようにメモリセ
ルトランジスタのバックゲート電圧を決定する。
【００７７】ＶＢＢ発生回路６０の構成の一例について
図１７を用いて説明する。図１７は、ＶＢＢ発生回路６
０の構成の一例を示す図である。図１７に示されるよう
に、ＶＢＢ発生回路６０は、ＶＢＢ設定回路６１と内部
ジェネレータ６２とを含む。ＶＢＢ設定回路６１は、テ
ストモード信号ＶＢＢＶＳＳｅに応じて、ＶＢＢ電圧を
接地電圧ＧＮＤまたは外部パッドＰＡＤ２の電圧に設定
する。内部ジェネレータ６２は、ＢＣＬＫ信号に応じて
内部的に電圧を発生する。
図１７を用いて説明する。図１７は、ＶＢＢ発生回路６
０の構成の一例を示す図である。図１７に示されるよう
に、ＶＢＢ発生回路６０は、ＶＢＢ設定回路６１と内部
ジェネレータ６２とを含む。ＶＢＢ設定回路６１は、テ
ストモード信号ＶＢＢＶＳＳｅに応じて、ＶＢＢ電圧を
接地電圧ＧＮＤまたは外部パッドＰＡＤ２の電圧に設定
する。内部ジェネレータ６２は、ＢＣＬＫ信号に応じて
内部的に電圧を発生する。
【００７８】図１８は、ＶＢＢ設定回路６１の構成の一
例を示す図である。図１８に示されるように、ＶＢＢ設
定回路６１は、インバータ４０、４１、およびトランジ
スタ４２〜４８を含む。これらの接続関係は、実施の形
態３で説明したとおりである。
例を示す図である。図１８に示されるように、ＶＢＢ設
定回路６１は、インバータ４０、４１、およびトランジ
スタ４２〜４８を含む。これらの接続関係は、実施の形
態３で説明したとおりである。
【００７９】実施の形態５では、ＶＢＢノードに外部パ
ッドＰＡＤ２を接続する。テストモード信号ＶＢＢＶＳ
ＳｅがＨレベルに設定されると、ＶＢＢノードの電圧で
あるＶＢＢ電圧は、接地電圧ＧＮＤレベルになる。テス
トモード信号ＶＢＢＶＳＳｅがＬレベルに設定される
と、ＶＢＢ電圧は、外部パッドＰＡＤ２の電圧によって
変化する。
ッドＰＡＤ２を接続する。テストモード信号ＶＢＢＶＳ
ＳｅがＨレベルに設定されると、ＶＢＢノードの電圧で
あるＶＢＢ電圧は、接地電圧ＧＮＤレベルになる。テス
トモード信号ＶＢＢＶＳＳｅがＬレベルに設定される
と、ＶＢＢ電圧は、外部パッドＰＡＤ２の電圧によって
変化する。
【００８０】図１９は、内部ジェネレータ６２の構成の
一例を示す図である。図１９に示されるように、内部ジ
ェネレータ６２は、キャパシタ８０、およびトランジス
タ８１、８２を含む。キャパシタ８０の一方の電極は、
ＢＬＣＫ信号を受ける。トランジスタ８１は、キャパシ
タ８０の他方の電極と接地電圧との間に接続され、トラ
ンジスタ８２は、キャパシタ８０の他方の電極とＶＢＢ
ノードとの間に接続される。ＢＣＬＫ信号は、図２０に
示されるように、通常動作モードでは、所定の周期を有
するパルス信号であり、内部電圧ＶＤＤと接地電圧ＧＮ
Ｄとの２つの状態を取りうる。ＢＣＬＫ信号は、上述し
たテストモード設定回路６において特定のテストモード
が設定されることにより、Ｌレベルに固定される。
一例を示す図である。図１９に示されるように、内部ジ
ェネレータ６２は、キャパシタ８０、およびトランジス
タ８１、８２を含む。キャパシタ８０の一方の電極は、
ＢＬＣＫ信号を受ける。トランジスタ８１は、キャパシ
タ８０の他方の電極と接地電圧との間に接続され、トラ
ンジスタ８２は、キャパシタ８０の他方の電極とＶＢＢ
ノードとの間に接続される。ＢＣＬＫ信号は、図２０に
示されるように、通常動作モードでは、所定の周期を有
するパルス信号であり、内部電圧ＶＤＤと接地電圧ＧＮ
Ｄとの２つの状態を取りうる。ＢＣＬＫ信号は、上述し
たテストモード設定回路６において特定のテストモード
が設定されることにより、Ｌレベルに固定される。
【００８１】図２１は、内部ジェネレータ６２の動作を
表すタイミングチャートである。図２１において、記号
Ａは、ＢＣＬＫ信号を受けるキャパシタ８０の一方の電
極側のノードを、記号Ｂは、キャパシタ８０の他方の電
極側のノードをそれぞれ表している。また、ＶＴ１、Ｖ
Ｔ２はトランジスタのしきい値電圧を表している。ＢＣ
ＬＫ信号が、Ｈレベル（内部電源電圧ＶＤＤ）の状態と
Ｌレベル（接地電圧ＧＮＤ）の状態とを繰返すと、キャ
パシタ８０のポンピング動作によりノードＢの電圧が下
がっていく。これにより、ＶＢＢ電圧が所定値（−ＶＤ
Ｄ＋ＶＴ１＋ＶＴ２）、たとえば、（−１）Ｖになる。
なお、内部電源電圧ＶＤＤは、外部電源電圧ＥＸＴＶＤ
Ｄを降下させる図示しない回路から供給される。
表すタイミングチャートである。図２１において、記号
Ａは、ＢＣＬＫ信号を受けるキャパシタ８０の一方の電
極側のノードを、記号Ｂは、キャパシタ８０の他方の電
極側のノードをそれぞれ表している。また、ＶＴ１、Ｖ
Ｔ２はトランジスタのしきい値電圧を表している。ＢＣ
ＬＫ信号が、Ｈレベル（内部電源電圧ＶＤＤ）の状態と
Ｌレベル（接地電圧ＧＮＤ）の状態とを繰返すと、キャ
パシタ８０のポンピング動作によりノードＢの電圧が下
がっていく。これにより、ＶＢＢ電圧が所定値（−ＶＤ
Ｄ＋ＶＴ１＋ＶＴ２）、たとえば、（−１）Ｖになる。
なお、内部電源電圧ＶＤＤは、外部電源電圧ＥＸＴＶＤ
Ｄを降下させる図示しない回路から供給される。
【００８２】したがって、ＢＣＬＫ信号をＬレベルに設
定するテストモードに入ると、内部ジェネレータ６２が
停止して、ＶＢＢ電圧がフローティング状態となる。続
いて、バーンインテストモードに入ると、ＶＢＢ電圧
が、外部パッドの電圧または接地電圧ＧＮＤになる。
定するテストモードに入ると、内部ジェネレータ６２が
停止して、ＶＢＢ電圧がフローティング状態となる。続
いて、バーンインテストモードに入ると、ＶＢＢ電圧
が、外部パッドの電圧または接地電圧ＧＮＤになる。
【００８３】なお、ＶＢＢ発生回路について説明した
が、ＶＣＰ発生回路、ＶＢＬ発生回路等においても適用
可能である。この際、ＶＣＰ発生回路、ＶＢＬ発生回路
等の内部に含まれるジェネレータ（通常使用回路）を停
止することにより、出力電圧をフローティングとし、さ
らに、バーンインテストモードに入ることで、外部パッ
ドからの電圧または固定電圧とする。
が、ＶＣＰ発生回路、ＶＢＬ発生回路等においても適用
可能である。この際、ＶＣＰ発生回路、ＶＢＬ発生回路
等の内部に含まれるジェネレータ（通常使用回路）を停
止することにより、出力電圧をフローティングとし、さ
らに、バーンインテストモードに入ることで、外部パッ
ドからの電圧または固定電圧とする。
【００８４】また、ワード線にストレスを加える際、ワ
ード線に供給するＶＰＰ電圧を昇圧するが、当該ＶＰＰ
電圧を発生する回路についても、同様な構成で、特定の
テストモードで停止させ、また固定し、さらに外部パッ
ドからの電圧に設定することが可能である。
ード線に供給するＶＰＰ電圧を昇圧するが、当該ＶＰＰ
電圧を発生する回路についても、同様な構成で、特定の
テストモードで停止させ、また固定し、さらに外部パッ
ドからの電圧に設定することが可能である。
【００８５】このように構成することにより、バーンイ
ンテストにおいて、メモリセル以外の部分にストレスが
加わらないようになる。また、バーンインテストにおい
て、内部電源電圧の制御とワード線の制御とを２段階で
行なうことにより、不具合が発生したときに、内部電源
電圧に関する回路に問題があるのかワード線の制御自体
に問題があるのかが容易に解析できるようになる。
ンテストにおいて、メモリセル以外の部分にストレスが
加わらないようになる。また、バーンインテストにおい
て、内部電源電圧の制御とワード線の制御とを２段階で
行なうことにより、不具合が発生したときに、内部電源
電圧に関する回路に問題があるのかワード線の制御自体
に問題があるのかが容易に解析できるようになる。
【００８６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８７】
【発明の効果】以上のように、請求項１〜請求項３に係
る半導体記憶装置によれば、外部信号に応じて、複数の
テストモードがシリアルに設定され、さらに各テストモ
ードに応じて、ワード線の選択切替、ビット線の電圧制
御を行なうことにより、着荷―パターンを容易に書込む
ことが可能となる。
る半導体記憶装置によれば、外部信号に応じて、複数の
テストモードがシリアルに設定され、さらに各テストモ
ードに応じて、ワード線の選択切替、ビット線の電圧制
御を行なうことにより、着荷―パターンを容易に書込む
ことが可能となる。
【００８８】この際、偶数番目のワード線と奇数番目の
ワードとを切換えて選択する。また、ビット線の電圧
を、通常動作モードにおけるイコライズ電圧より高く
（内部電源電圧）または低く（接地電圧）する。これに
より、偶数番目のワード線に対応するメモリセルに書込
まれるデータと奇数番目のワードに対応するメモリセル
に書込まれるデータとが違いに異なる値となる。この結
果、メモリセルのリークを容易に検出することが可能と
なる。
ワードとを切換えて選択する。また、ビット線の電圧
を、通常動作モードにおけるイコライズ電圧より高く
（内部電源電圧）または低く（接地電圧）する。これに
より、偶数番目のワード線に対応するメモリセルに書込
まれるデータと奇数番目のワードに対応するメモリセル
に書込まれるデータとが違いに異なる値となる。この結
果、メモリセルのリークを容易に検出することが可能と
なる。
【００８９】請求項４に係る半導体記憶装置は請求項３
に係る半導体記憶装置であって、テストモードに応答し
て、メモリセルキャパシタのセルプレート電圧を、通常
動作モードにおける電圧より高く（外部電源電圧）また
は低く（接地電圧）設定する。これにより、メモリセル
へのストレスが加速される。
に係る半導体記憶装置であって、テストモードに応答し
て、メモリセルキャパシタのセルプレート電圧を、通常
動作モードにおける電圧より高く（外部電源電圧）また
は低く（接地電圧）設定する。これにより、メモリセル
へのストレスが加速される。
【００９０】請求項５に係る半導体記憶装置は請求項３
に係る半導体記憶装置であって、テストモードに応答し
て、バックゲート電圧を接地電圧に設定する。これによ
り、メモリセルのＰＮ接合部分に不要なストレスが印加
されることを防ぐ。
に係る半導体記憶装置であって、テストモードに応答し
て、バックゲート電圧を接地電圧に設定する。これによ
り、メモリセルのＰＮ接合部分に不要なストレスが印加
されることを防ぐ。
【００９１】請求項６〜請求項７に係る半導体記憶装置
によれば、テストモードに応答して、メモリセルキャパ
シタのセルプレート電圧を、通常動作モードにおける電
圧より高く（外部電源電圧）または低く（接地電圧）設
定する。これにより、メモリセルへのストレスが加速さ
れる。
によれば、テストモードに応答して、メモリセルキャパ
シタのセルプレート電圧を、通常動作モードにおける電
圧より高く（外部電源電圧）または低く（接地電圧）設
定する。これにより、メモリセルへのストレスが加速さ
れる。
【００９２】請求項８〜請求項９に係る半導体記憶装置
によれば、テストモードに応答して、バックゲート電圧
を接地電圧に設定する。これにより、メモリセルのＰＮ
接合部分に不要なストレスが印加されることを防ぐ。
によれば、テストモードに応答して、バックゲート電圧
を接地電圧に設定する。これにより、メモリセルのＰＮ
接合部分に不要なストレスが印加されることを防ぐ。
【００９３】請求項１０〜請求項１２に係る半導体記憶
装置によれば、テストモードに応答して、内部電圧を発
生するジェネレータの動作を停止させる。これにより、
たとえば、メモリセル以外にストレスを与えることなく
テストを行なうことができる。また、内部電源電圧の制
御とワード線の選択制御とを個別に行なうため、不具合
が起こった場合に不具合箇所の解析が容易になる。
装置によれば、テストモードに応答して、内部電圧を発
生するジェネレータの動作を停止させる。これにより、
たとえば、メモリセル以外にストレスを与えることなく
テストを行なうことができる。また、内部電源電圧の制
御とワード線の選択制御とを個別に行なうため、不具合
が起こった場合に不具合箇所の解析が容易になる。
【００９４】請求項１３〜請求項１４に係る半導体記憶
装置によると、テストモードに応答して、外部パッドか
ら受ける電圧に基づき、複数の内部回路のそれぞれに供
給する内部電圧を個別に設定する。これにより、バーン
インテストにおける不具合箇所の解析が容易になる。
装置によると、テストモードに応答して、外部パッドか
ら受ける電圧に基づき、複数の内部回路のそれぞれに供
給する内部電圧を個別に設定する。これにより、バーン
インテストにおける不具合箇所の解析が容易になる。
【図１】 本発明の実施の形態１による半導体記憶装置
１０００の構成の一例を示す図である。
１０００の構成の一例を示す図である。
【図２】 メモリセル、ワード線およびビット線につい
て説明するための図である。
て説明するための図である。
【図３】 本発明の実施の形態１によるテストモード設
定回路６の動作について説明するためのタイミングチャ
ートである。
定回路６の動作について説明するためのタイミングチャ
ートである。
【図４】 電圧発生回路８に含まれるＶＢＬ発生回路２
０の主要部の構成の構成例を示す図である。
０の主要部の構成の構成例を示す図である。
【図５】 テストモードにおけるワード線、ビット線の
駆動手法について説明するための概念図である。
駆動手法について説明するための概念図である。
【図６】 テストモードにおけるワード線、ビット線の
駆動手法について説明するための概念図である。
駆動手法について説明するための概念図である。
【図７】 テストモードにおけるワード線、ビット線の
駆動手法について説明するためのタイミングチャートで
ある。
駆動手法について説明するためのタイミングチャートで
ある。
【図８】 本発明の実施の形態２による電圧発生回路の
構成の一例を示す図である。
構成の一例を示す図である。
【図９】 ＶＣＰ発生回路２１の主要部の構成の一例を
示す図である。
示す図である。
【図１０】 本発明の実施の形態３による電圧発生回路
の構成の一例を示す図である。
の構成の一例を示す図である。
【図１１】 ＶＢＢ発生回路３０の構成の一例を示す図
である。
である。
【図１２】 本発明の実施の形態４による半導体記憶装
置の構成の概要を示す図である。
置の構成の概要を示す図である。
【図１３】 ＶＲＥＦ発生回路５０の構成の一例を示す
図である。
図である。
【図１４】 ＶＤＤＰ電圧を発生するＶＤＣ回路５４の
構成の一例を示す図である。
構成の一例を示す図である。
【図１５】 ＶＤＤＳ電圧を発生するＶＤＣ回路５５の
構成の一例を示す図である。
構成の一例を示す図である。
【図１６】 本発明の実施の形態５による電圧発生回路
の主要部の構成の一例を示す図である。
の主要部の構成の一例を示す図である。
【図１７】 ＶＢＢ発生回路６０の構成の一例を示す図
である。
である。
【図１８】 ＶＢＢ設定回路６１の構成の一例を示す図
である。
である。
【図１９】 内部ジェネレータ６２の構成の一例を示す
図である。
図である。
【図２０】 内部ジェネレータ６２が受けるＢＣＬＫ信
号について説明するためのタイミングチャートである。
号について説明するためのタイミングチャートである。
【図２１】 内部ジェネレータ６２の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
１ 制御信号バッファ、２ クロックバッファ、４ ア
ドレスバッファ、６テストモード設定回路、８ 電圧発
生回路、１０ コラム系制御回路、１２ ロウ系制御回
路、１４ メモリセルアレイ、２０ ＶＢＬ発生回路、
２１ ＶＣＰ発生回路、３０，６０ ＶＢＢ発生回路、
５０ ＶＲＥＦ発生回路、５１，５２，５３ 内部回
路、５４，５５ ＶＤＣ回路、６１ ＶＢＢ設定回路、
６２ 内部ジェネレータ、ＭＯ，ＭＥ メモリセル、Ｗ
Ｌ０〜ＷＬ８ ワード線、ＢＬ０〜ＢＬ３ ビット線、
ＰＡＤ１，ＰＡＤ２ 外部パッド、１０００ 半導体記
憶装置。
ドレスバッファ、６テストモード設定回路、８ 電圧発
生回路、１０ コラム系制御回路、１２ ロウ系制御回
路、１４ メモリセルアレイ、２０ ＶＢＬ発生回路、
２１ ＶＣＰ発生回路、３０，６０ ＶＢＢ発生回路、
５０ ＶＲＥＦ発生回路、５１，５２，５３ 内部回
路、５４，５５ ＶＤＣ回路、６１ ＶＢＢ設定回路、
６２ 内部ジェネレータ、ＭＯ，ＭＥ メモリセル、Ｗ
Ｌ０〜ＷＬ８ ワード線、ＢＬ０〜ＢＬ３ ビット線、
ＰＡＤ１，ＰＡＤ２ 外部パッド、１０００ 半導体記
憶装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３６２Ｓ Ｈ０１Ｌ 21/66 ３７１Ａ (72)発明者 谷▲崎▼ 哲志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA07 AB02 AD05 AG03 AG07 AK14 4M106 AA07 AB07 AC09 BA14 CA56 5B024 AA15 BA27 BA29 CA07 CA15 EA02 EA03 5L106 AA01 DD22 DD25 DD35 FF01 GG00 9A001 BB03 BB05 KK37 LL05
Claims (14)
- 【請求項１】 行列状に配置される複数のメモリセル
と、前記複数のメモリセルの行に対応して設けられる複
数のワード線と前記複数のメモリセルの列に対応して設
けられる複数のビット線とを含むメモリセルアレイと、 外部信号に応じて、複数のテストモードをシリアルに設
定するテストモード設定回路と、 前記テストモード設定回路の出力に応じて、前記メモリ
セルアレイにチェッカーパターンを書込むメモリ制御回
路とを備え、 前記メモリ制御回路は、 前記複数のテストモードのうち対応するテストモードに
応じて、前記複数のワード線のうち偶数番目のワード線
および奇数番目のワード線をそれぞれ一単位として選択
／非選択にする行制御回路と、 前記複数のテストモードのうち対応するテストモードに
応じて、前記複数のビット線の電圧を設定し、前記複数
のビット線に供給する列制御回路とを含む、半導体記憶
装置。 - 【請求項２】 前記メモリ制御回路は、 前記偶数番目のワード線または前記奇数番目のワード線
についての選択制御と、前記複数のビット線の電圧制御
とを前記シリアルに行なうことにより、前記偶数番目の
ワード線に対応するメモリセルと前記奇数番目のワード
線に対応するメモリセルとで互いに異なる電位のデータ
を書込む、請求項１記載の半導体記憶装置。 - 【請求項３】 前記列制御回路は、 前記複数のテストモードのうち対応するテストモードに
応答して、前記複数のビット線の電圧を、通常動作モー
ドにおけるイコライズ電圧より高い内部電源電圧または
前記イコライズ電圧より低い接地電圧とする回路を含
む、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記複数のメモリセルのそれぞれは、 セルプレートとストレージノードとを有するメモリセル
キャパシタと、 メモリセルトランジスタとを含み、 前記列制御回路は、 前記複数のテストモードのうち対応するテストモードに
応答して、前記セルプレートの電圧を外部電源電圧また
は接地電圧に設定する回路をさらに含む、請求項３記載
の半導体記憶装置。 - 【請求項５】 前記複数のメモリセルのそれぞれは、 メモリセルキャパシタと、 メモリセルトランジスタとを含み、 前記列制御回路は、 前記複数のテストモードのうち対応するテストモードに
応答して、前記メモリセルトランジスタのバックゲート
電圧を接地電圧に設定する回路をさらに含む、請求項３
記載の半導体記憶装置。 - 【請求項６】 各々が、ストレージノードとセルプレー
トとを有するメモリセルキャパシタと、メモリセルトラ
ンジスタとを含む複数のメモリセルと、 外部信号に応じて、テストモードを設定するテストモー
ド設定回路と、 前記セルプレートに供給するセルプレート電圧を発生す
る電圧発生回路とを備え、 前記電圧発生回路は、 前記テストモード設定回路の出力に応じて、前記メモリ
セルキャパシタにストレスが印加されるように前記セル
プレート電圧を設定する、半導体記憶装置。 - 【請求項７】 前記電圧発生回路は、 前記テストモード設定回路の出力に応じて、前記セルプ
レート電圧を外部電源電圧または接地電圧に設定する、
請求項６に記載の半導体記憶装置。 - 【請求項８】 各々が、メモリセルキャパシタとメモリ
セルトランジスタとを有する複数のメモリセルを含むメ
モリセルアレイと、 外部信号に応じて、テストモードを設定するテストモー
ド設定回路と、 前記テストモードに応答して、前記メモリセルアレイに
チェッカーパターンを書込む回路と、 前記テストモードに応答して、前記メモリセルトランジ
スタのバックゲート電圧を設定する電圧発生回路とを備
える、半導体記憶装置。 - 【請求項９】 前記電圧発生回路は、 前記テストモードに応答して、前記バックゲート電圧を
接地電圧に設定する、請求項８に記載の半導体記憶装
置。 - 【請求項１０】 メモリセルアレイを含む内部回路と、 外部信号に応じて、複数のテストモードをシリアルに設
定するテストモード設定回路と、 前記テストモード設定回路の出力に応じて、前記メモリ
セルアレイにチェッカーパターンを書込む回路と、 前記内部回路に供給する内部電圧を発生するジェネレー
タを含む電圧発生回路とを備え、 前記電圧発生回路は、 前記複数のテストモードのうち対応するテストモードに
応じて、前記ジェネレータの動作を停止させる、半導体
記憶装置。 - 【請求項１１】 前記電圧発生回路は、 前記複数のテストモードのうち対応するテストモードに
応じて、前記内部電圧を固定電圧に設定する固定回路を
さらに含む、請求項１０に記載の半導体記憶装置。 - 【請求項１２】 外部パッドをさらに備え、 前記電圧発生回路は、 前記複数のテストモードのうち対応するテストモードに
応じて、前記内部電圧を前記外部パッドから供給される
電圧とする回路をさらに含む、請求項１０に記載の半導
体記憶装置。 - 【請求項１３】 複数の内部回路を備え、 前記複数の内部回路のいずれか一つは、複数のメモリセ
ルを有するメモリセルアレイを含み、 外部信号に応じて、複数のテストモードをシリアルに設
定するテストモード設定回路と、 前記複数の内部回路のそれぞれに供給する複数の内部電
圧を設定する電圧発生回路と、 外部パッドとを備え、 前記電圧発生回路は、 前記テストモード設定回路の出力に応答して、前記外部
パッドから受ける電圧に基づき前記複数の内部電圧のそ
れぞれを個別に設定する、半導体記憶装置。 - 【請求項１４】 前記複数の内部回路は、 前記メモリセルアレイを含む第１内部回路と、 前記メモリセルアレイを選択するための周辺回路を含む
第２内部回路とを含み、 前記複数の内部電圧は、 前記第１内部回路に供給する第１内部電圧と、 前記第２内部回路に供給する第２内部電圧とを含み、 前記電圧発生回路は、 前記外部パッドの電圧に基づき、前記複数のテストモー
ドのうち対応するテストモードに応答して第１基準電圧
を、前記複数のテストモードのうち対応するテストモー
ドに応答して第２基準電圧をそれぞれ設定する回路と、 前記第１基準電圧に基づき、前記第１電圧とを設定する
回路と、 前記第２基準電圧に基づき、前記第２電圧を設定する回
路とを含む、請求項１３に記載の半導体記憶装置。
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