CN117174153A - 感应放大器感应边界检测方法与电子设备 - Google Patents

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Abstract

本公开提供感应放大器感应边界检测方法与电子设备，方法包括：对第一位线连接的第一存储单元和第二存储单元分别写入第一数据和第二数据，第一存储单元和第二存储单元分别连接相邻的第一字线和第二字线，第一位线连接第一感应放大器；对第一存储单元和第二存储单元进行反写操作；对第二位线、第一字线、第二字线连接的存储单元进行写入操作，相邻两个写入操作之间具有预设行预充电时间，第二位线连接第二感应放大器，第二感应放大器与第一感应放大器位于同一感应放大器阵列；读取第二存储单元，在未正确读取到第一数据时，判断预设行预充电时间为第一感应放大器的行预充电时间边界值。本公开实施例可以准确检测出感应放大器的感应能力。

Description

感应放大器感应边界检测方法与电子设备
技术领域
本公开涉及集成电路检测技术领域，具体而言，涉及一种感应放大器感应边界检测方法与电子设备。
背景技术
感应放大器(Sense Amplifier，SA)是一种差分放大器，两个输入端分别连接位线BL和互补位线/BL，用于将位线BL和互补位线/BL的微弱电压差放大。作为存储器中的重要电路，感应放大器实现微弱电压差放大的检测能力即感应边界(sense margin)是存储器的重要指标，因此，需要一种能够准确检测感应放大器感应能力的方法。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种感应放大器感应边界检测方法与电子设备，用于提高检测感应放大器的感应能力的准确度。
根据本公开的第一方面，提供一种感应放大器感应边界检测方法，包括：对第一位线连接的第一存储单元和第二存储单元分别写入第一数据和第二数据，所述第一存储单元和所述第二存储单元分别连接相邻的第一字线和第二字线，所述第一位线连接第一感应放大器；对所述第一存储单元和所述第二存储单元进行反写操作，所述反写操作包括对所述第一存储单元反写入所述第二数据，对所述第二存储单元反写入所述第一数据；对第二位线、所述第一字线、所述第二字线连接的存储单元进行写入操作，相邻两个所述写入操作之间具有预设行预充电时间，所述第二位线连接第二感应放大器，所述第二感应放大器与所述第一感应放大器位于同一感应放大器阵列；读取所述第二存储单元，在未正确读取到所述第一数据时，判断所述预设行预充电时间为所述第一感应放大器的行预充电时间边界值。
在本公开的一种示例性实施例中，所述第一位线的数量为多条，所述第二位线为当前操作的所述第一位线的下一条第一位线，所述对第一位线连接的第一存储单元和第二存储单元分别写入第一数据和第二数据包括：按第一顺序对多组第一位线连接的所述第一存储单元和所述第二存储单元分别写入所述第一数据和所述第二数据，每组所述第一位线均包括第一数量条相邻的第一位线，所述第一顺序根据所述多组第一位线中的位线序号由小到大来确定；所述对第二位线、所述第一字线、所述第二字线连接的存储单元进行写入操作包括：对所述第二位线连接的所述第一存储单元和所述第二存储单元进行所述反写操作，所述第二位线为多条所述第一位线中的一条。
在本公开的一种示例性实施例中，在读取所述第二存储单元之前，还包括：按第二顺序对所述多组第一位线连接的所述第一存储单元和所述第二存储单元进行所述反写操作，所述第二顺序与所述第一顺序相反。
在本公开的一种示例性实施例中，还包括：在每个所述第二存储单元均被正确读取到所述第一数据时，减小所述预设行预充电时间，重新检测。
在本公开的一种示例性实施例中，在所述反写操作中，控制所述第一数据的写入时间为预设写延迟，以使所述第二存储单元出现第一数据写入不足。
在本公开的一种示例性实施例中，所述第一数据为1，所述第二数据为0；或者，所述第一数据为0，所述第一数据为1。
在本公开的一种示例性实施例中，所述第一数量等于待测存储阵列的突发长度，所述待测存储阵列为所述第一存储单元和所述第二存储单元所在的存储阵列。
在本公开的一种示例性实施例中，所述第一存储单元和所述第二存储单元包括全部待测感应放大器对应的位线连接的全部存储单元。
在本公开的一种示例性实施例中，与所述第一存储单元在同一条第一位线上相邻的存储单元均为所述第二存储单元。
在本公开的一种示例性实施例中，同一条字线上设置有所述第一存储单元和所述第二存储单元。
在本公开的一种示例性实施例中，在同一条第一位线上，一或多个所述第一存储单元相邻，一或多个所述第二存储单元相邻，同时，至少一个所述第二存储单元与所述第一存储单元相邻。
在本公开的一种示例性实施例中，所述第一感应放大器连接测试电压。
在本公开的一种示例性实施例中，在所述第一数据为1时，所述测试电压中的电源电压低于待测存储阵列正常工作时的电源电压；在所述第一数据为0时，所述测试电压中的接地电压高于待测存储阵列的接地电压。
根据本公开的第二方面，提供一种电子设备，包括：存储器；以及耦合到所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，进行如上述任意一项所述的方法。
根据本公开的第三方面，提供一种计算机可读存储介质，其上存储有程序，该程序被处理器进行时实现如上述任意一项所述的方法。
本公开实施例通过对连接第一感应放大器的第一位线、第一字线、第二字线连接的第一存储单元和第二存储单元写入不同数据，并对影响第一位线工作的第二位线、第一字线、第二字线连接的存储单元进行写入操作，在写入操作之间降低行预充电时间，可以在第一位线与第二位线协同工作时，降低第一存储单元对应的行预充电时间，进而使第一位线残留有第一存储单元的数据影响，降低第一位线在协同工作时第一感应放大器对第二存储单元的感应边界，增加第一感应放大器对第二存储单元感应失败的概率，较快检测到第一感应放大器的行预充电时间边界值，并且具有较高的检测效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
图1是本公开示例性实施例中待测存储阵列的示意图。
图2是本公开实施例中感应放大器的电路结构示意图。
图3A和图3B是本公开实施例中通过图2所示电路执行存储单元读取过程的示意图。
图4A是图3A对应的场景下读取数据“0”失败的示意图。
图4B是图3B对应的场景下读取数据“1”失败的示意图。
图5是本公开实施例中感应放大器感应边界检测方法的流程图。
图6A～图6C是第一存储单元和第二存储单元的排布示意图。
图7A和图7B是对多条第一位线连接的第一存储单元和第二存储单元进行反写操作的示意图。
图8是本公开实施例中反写操作的示意图。
图9A和图9B分别是第一位线连接的第一存储单元和第二存储单元在步骤S3的状态示意图。
图10是本公开实施例对整个存储阵列进行测试的测试过程示意图。
图11是本公开示例性实施例中一种电子设备的方框图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图1是本公开示例性实施例中待测存储阵列的示意图。
参考图1，存储阵列100可以包括：m条位线BL1～BLm、n条字线WL1～WLn和m*n个存储单元11，每个存储单元11连接一条字线WL*和一条位线BL*(“*”代表任意数字)。一条字线WL*连接m个存储单元11，一条位线BL*连接n个存储单元11。m条位线BL1～BLm延X方向延伸，延Y方向排列；n条字线WL1～WLn延Y方向延伸，延X方向排列。其中，m、n均为大于等于2的正整数。
每条位线BL*均连接一个感应放大器SA*，感应放大器SA*同时连接本地数据线LIO*(未示出)，用于将本地数据线LIO*上的数据传输到位线BL*上，或者，将位线BL*上的数据读取到本地数据线LIO*上。
图2是本公开实施例中感应放大器的电路结构示意图。
参考图2，存储单元21包括第一晶体管M1和存储电容C，第一晶体管M1例如可以为N型晶体管，第一晶体管M1的源极连接存储电容C，漏极连接位线BL，栅极连接字线WL。位线BL上顺次设置有列选择单元22、均衡单元23和感应放大器24。
列选择单元22包括第二晶体管M2，第二晶体管M2为N型晶体管，源极连接本地输入输出信号线LIO(Local Input/Output)，漏极连接位线BL，栅极连接列选择信号线YS(YSelect)，或者叫做列选择信号线CSL(Column Select)。列选择信号线YS用于控制将位线BL上的数据传输到本地输入输出信号线LIO上，完成数据读取，或者，将本地输入输出信号线LIO上的数据传输到位线BL，完成数据写入。
均衡单元23包括第三晶体管M3、第四晶体管M2和第五晶体管M5，第三晶体管M3、第四晶体管M2和第五晶体管M5均为N型晶体管，第三晶体管M3、第四晶体管M2和第五晶体管M5的栅极均连接位线均衡信号VEQ(Voltage of Equalizer)。其中，第三晶体管M3的源极和第四晶体管M2的漏极均连接位线预充电电压VBLP(Voltage of Bit Line Precharge)，第三晶体管M3的漏极连接位线BL，第四晶体管M2的源极连接互补位线/BL。
感应放大器(Sense Amplifier，SA)22是一种差分放大器，两个输入端分别连接位线BL和互补位线/BL，用于将位线BL和互补位线/BL的电压差放大。感应放大器24包括第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管222。其中，第六晶体管M6、第七晶体管M7均为N型晶体管，第八晶体管M8、第九晶体管222均为P型晶体管。第六晶体管M6的一端通过第一节点N1连接位线BL，另一端连接低电位节点NCS，低电位节点NCS连接第二电压Vss，第六晶体管M6的控制端连接互补位线/BL。第七晶体管M7的一端通过第二节点N2连接互补位线/BL，另一端连接低电位节点NCS，第七晶体管M7的控制端连接位线BL。第八晶体管M8的一端通过第一节点N1连接位线BL，另一端连接高电位节点PCS，高电位节点PCS连接第二电压Vary，第八晶体管M8的控制端连接互补位线/BL。第九晶体管M9的一端通过第二节点N2连接互补位线/BL，另一端连接高电位节点PCS，第九晶体管M9的控制端连接位线BL。
图3A和图3B是本公开实施例中通过图2所示电路执行存储单元读取过程的示意图。
参考图3A和图3B，在执行数据读取之前，位线均衡信号VEQ导通均衡单元23中的三个晶体管M3、M4、M5，使位线BL和互补位线/BL均等于位线预充电电压VBLP。激活信号ACT到达后，位线均衡信号VEQ关闭(VEQ OFF)，允许位线BL和互补位线/BL之间存在电压差。接下来，字线WL开启(WL ON)，达到逻辑“1”，存储单元21中的第一晶体管M1开启。其中，激活信号ACT用于在读取动作和写入动作开始时控制感应放大器24进入工作状态。
在图3A，此时若存储单元21中存储的是数据“0”，则存储电容C为低电平，位线BL通过第一晶体管M1对存储电容C漏电，位线BL上的电压由VBLP开始下降，在开启感应放大器24(SA ON)时，如果位线BL上的电压下降幅度使位线BL与互补位线/BL上的电压差ΔV达到感应放大器24能够检测到的程度，感应放大器24则直接将位线置于第二电压Vss，将互补位线置于第一电压Vary，实现位线电压变动放大。位线BL上电压发生变化且尚未被放大的过程(即从WL ON时间点到SA ON时间点)称为电荷分享(charge sharing)过程，电荷分享过程的持续时间称为感应延迟时间(Sensing Delay Time，SDT)。
继续参考图2，感应放大器24的具体放大过程为：当位线BL电位下降ΔV至VBLP-ΔV时，互补位线/BL的电压仍旧为VBLP。感应放大器24的两个输入端分别连接位线BL和互补位线/BL，此时第六晶体管M6的控制端电压VBLP大于第七晶体管M7的控制端电压VBLP-ΔV。
如果ΔV足够大，大于等于一个阈值ΔVth，则第九晶体管M9的栅极电压较低，第九晶体管M9迅速导通，第七晶体管M7迅速关闭，使第二节点N2的电压被迅速拉到第一电压Vary，受第二节点N2控制的第八晶体管M8被关闭，第六晶体管M6导通。此时第一节点N1通过导通的第六晶体管M6连接第二电压Vss，即位线BL的电压等于第二电压Vss，互补位线/BL的电压等于第一电压Vary。至此，位线BL对存储电容C漏电造成的电压差ΔV被感应放大器24放大，位线BL的电位等于第二电压Vss，互补位线/BL的电位等于第一电压Vary。能够使感应放大器24实现放大功能的电压差ΔVth被称为感应放大器24的感应边界(sensingmargin)。
完成感应放大过程后，位线BL处于稳定的第二电压Vss，此时为字线WL未关闭，存储电容C会持续通过位线BL漏电，经过特定的时间后，存储电容C的电荷就可以恢复到读取操作前的状态。这一阶段称为数据回存阶段(Restore)。
数据回存阶段结束后，响应读控制信号RD，列选择信号线YS上出现高电平脉冲，通过列选择信号YS控制列选择单元22开启(YS ON)，将位线BL的电压读取到本地输入输出信号线LIO上。如果位线BL的电位为第一电压Vary，则读取结果为“1”；如果位线BL的电位为第二电压Vss，则读取结果为“0”。从激活信号ACT到读信号RD之间的这段时间为tRCD。tRCD是RAS(Row Address Strobe，行地址选通脉冲)到CAS(Column Address Strobe，列地址选通脉冲)之间的延迟时间，CAS和RAS共同决定了内存寻址。在tRCD时间中，存在电荷分享阶段、感应放大阶段、数据回存阶段三个阶段。
关闭列选择信号YS(YS OFF)后，感应放大器24响应预充电信号PRE进入下一次读取的预备阶段，刺手，字线WL关闭(WL OFF)、感应放大器24关闭(SA OFF)，位线均衡信号VEQ开启(VEQ ON)，使位线BL和互补位线/BL均恢复到位线均衡电压VBLP，直至接到下一个激活信号ACT，无论下一个激活信号ACT代表读取开始还是写入开始。
从预充电信号PRE到下一个激活信号ACT这一段时间称为行预充电时间tRP(RowPrecharge Time)，用于表征DRAM阵列恢复到预充电状态的速度，尤其是阵列中位线从高电平或低电平充电至位线预充电电压VBLP所需要的时间。从图3A中可以看出，当tRP时间缩短时，位线BL恢复时间不足，电压受预充电信号PRE出现时的状态影响，高于或者低于位线预充电电压VBLP。
在图3B，在字线WL开启(WL ON)时，若存储单元21中存储的是数据“1”，则存储电容C为高电平，存储电容C通过第一晶体管M1对位线BL漏电，位线BL上的电压由VBLP开始上升，在开启感应放大器24(SA ON)时，如果位线BL上的电压上升幅度使位线BL与互补位线/BL上的电压差ΔV达到感应放大器24能够检测到的程度，感应放大器24则直接将位线BL置于第一电压Vary，将互补位线/BL置于第二电压Vss，实现位线电压变动放大。
具体来说，当位线BL的电压开始上升后，第一节点N1的电位高于第二节点N2的电位，如果该电压差ΔV大于感应放大器24的感应边界ΔVth，则感应放大器24开启后，第七晶体管M7的导通程度大于第六晶体管M6的导通程度，第二节点N2率先经由导通程度较大的第七晶体管M7被拉到第二电压Vss，造成第八晶体管M8导通，第六晶体管M6关闭，第一节点N1的电位迅速上升到第一电压Vary，第九晶体管M9被关闭，第七晶体管M7被导通，第二节点N2的电位被固定为第二电压Vss。至此，通过列选择信号YS读取位线BL的电压时，能够读取到第一电压Vary，即读取结果为“1”。
图4A是图3A对应的场景下读取数据“0”失败的示意图。
图4B是图3B对应的场景下读取数据“1”失败的示意图。
参考图4A，如果位线BL和互补位线/BL的电压差ΔV未达到感应放大器24的感应边界ΔVth，则感应放大器24开启(SA ON)时，第一节点N1的电压不足以率先开启第九晶体管M9，仅能控制第七晶体管M7缓慢放电，第二节点N2的电压缓慢下降，第八晶体管M8的导通程度缓慢上升，第一节点N1的电压上升，最终，第二节点N2的电压下降到控制第八晶体管M8导通，导致第一节点N1的电压上升到第一电压Vary，进而导致第九晶体管M9关闭、第七晶体管M7导通，第二节点N2的电压等于第二电压Vss。此时位线BL上的电压为第一电压Vary，即数据“1”，读取数据“0”失败。
参考图4B，如果位线BL和互补位线/BL的电压差ΔV未达到感应放大器24的感应边界ΔVth，则感应放大器24开启(SAON)时，第一节点N1的电压不足以率先开启第七晶体管M7，第六晶体管M6和第七晶体管M7几乎同时漏电，第一节点N1和第二节点N2的电位同时下降。由于此时存储电容C中的电位较低，位线BL还需要同时对为存储电容C分享电荷，造成位线BL的电位下降速度更快，直至降低到开启第九晶体管M9，使第二节点N2的电压迅速被拉到第一电压Vary，导致第八晶体管M8关闭，第六晶体管M6导通，第一节点N1的电位被固定为第二电压Vss。此时位线BL上的电压为第二电压Vss，即数据“0”，读取数据“1”失败。
数据写入过程与数据读取过程基本相似。
在执行数据写入过程时，激活信号ACT到达后，位线均衡信号VEQ关闭(VEQ OFF)，字线WL开启(WL ON)，进入位线BL与存储电容C的电荷分享阶段。随着感应放大器24开启(SAON)，感应放大器24将位线BL上的电压变动放大，即感应放大阶段。感应放大阶段结束后，位线BL上电压稳定，进入数据回存阶段(Restore)。此时，响应写控制信号WR，列选择信号线YS上出现列选择脉冲(YS ON)，将本地输入输出信号线LIO上的数据传输到位线BL上，造成位线BL上电压变动，该电压变动被感应放大器24放大，将位线BL和互补位线/BL分别拉到新的电位，使位线BL能够与存储电容C进行电荷分享，重置存储电容C中的数据，即数据写入过程。数据写入过程在预充电信号PRE到来时结束，此后位线均衡信号VEQ开启(VEQ OFF)、字线WL关闭(WL OFF)，位线BL和互补位线/BL恢复到VBLP，直至下一个激活信号ACT到来。
这期间，从写控制信号WR到预充电信号PRE之间的时间为写入时间tWR。从预充电信号PRE结束位线BL与存储电容C的电荷分享过程可知，写入时间tWR影响存储电容C中的电荷状态，如果写入时间tWR较小，容易出现存储电容C的数据写入不足，即写数据“1”的过程结束时存储电容C中的电荷不够，或者写数据“0”的过程结束时存储电容C的残留电荷较多。
接下来，介绍本公开实施例检测感应放大器24的感应边界ΔVth的方法。
图5是本公开实施例中感应放大器感应边界检测方法的流程图。
参考图5，方法500可以包括：
步骤S1，对第一位线连接的第一存储单元和第二存储单元分别写入第一数据和第二数据，所述第一存储单元和所述第二存储单元分别连接相邻的第一字线和第二字线，所述第一位线连接第一感应放大器；
步骤S2，对所述第一存储单元和所述第二存储单元进行反写操作，所述反写操作包括对所述第一存储单元反写入所述第二数据，对所述第二存储单元反写入所述第一数据；
步骤S3，对第二位线、所述第一字线、所述第二字线连接的存储单元进行写入操作，相邻两个所述写入操作之间具有预设行预充电时间，所述第二位线连接第二感应放大器，所述第二感应放大器与所述第一感应放大器位于同一感应放大器阵列；
步骤S4，读取所述第二存储单元，在未正确读取到所述第一数据时，判断所述预设行预充电时间为所述第一感应放大器的行预充电时间边界值。
在图5所示实施例中，当第一数据为1，第二数据为0时，可以检测感应放大器对数据1的感应边界，即行预充电时间边界值；当第一数据为0，第二数据为1时，可以检测感应放大器对数据0的感应边界，即行预充电时间边界值。为了方便说明，下面使用A来代替第一数据，使用B来代替第二数据。
下面，对方法500的各步骤进行详细介绍。
在步骤S1，对第一位线连接的第一存储单元和第二存储单元分别写入第一数据和第二数据，第一存储单元和第二存储单元分别连接相邻的第一字线和第二字线，第一字线的序号小于第二字线的序号，第一位线连接第一感应放大器。
在如图1所示的存储阵列100中，每个感应放大器均可以作为第一感应放大器，对应的，其连接的位线BL均可以作为第一位线，第一位线上连接有相邻字线的存储单元均可以作为第一存储单元和第二存储单元。即，第一位线可以为多条，每条第一位线连接的第一存储单元和第二存储单元的数量可以相同也可以不同。
第一存储单元和所述第二存储单元包括全部待测感应放大器对应的位线连接的全部存储单元，其中，每个待测感应放大器均为第一感应放大器，该待测感应放大器对应的位线均为第一位线。
图6A～图6C是第一存储单元和第二存储单元的排布示意图。
参考图6A和图6B，在一个实施例中，写入第一数据A的第一存储单元和写入第二数据B的第二存储单元可以在第一位线上一一间隔设置，即与第一存储单元在同一条第一位线上相邻的存储单元均为第二存储单元，与第二存储单元在同一条第一位线上相邻的存储单元均为第一存储单元。
参考图6C，在另一个实施例中，第一存储单元和第二存储单元也可以多个相邻设置，即在同一条第一位线上，一或多个第一存储单元相邻，一或多个第二存储单元相邻，同时，至少一个第二存储单元与第一存储单元相邻。
第一字线和第二字线并非指固定的字线，而是相邻的、分别连接第一存储单元和第二存储单元的字线。在一个实施例中，第一字线连接的存储单元均为第一存储单元，第二字线连接的存储单元均为第二存储单元。第一字线例如为偶数位字线(WL0、2、4……)，第二字线例如为奇数位字线(WL1、3、5……)，如图6A。在另一个实施例中，一条字线连接的存储单元中，既可以有第一存储单元，也可以有第二存储单元(如图6B)。
除了图6A～图6C所示的第一存储单元和第二存储单元排布的测试图谱(topo)，还可以有其他测试图谱，本公开对此不作特殊限制。
当存在多条第一位线时，在步骤S1中对第一存储单元和第二存储单元分别写入第一数据和第二数据的过程可以使用Y-Page写法。Y-Page写法即开启一条字线，对该条字线连接的全部存储单元进行数据写入，在该条字线连接的全部存储单元均完成数据写入后，关闭该条字线，开启下一条字线。
在步骤S2，对所述第一存储单元和所述第二存储单元进行反写操作，所述反写操作包括对所述第一存储单元反写入所述第二数据，对所述第二存储单元反写入所述第一数据。
本步骤是用于对前述的全部第一存储单元和第二存储单元进行反写操作，无论第一位线的数量是一条还是多条，第一存储单元和第二存储单元的数量是多少。
需要强调的是，当第一位线的数量是多条，甚至对整个存储阵列进行测试时，需要对第一位线分组进行反写操作，以将后续的第一位线作为第二位线进行操作(原理详见后续描述)。
在一个实施例中，可以按第一顺序对多组第一位线连接的所述第一存储单元和所述第二存储单元进行所述反写操作，每组所述第一位线均包括第一数量条相邻的第一位线，所述第一顺序根据所述多组第一位线中的位线序号由小到大来确定。第一数量例如等于待测存储阵列的突发长度(Burst Length)，待测存储阵列为第一存储单元和第二存储单元所在的存储阵列。
图7A和图7B是对多条第一位线连接的第一存储单元和第二存储单元进行反写操作的示意图。
参考图7A和图7B，以第一存储单元和第二存储单元在第一位线上一一间隔为例，设待测存储阵列的突发长度(Burst)为8，则第一组第一位线为BL0～BL7，第二组第一位线为BL8～BL15，以此类推。首先对第一组第一位线BL0～BL7连接的第一存储单元和第二存储单元进行反写操作(如图7A)，然后对第二组第一位线BL8～BL15连接的第一存储单元和第二存储单元进行反写操作(如图7B)，以此类推，后续不再示出。即，以X-Fast写法对第一存储单元和第二存储单元进行反写操作。X-Fast写法是在执行写操作之时，开启一条字线顺序写完这条字线上一个Burst长度的存储单元的数据(也称为写入一个Burst数据)后，关闭这条字线，然后开启下一条字线再顺序写完这条字线上一个Burst长度的存储单元的数据，直至顺序开启并写完同一条位线上所有字线连接的存储单元。
在一个实施例中，在反写操作中，控制第一数据的写入时间tWR为预设写延迟，以使第二存储单元出现第一数据写入不足。
图8是本公开实施例中反写操作的示意图。
参考图8，当第一数据为1，第二数据为0时，第二存储单元在反写操作之前存储数据“0”，在反写操作之后存储数据“1”，结合图2所示电路，对第二存储单元的反写操作过程可以包括：
在激活信号ACT到达后，位线均衡信号VEQ开启(VEQ ON)，字线WL开启(WL ON)，连接第二存储单元(图2中的存储单元21)的位线BL与第二存储单元进行电荷分享阶段，位线BL上的电位下降，感应放大器24开启后，进入感应放大阶段，位线BL被拉到第二电压Vss，互补位线/BL被拉到第一电压Vary，位线BL电压稳定后，进入数据回存阶段。写控制信号WR到达后，列选择信号线YS上出现列选择脉冲(YS ON)，本地输入输出信号线LIO上的第一数据“1”传输到位线BL上，位线BL的电位被拉高，同时位线BL对存储电容C放电，提升存储电容C中的电位，造成位线BL的电位较缓慢上升到第一数据“1”对应的第一电压Vary。如果第一数据“1”的写入时间tWR不足，即预充电信号PRE较早到来，则会导致位线BL尚未完全上升到第一电压Vary，存储电容C的电荷不足，即第一数据“1”写入不足。
第一数据为0，第二数据为1时同理，如果预充电信号PRE较早到来，存储电容C中还有残留电荷，即第一数据“0”写入不足。
第一数据写入不足会增加后续感应失败的概率，详见下文。
在步骤S3，对第二位线、所述第一字线、所述第二字线连接的存储单元进行写入操作，相邻两个所述写入操作之间具有预设行预充电时间，所述第二位线连接第二感应放大器，所述第二感应放大器与所述第一感应放大器位于同一感应放大器阵列。
第二位线、第一字线、第二字线连接的存储单元即与第一位线连接的第一存储单元和第二存储单元连接有相同字线的存储单元。由于第二感应放大器与第一感应放大器位于同一感应放大器阵列，当对第二位线连接的存储单元进行操作时，第一感应放大器也会进入同步工作状态(即同样存在电荷分享阶段、感应放大阶段、数据回存阶段)，只不过不会与本地输入输出信号线LIO进行数据交换。
图9A和图9B分别是第一位线连接的第一存储单元和第二存储单元在步骤S3的状态示意图。其中图9A是第一存储单元的状态示意图，图9B是第二存储单元的状态示意图。
参考图9A和图9B，设第一位线连接的第一存储单元连接第一字线，第一数据为1，第二数据为0，执行反写操作后，第一存储单元中存储第二数据0，第二存储单元中存储第一数据1。
当对第二位线、第一字线连接的存储单元进行写入操作时，第一位线连接的第一感应放大器进入同步工作状态。而由于第一存储单元和第二存储单元分别连接第一字线、第二字线，在写入操作中第一字线、第二字线开启时，第一存储单元和第二存储单元同样会与第一位线发生数据交换。
在图9A，执行反写操作后，第一存储单元中存储第二数据0。对第二位线连接的存储单元进行写入操作时，在预充电信号PRE到达之前，由于第一位线BL无需与本地输入输出信号线LIO进行数据交换，第一位线BL的电位始终等于第二电压Vss，维持在数据回存阶段(Restore)。在预充电信号PRE到达之后，第一位线BL的电位开始上升，在下一个激活信号ACT到来之前，如果能够下降到VBLP，则不会影响第一位线BL对下一个存储单元的感应，如果预设行预充电时间tRP较短，即下一个激活信号ACT较早到来，第一位线BL的电位将低于VBLP。
在图9B，持续使用第一位线BL对第二存储单元进行操作时，由于第二存储单元存储第一数据1，在电荷分享阶段，第一位线BL上的电位将会上升，但是由于第一位线BL的初始电位低于VBLP，第一位线BL上的电位上升后仍然较低，不足以在图2所示的电路中率先开启第七晶体管M7，导致第一位线BL被拉到第二电压Vss(详情见图4A、图4B及对应描述)。由于第一位线BL不再与本地输入输出信号线LIO发生数据交换，在数据回存阶段，第二存储单元中的数据将会被第一位线BL重置为0，即改变了第一数据。
如果第二存储单元中的第一数据0写入不足，存在残留电荷，第一位线BL上的电位下降幅度会更小，进一步增加了第二存储单元中的第一数据被改写的可能。
当第一数据为1，第二数据为0时同理，于此不再赘述。
因此，通过缩短预设行预充电时间tRP，可以降低感应放大器的感应边界，增加感应放大器感应失败的概率，从而检测到能使感应放大器感应成功的最小行预充电时间tRP，即行预充电时间边界值。
通过缩短第一数据在第二存储单元中的写入时间tWR，在第二存储单元中制造写入不足，可以进一步增加感应放大器感应失败的概率，尽快检测到感应放大器出现感应失败的感应边界。
根据上述原理说明，当将写入时间tWR设置得较长时，行预充电时间边界值较小(即tRP较短)；当将写入时间tWR设置得较短时，行预充电时间边界值较大(即tRP较长)；当将写入时间tWR设置得非常短时，会造成无论怎样调节行预充电时间都无法对第二存储单元感应成功(即第二存储单元的数据被改写)，该写入时间可以被设置为写入时间边界值。因此，在一些实施例中，可以测得每个写入时间tWR对应的行预充电时间边界值。
此外，还可以测得在每个预设行预充电时间tRP下，造成感应失败的最小的写入时间tWR，即写入时间边界值。当然，在tRP设置得非常短时，会造成无论怎样延长写入时间tWR都无法对第二存储单元感应成功，此时的tRP也属于行预充电时间边界值。
通过测得多组刚好造成感应失败的(tWR，tRP)边界值组合，可以为感应放大器的分析和设计提供有效的数据基础。
从上述实施例可以看出，对第二位线连接的存储单元进行写入操作时，写入的数据不重要，重要的是被写入的存储单元需要与第一存储单元和第二存储单元连接有相同的字线，从而在对被写入的存储单元进行操作时，控制第一存储单元、第二存储单元与第一位线进行数据交换，进入数据回存阶段，从而在感应失败时改写第二存储单元中的数据。
在一个实施例中，当第一位线存在多条时，可以将尚未操作的第一位线作为第二位线。例如，当对整个存储阵列连接的感应放大器进行测试，分组对多组第一位线连接的第一存储单元和第二存储单元进行反写操作时，尚未被操作的一组第一位线可以被视为第二位线。在后续，由于，该第二位线为多条第一位线中的一条，可以对该第二位线连接的第一存储单元和第二存储单元进行反写操作。
从上述描述可以看出，假设存在x组第一位线(x＞2)，当顺次对整个存储阵列进行反写操作后，第一组第一位线连接的第二存储单元进入了x-1次不与LIO进行数据交换的数据回存阶段，第二组第一位线连接的第二存储单元进入了x-2次不与LIO进行数据交换的数据回存阶段，以此类推，第x-1组第一位线连接的第二存储单元进入了1次不与LIO进行数据交换的数据回存阶段，第x组第一位线连接的第二存储单元未进入不与LIO进行数据交换的数据回存阶段。
不与LIO进行数据交换的数据回存阶段的数量越多，出现感应失败、第二存储单元的数据被改写的概率越大，测试越准确。因此，为了平衡各第一位线连接的第二存储单元的测试准确度，在读取第二存储单元之前，还可以按第二顺序对多组第一位线连接的第一存储单元和第二存储单元进行反写操作，第二顺序与第一顺序相反。从而，使每组第一位线连接的第二存储单元均进入x-1次不与LIO进行数据交换的数据回存阶段。
在本公开的一个实施例中，可以设置第一位线连接的第一感应放大器连接测试电压。在第一数据为1时，测试电压中的电源电压低于待测存储阵列正常工作时的电源电压；在第一数据为0时，测试电压中的接地电压高于待测存储阵列的接地电压。从而进一步在第二存储单元中制造第一数据写入不足，加快达到第一感应放大器的感应边界的速度。对应前文，也可以测得每组测试电压对应的造成感应失败的(tRP，tWR)边界值组合，为感应放大器的分析和设计提供数据基础。
在步骤S4，读取所述第二存储单元，在未正确读取到所述第一数据时，判断所述预设行预充电时间为所述第一感应放大器的行预充电时间边界值。
读取第二存储单元时可以使用Y-Page读取方法，即开启一条字线，读取该条字线连接的全部存储单元后，关闭该条字线，开启下一条字线。
在对整个存储阵列进行测试时，可以顺次开启每一条字线，读取每个存储单元，并仅对第二存储单元的数据进行判断。在一些实施例中，也可以仅开启连接有第二存储单元的字线。
完成上述步骤后，如果感应放大器感应失败，则会改写第二存储单元中的第一数据，造成无法在第二存储单元中正确读取到第一数据。
此外，在每个第二存储单元均被正确读取到第一数据时，减小预设行预充电时间tRP，按照上述步骤S1～S4重新检测。调节预设行预充电时间tRP可以被称为卡tRP，调节写入时间tWR的行为可以被称为卡tWR。通过使用卡tRP和卡tWR的手段控制感应放大器感应失败，可以多角度评估感应放大器的放大性能。
下面以整个存储阵列的测试来示例性解释本公开实施例。
图10是本公开实施例对整个存储阵列进行测试的测试过程示意图。图10所示实施例以第一数据为1，第二数据为0作为示例。
参考图10中(a)部分，在步骤1，对偶数位字线WL0、WL2、WL4、WL6…连接的存储单元(即第一存储单元)使用Y-Page写法写入第一笔Burst数据“1”；对奇数位字线WL1、WL3、WL5、WL7…连接的存储单元(即第二存储单元)使用Y-Page写法写入第一笔Burst数据“0”。
参考图10中(b)部分，在步骤2，对偶数位字线WL0、WL2、WL4、WL6…连接的存储单元(即第一存储单元)使用X-Fast写法反写入第一笔Burst数据“0”，并且卡tWR，卡tRP；对奇数位字线WL1、WL3、WL5、WL7…连接的存储单元(即第二存储单元)使用X-Fast写法写入第一笔Burst数据“1”，并且卡tWR，卡tRP。
参考图10中(c)部分，在步骤3，对偶数位字线WL0、WL2、WL4、WL6…连接的存储单元(即第一存储单元)使用X-Fast写法反写入第二笔Burst数据“0”，并且卡tWR，卡tRP；对奇数位字线WL1、WL3、WL5、WL7…连接的存储单元(即第二存储单元)使用X-Fast写法写入第二笔Burst数据“1”，并且卡tWR，卡tRP。每条WL开始写入第二笔Burst数据时，第一笔Burst数据开始卡tRP。
具体写入第一笔Burst数据和第二笔Burst数据的方法请参考图7A和图7B，后续Burst数据的写入同理。
参考图10中(d)部分，在步骤4，对偶数位字线WL0、WL2、WL4、WL6…连接的存储单元(即第一存储单元)使用X-Fast写法反写入第三笔Burst数据“0”，并且卡tWR，卡tRP；对奇数位字线WL1、WL3、WL5、WL7…连接的存储单元(即第二存储单元)使用X-Fast写法写入第三笔Burst数据“1”，并且卡tWR，卡tRP。每条WL开始写入第三笔Burst数据时，第一笔Burst数据、第二笔Burst数据开始卡tRP。
参考图10中(e)部分，在步骤5，对偶数位字线WL0、WL2、WL4、WL6…连接的存储单元(即第一存储单元)使用X-Fast写法反写入第四笔Burst数据“0”，并且卡tWR，卡tRP；对奇数位字线WL1、WL3、WL5、WL7…连接的存储单元(即第二存储单元)使用X-Fast写法写入第四笔Burst数据“1”，并且卡tWR，卡tRP。每条WL开始写入第三笔Burst数据时，第一笔Burst数据、第二笔Burst数据、第三笔Burst数据开始卡tRP。
参考图10中(f)部分，在步骤6，对奇数位字线WL1、WL3、WL5、WL7…连接的存储单元(即第二存储单元)使用Y-Page方法进行读取，判断是否全为1，如果全部为1，则缩短tRP，再次测试，否则，判断当前tRP为行预充电时间边界值。
将本公开实施例提供的检测方法应用于量产程序，可以提升感应放大器感应边界的检测准确度，有助于提升产品可靠性和良率。
在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。
所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
下面参照图11来描述根据本发明的这种实施方式的电子设备1100。图11显示的电子设备1100仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图11所示，电子设备1100以通用计算设备的形式表现。电子设备1100的组件可以包括但不限于：上述至少一个处理单元1110、上述至少一个存储单元1120、连接不同系统组件(包括存储单元1120和处理单元1110)的总线1130。
其中，所述存储单元存储有程序代码，所述程序代码可以被所述处理单元1110进行，使得所述处理单元1110进行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。例如，所述处理单元1110可以进行如本公开实施例所示的方法。
存储单元1120可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)11201和/或高速缓存存储单元11202，还可以进一步包括只读存储单元(ROM)11203。
存储单元1120还可以包括具有一组(至少一个)程序模块11205的程序/实用工具11204，这样的程序模块11205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线1130可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备1100也可以与一个或多个外部设备1200(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备1100交互的设备通信，和/或与使得该电子设备1100能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口1150进行。并且，电子设备1100还可以通过网络适配器1160与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器1160通过总线1130与电子设备1100的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备1100使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
在本公开的示例性实施例中，还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本发明的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备进行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步进行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (15)

1.一种感应放大器感应边界检测方法，其特征在于，包括：
对第一位线连接的第一存储单元和第二存储单元分别写入第一数据和第二数据，所述第一存储单元和所述第二存储单元分别连接相邻的第一字线和第二字线，所述第一位线连接第一感应放大器；
对所述第一存储单元和所述第二存储单元进行反写操作，所述反写操作包括对所述第一存储单元反写入所述第二数据，对所述第二存储单元反写入所述第一数据；
对第二位线、所述第一字线、所述第二字线连接的存储单元进行写入操作，相邻两个所述写入操作之间具有预设行预充电时间，所述第二位线连接第二感应放大器，所述第二感应放大器与所述第一感应放大器位于同一感应放大器阵列；
读取所述第二存储单元，在未正确读取到所述第一数据时，判断所述预设行预充电时间为所述第一感应放大器的行预充电时间边界值。
2.如权利要求1所述的检测方法，其特征在于，所述第一位线的数量为多条，所述第二位线为当前操作的所述第一位线的下一条第一位线，所述对所述第一存储单元和所述第二存储单元进行反写操作包括：
按第一顺序对多组第一位线连接的所述第一存储单元和所述第二存储单元进行所述反写操作，每组所述第一位线均包括第一数量条相邻的第一位线，所述第一顺序根据所述多组第一位线中的位线序号由小到大来确定；
所述对第二位线、所述第一字线、所述第二字线连接的存储单元进行写入操作包括：
对所述第二位线连接的所述第一存储单元和所述第二存储单元进行所述反写操作，所述第二位线为多条所述第一位线中的一条。
3.如权利要求2所述的检测方法，其特征在于，在读取所述第二存储单元之前，还包括：
按第二顺序对所述多组第一位线连接的所述第一存储单元和所述第二存储单元进行所述反写操作，所述第二顺序与所述第一顺序相反。
4.如权利要求1～3任一项所述的检测方法，其特征在于，还包括：
在每个所述第二存储单元均被正确读取到所述第一数据时，减小所述预设行预充电时间，重新检测。
5.如权利要求1～3任一项所述的检测方法，其特征在于，在所述反写操作中，控制所述第一数据的写入时间为预设写延迟，以使所述第二存储单元出现第一数据写入不足。
6.如权利要求1所述的检测方法，其特征在于，所述第一数据为1，所述第二数据为0；或者，所述第一数据为0，所述第一数据为1。
7.如权利要求2所述的检测方法，其特征在于，所述第一数量等于待测存储阵列的突发长度，所述待测存储阵列为所述第一存储单元和所述第二存储单元所在的存储阵列。
8.如权利要求1所述的检测方法，其特征在于，所述第一存储单元和所述第二存储单元包括全部待测感应放大器对应的位线连接的全部存储单元。
9.如权利要求1或8所述的检测方法，其特征在于，与所述第一存储单元在同一条第一位线上相邻的存储单元均为所述第二存储单元。
10.如权利要求9所述的检测方法，其特征在于，同一条字线上设置有所述第一存储单元和所述第二存储单元。
11.如权利要求1或8所述的检测方法，其特征在于，在同一条第一位线上，一或多个所述第一存储单元相邻，一或多个所述第二存储单元相邻，同时，至少一个所述第二存储单元与所述第一存储单元相邻。
12.如权利要求1所述的检测方法，其特征在于，所述第一感应放大器连接测试电压。
13.如权利要求12所述的检测方法，其特征在于，在所述第一数据为1时，所述测试电压中的电源电压低于待测存储阵列正常工作时的电源电压；在所述第一数据为0时，所述测试电压中的接地电压高于待测存储阵列的接地电压。
14.一种电子设备，其特征在于，包括：
存储器；以及
耦合到所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，进行如权利要求1-13任一项所述的存储阵列故障检测方法。
15.一种计算机可读存储介质，其上存储有程序，该程序被处理器进行时实现如权利要求1-13任一项所述的存储阵列故障检测方法。
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