KR101163033B1 - 비트라인 프리차지 전원 발생 회로 - Google Patents

비트라인 프리차지 전원 발생 회로 Download PDF

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Abstract

본 발명은 오픈 비트라인 구조의 제 1 및 제 2 비트라인에 각각 인가되는 전원을 생성하는 비트라인 프리차지 전원 발생 회로에 관한 것이다. 이 회로는, 상기 제 1 비트라인에 인가되는 전원을 생성하는 제 1 비트라인 프리차지 전원 발생부; 상기 제 2 비트라인에 인가되는 전원을 생성하는 제 2 비트라인 프리차지 전원 발생부; 상기 제 1 비트라인과 연결되어 제 1 외부 전원을 선택적으로 공급하는 제 1 전원 패드; 및 상기 제 2 비트라인과 연결되어 제 2 외부 전원을 선택적으로 공급하는 제 2 전원 패드;를 구비하는 것을 특징으로 한다.

Description

비트라인 프리차지 전원 발생 회로{BIT LINE PRECHARGE POWER GENERATION CIRCUIT}
도 1은 종래의 일예에 따른 비트라인, 셀, 및 플러그 간 스트레스 인가를 위한 비트라인 전원 공급 배선의 구조를 간략하게 도시한 배선도.
도 2는 종래의 다른 일예에 따른 비트라인, 셀, 및 플러그 간 스트레스 인가를 위한 비트라인 전원 공급 배선의 구조를 간략하게 도시한 배선도.
도 2a는 종래의 다른 일예에 따른 제 1 비트라인 프리차지 전원 발생부의 회로도.
도 2b는 종래의 다른 일예에 따른 제 2 비트라인 프리차지 전원 발생부의 회로도.
도 2c는 종래의 다른 일예에 따른 비트라인 프리차지 전원 연결 제어부의 회로도.
도 2d는 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로의 동작을 나타내는 표.
도 2e는 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로의 동작을 나타내는 파형도.
도 3은 본 발명에 따른 비트라인, 셀, 및 플러그 간 스트레스 인가를 위한 비트라인 전원 공급 배선의 구조를 간략하게 도시한 배선도.
도 3a는 본 발명에 따른 제 1 비트라인 프리차지 전원 발생부의 회로도.
도 3b는 본 발명에 따른 제 2 비트라인 프리차지 전원 발생부의 회로도.
도 3c는 본 발명에 따른 비트라인 프리차지 전원 연결 제어부의 회로도.
도 3d는 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로의 동작을 나타내는 표.
도 3e는 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로의 동작을 나타내는 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
3100 : 메모리 셀 어레이 3200 : 비트라인 프리차지 전원 발생 회로
3210 : 제 1 비트라인 프리차지 전원 발생부
3220 : 제 2 비트라인 프리차지 전원 발생부
3230 : 비트라인 프리차지 전원 연결 제어부
3240,3250 : 전원 패드
본 발명은 비트라인에 인가되는 전원을 생성하는 비트라인 프리차지 전원 발생 회로(bit line precharge power generation circuit)에 관한 것이다.
일반적으로 반도체 장치의 불량 발생 확률은 초기 1000시간 이내에 발생하는 비율이 가장 높고, 그 이후에는 반도체 장치의 수명이 다할 때까지 거의 일정한 것으로 알려져 있다. 반도체 생산에 있어서 번인(Burn-In) 공정은 일반적인 사용환경보다 가혹한 조건(예를 들어 온도 125℃, 사용전압보다 높은 전압 하에서 수명 가속 시험(accelerated life test)을 실시한다. 즉, 번인 공정은 일반적인 환경보다 좀 더 빠르게 장치의 초기 불량을 검출해 낼 수 있도록 함으로써, 출하 후에 발생할 수 있는 잠재 불량을 검출하기 위해 수행한다.
도 1은 종래의 일예에 따른 비트라인, 셀, 및 플러그 간 스트레스 인가를 위한 비트라인 전원 공급 배선의 구조를 간략하게 도시한 배선도로서, 특히 폴디드 비트라인(folded bit line) 구조를 갖는 메모리 셀 어레이(1100)와 비트라인 프리차지 전원 발생 회로(1200)를 포함한다.
도시된 바와 같이, 종래의 일예에 따른 폴디드 비트라인 구조를 갖는 메모리 셀 어레이(1100)에는 다수의 비트라인 쌍(BL,/BL)이 형성되고, 다수의 비트라인 쌍(BL,/BL)과 수직하게 다수의 워드라인(WL0~WL7)이 형성된다.
또한, 종래의 일예에 따른 비트라인 프리차지 전원 발생 회로(1200)는 스트레스 테스트 모드시, 짝수번째(even) 워드라인(WL0,WL2,WL4,WL6)이 활성화된 경우, 비트라인 쌍(BL,/BL)에 로우레벨의 비트라인 프리차지 전원(VBLP)을 인가하고, 홀수번째(odd) 워드라인(WL1,WL3,WL5,WL7)이 활성화된 경우, 비트라인 쌍(BL,/BL)에 하이레벨의 비트라인 프리차지 전원(VBLP)을 인가한다.
따라서, 종래의 일예에 따른 폴디드 비트라인 구조를 갖는 메모리 셀 어레이(1100)는 비트라인 프리차지 전원 발생 회로(1200)를 통하여 서로 이웃하는 셀 간 에 서로 다른 전원을 인가하여, 비트라인, 셀, 및 플러그 간의 불량을 찾아낸다.
도 2는 종래의 다른 일예에 따른 비트라인, 셀, 및 플러그 간 스트레스 인가를 위한 비트라인 전원 공급 배선의 구조를 간략하게 도시한 배선도로서, 특히, 오픈 비트라인(open bit line) 구조를 갖는 메모리 셀 어레이(2100)와 비트라인 프리차지 전원 발생 회로(2200)를 도시한다.
도시된 바와 같이, 종래의 다른 일예에 따른 오픈 비트라인 구조를 갖는 메모리 셀 어레이(2100)에는 다수의 비트라인 쌍(BL,/BL)이 형성되고, 다수의 비트라인 쌍(BL,/BL)과 수직하게 다수의 워드라인(ISO WL,WL0,WL1,ISO WL,WL2, WL3,ISO WL)이 형성된다.
여기서, 종래의 다른 일예에 따른 오픈 비트라인 구조를 갖는 메모리 셀 어레이(2100)는 셀 블럭 당 하나의 센스앰프부가 연결되며, 센스앰프부에 연결된 비트라인이 서로 다른 셀 블럭과 연결되므로, 스트레스 테스트 모드 시, 도 1과 동일한 스트레스 모드 테스트를 적용할 수 없다.
따라서, 종래의 다른 일예에 따른 오픈 비트라인 구조를 갖는 메모리 셀 어레이(2100)는 비트라인 프리차지 전원(VBLP)을 제 1 비트라인 프리차지 전원(VBLP0)과 제 2 비트라인 프리차지 전원(VBLP1)으로 분리하여 스트레스 테스트를 실행한다.
즉, 종래의 다른 일예에 따른 비트라인 프리차지 전원 발생 회로(2200)는 제 1 비트라인 프리차지 전원 발생부(2210), 제 2 비트라인 프리차지 전원 발생부(2220), 및 비트라인 프리차지 전원 연결 제어부(2230)를 구비하며, 제 1 비트라인 프리차지 전원 발생부(2210)는 홀수번째 워드라인(WL1,WL3)이 활성화된 경우, 홀수번째 워드라인(WL1,WL3)과 연결된 비트라인(BL)에 제 1 비트라인 프리차지 전원(VBLP0)을 인가한다. 그리고, 제 2 비트라인 프리차지 전원 발생부(2220)는 짝수번째 워드라인(WL0,WL2)이 활성화된 경우, 짝수번째 워드라인(WL0,WL2)과 연결된 비트라인(BL)에 제 2 비트라인 프리차지 전원(VBLP1)을 인가한다.
이하, 종래의 다른 일예에 따른 오픈 비트라인 구조를 갖는 메모리 셀 어레이(2100)의 스트레스 테스트 모드 시, 비트라인 프리차지 전원 발생 회로(2200)에 구비된 제 1 및 제 2 비트라인 프리차지 전원 발생부(2210,2220)와, 비트라인 프리차지 전원 제어부(2230)의 동작을 도 2a 내지 도 2e를 참조하여 상세히 살펴보기로 한다.
참고로, 제 1 테스트 제어 신호(TRCPH)는 스트레스 테스트 시, 모든 비트라인에 코어전압(VCORE)을 인가할 때 사용되는 신호이고, 제 2 테스트 제어 신호(TRCPL)는 스트레스 테스트 시, 모든 비트라인에 접지전압(VSS)을 인가할 때 사용되는 신호이다. 또한, 테스트 오프 신호(TVBLPOFF)는 스트레스 테스트 모드로 진입 시에 사용되는 신호이고, 비트라인 프리차지 신호(BLP)는 정상 모드 시, 1/2 코어전압(1/2*VCORE)을 비트 라인으로 인가할 때 사용되는 신호이다.
도 2a는 종래의 다른 일예에 따른 제 1 비트라인 프리차지 전원 발생부의 회로도이다.
도시된 바와 같이, 종래의 다른 일예에 따른 제 1 비트라인 프리차지 전원 발생부(2210)는 제 1 테스트 제어 신호(TRCPH)와 테스트 오프 신호(TVBLPOFF)를 노 아 연산하여 출력하는 노아 게이트(2211); 노아 게이트(2211)에서 출력된 신호의 전압레벨 상태에 따라 비트라인 프리차지 신호(BLP)를 노드 'A'로 선택적으로 출력하는 NMOS 트랜지스터(2212); 제 2 테스트 제어 신호(TRCPL)를 지연하여 출력하는 인버터(2213,2214); 인버터(2213)에서 반전된 신호와 제 1 테스트 제어 신호(TRCPH)를 낸드 연산하여 출력하는 낸드 게이트(2215); 코어전압(VCORE) 라인과 접지전압(VSS) 라인 사이에 연결되며, 낸드 게이트(2215)의 출력신호와 인버터(2214)의 출력신호를 수신하여 제 1 비트라인 프리차지 전원(VBLP0)을 출력하는 출력 드라이버(2216);를 구비한다.
여기서, 출력 드라이버(2216)는, 코어전압(VCORE) 라인과 노드 'A' 사이에 연결되며, 낸드 게이트(2215)의 출력신호를 수신하는 PMOS 트랜지스터(2216a)와, 노드 'A'와 접지전압(VSS) 라인 사이에 연결되며, 인버터(2214)의 출력신호를 수신하는 NMOS 트랜지스터(2216b)로 구성된다.
도 2b는 종래의 다른 일예에 따른 제 2 비트라인 프리차지 전원 발생부의 회로도이다.
도시된 바와 같이, 종래의 다른 일예에 따른 제 2 비트라인 프리차지 전원 발생부(2220)는 제 1 테스트 제어 신호(TRCPH)와 테스트 오프 신호(TVBLPOFF)를 노아 연산하여 출력하는 노아 게이트(2221); 노아 게이트(2221)에서 출력된 신호의 전압레벨에 따라 비트라인 프리차지 신호(BLP)를 노드 'B'로 선택적으로 출력하는 NMOS 트랜지스터(2222); 제 1 테스트 제어 신호(TRCPH)를 반전하여 출력하는 인버터(2223); 인버터(2223)에서 반전된 신호와 제 2 테스트 제어 신호(TRCPL)를 낸드 연산하여 출력하는 낸드 게이트(2224); 낸드 게이트(2224)에서 낸드 연산된 신호를 반전하여 출력하는 인버터(2225); 및 코어전압(VCORE) 라인과 접지전압(VSS) 라인 사이에 연결되며, 인버터(2223)의 출력신호와 인버터(2225)의 출력신호를 수신하여 제 2 비트라인 프리차지 신호(VBLP1)를 출력하는 출력 드라이버(2226);를 구비한다.
여기서, 출력 드라이버(2226)는, 코어전압(VCORE) 라인과 노드 'B' 사이에 연결되며, 인버터(2223)의 출력신호를 수신하는 PMOS 트랜지스터(2226a)와, 노드 'B'와 접지전압(VSS) 라인 사이에 연결되며, 인버터(2225)의 출력신호를 수신하는 NMOS 트랜지스터(2226b)로 구성된다.
도 2c는 종래의 다른 일예에 따른 비트라인 프리차지 전원 연결 제어부의 회로도로서, 제 1 비트라인 프리차지 전원(VBLP0)과 제 2 비트라인 프리차지 전원(VBLP1)을 연결(short) 또는 분리(open)시키는 회로이다.
도시된 바와 같이, 종래의 다른 일예에 따른 비트라인 프리차지 전원 연결 제어부(2230)는 제 1 테스트 제어 신호(TRCPH)와 제 2 테스트 제어 신호(TRCPL)를 낸드 조합하여 출력하는 낸드 게이트(2231); 낸드 게이트(2231)에서 출력된 신호를 반전하여 출력하는 인버터(2232); 인버터(2232)에서 출력된 신호에 따라 접지전압(VSS) 또는 최고전압(VPP)을 선택적으로 출력하는 레벨 시프터(2233); 및 레벨 시프터(2233)에서 출력된 신호에 따라 제 1 비트라인 프리차지 전원(VBLP0)과 제 2 비트라인 프리차지 전원(VBLP1)을 선택적으로 연결 또는 분리시키는 NMOS 트랜지스터(2234);를 구비한다.
여기서, 최고전압(VPP)이란, 펑핌 회로(도시 안됨)를 통해 전원전압(예컨데 VCC)이 일정 레벨로 승압된 전압이다.
도 2d는 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로의 동작을 나타내는 표이고, 도 2e는 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로의 동작을 나타내는 파형도이다.
도시된 바와 같이, 종래의 다른 일예에 따른 메모리 셀 어레이 스트레스 회로(2200)는 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)가 모두 로우레벨일 때, 정상 모드로 동작하여 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)을 모두 1/2 코어전압(1/2*VCORE)으로 출력한다.
그리고, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로(2200)는 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)가 각각 하이레벨 및 로우레벨일 때, 스트레스 테스트 모드로 동작하여 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)을 모두 코어전압(VCORE)으로 출력한다.
또한, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로(2200)는 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)가 각각 로우레벨 및 하이레벨일 때, 스트레스 테스트 모드로 동작하여 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)을 모두 접지전압(VSS)으로 출력한다.
아울러, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로(2200)는 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)가 모두 하이레벨일 때, 스트레스 테스트 모드로 동작하여 제 1 및 제 2 비트라인 프리차지 전원 (VBLP0,VBLP1)을 각각 접지전압(VSS) 및 코어전압(VCORE)으로 출력한다.
이상에서 살펴본 바와 같이, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로(2200)는 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)를 통하여 다양한 내부 전원을 발생시킨다.
하지만, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로는 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)가 모두 하이레벨일 때, 접지전압(VSS) 및 코어전압(VCORE)만을 각각 출력하는 문제점이 있다. 즉, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로는 서로 이웃하는 셀 간에 서로 다른 전원을 인가할 시, 제 1 비트라인 프리차지 전원(VBLP0)를 접지전압(VSS)으로 출력하고, 제 2 비트라인 프리차지 전원(VBLP1)을 코어전압(VCORE)으로 출력한다. 따라서, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로는 서로 이웃하는 셀 간에 서로 다른 전원을 인가할 시, 다양한 내부 전원의 조합이 불가능한 문제점이 있다.
또한, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로는 내부 전원을 이용하여 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)을 출력하므로, 전압레벨을 다양하게 가변할 수 없다는 문제점이 있다. 즉, 종래의 다른 일예에 따른 메모리 비트라인 프리차지 전원 발생 회로는 코어전압(VCORE), 접지전압(VSS), 및 1/2 코어전압(1/2*VCORE)만을 이용하여 스트레스 테스트를 실행하므로, 다양한 전압레벨을 인가하여 테스트하는 것이 불가능한 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 오픈 비트라인 구조를 갖는 메모리 셀 어레이의 스트레스 테스트 시, 내부 전원과 외부 전원 패드로부터 인가된 외부 전원을 선택적으로 출력하여 다양한 전압레벨로 스트레스 테스트할 수 있는 메모리 비트라인 프리차지 전원 발생 회로를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 오픈 비트라인 구조의 제 1 및 제 2 비트라인에 각각 인가되는 전원을 생성하는 비트라인 프리차지 전원 발생 회로가 제공되며: 이 회로는, 상기 제 1 비트라인에 인가되는 전원을 생성하는 제 1 비트라인 프리차지 전원 발생부; 상기 제 2 비트라인에 인가되는 전원을 생성하는 제 2 비트라인 프리차지 전원 발생부; 상기 제 1 비트라인과 연결되어 제 1 외부 전원을 선택적으로 공급하는 제 1 전원 패드; 및 상기 제 2 비트라인과 연결되어 제 2 외부 전원을 선택적으로 공급하는 제 2 전원 패드;를 구비하는 것을 특징으로 한다.
상기 구성에서, 정상 모드 시, 상기 제 1 및 제 2 비트라인 프리차지 전원 발생부는 상기 제 1 및 제 2 비트라인에 각각 1/2 코어 전압을 공급하는 것을 특징으로 한다.
상기 구성에서, 스트레스 테스트 모드 시, 상기 제 1 및 제 2 비트라인 프리차지 전원 발생부는 상기 제 1 및 제 2 비트라인에 각각 코어 전압 또는 접지 전압을 공급하거나, 상기 제 1 및 제 2 전원 패드를 통하여 상기 제 1 및 제 2 외부 전 압을 공급하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3은 본 발명에 따른 비트라인, 셀, 및 플러그 간 스트레스 인가를 위한 비트라인 전원 공급 배선의 구조를 간략하게 도시한 배선도로서, 특히, 오픈 비트라인 구조를 갖는 메모리 셀 어레이(3100)와 비트라인 프리차지 전원 발생 회로(3200)를 도시한다.
도시된 바와 같이, 본 발명에 따른 비트라인 프리차지 전원 발생 회로(3200)는 제 1 비트라인 프리차지 전원 발생부(3210), 제 2 비트라인 프리차지 전원 발생부(3220), 비트라인 프리차지 전원 연결 제어부(3230), 및 전원패드(3240,3250)를 구비한다.
이하, 본 발명에 따른 오픈 비트라인 구조를 갖는 메모리 셀 어레이(3100)의 스트레스 테스트 모드 시, 비트라인 프리차지 전원 발생 회로(3200)에 구비된 제 1 및 제 2 비트라인 프리차지 전원 발생부(3210,3220)와, 비트라인 프리차지 전원 제 어부(3230)의 구성 및 동작을 도 3a 내지 도 3e를 참조하여 상세히 살펴보기로 한다.
도 3a는 본 발명에 따른 제 1 비트라인 프리차지 전원 발생부의 회로도이다.
도시된 바와 같이, 본 발명에 따른 제 1 비트라인 프리차지 전원 발생부(3210)는 제 1 테스트 제어 신호(TRCPH)와 테스트 오프 신호(TVBLPOFF)를 노아 연산하여 출력하는 노아 게이트(3211); 노아 게이트(3211)에서 출력된 신호의 전압레벨 상태에 따라 비트라인 프리차지 신호(BLP)를 노드 'C'로 선택적으로 출력하는 NMOS 트랜지스터(3212); 전원 선택 신호(TM_TVBLPE)를 반전하여 출력하는 인버터(3213); 제 1 테스트 제어 신호(TRCPH)와 전원 선택 신호(TM_TVBLPE)를 낸드 연산하여 출력하는 낸드 게이트(3214); 낸드 게이트의 출력 신호와 제 2 테스트 제어 신호(TRCPL)를 수신하여 제 1 비트라인 프리차지 전원(VBLP0)을 출력하는 출력 드라이버(3215); 및 외부 전원을 출력하는 전원 패드(3240);를 구비한다.
여기서, 출력 드라이버(3215)는, 코어전압(VCORE) 라인과 노드 'C' 사이에 연결되며, 낸드 게이트(3214)의 출력신호를 수신하는 PMOS 트랜지스터(3215a)와, 노드 'C'와 접지전압(VSS) 라인 사이에 연결되며, 제 2 테스트 제어 신호(TRCPL)를 수신하는 NMOS 트랜지스터(3215b)로 구성된다.
또한, 전원 패드(3240)는 노드 'C'에 연결되어 외부 전원을 선택적으로 출력한다. 다시 말해, 전원 패드(3240)는 테스트 모드 시에만 외부 전원을 노드 'C'로 인가한다.
도 3b는 본 발명에 따른 제 2 비트라인 프리차지 전원 발생부의 회로도이다.
도시된 바와 같이, 본 발명에 따른 제 2 비트라인 프리차지 전원 발생부(3220)는 제 1 테스트 제어 신호(TRCPH)와 테스트 오프 신호(TVBLPOFF)를 노아 연산하여 출력하는 노아 게이트(3221); 노아 게이트(3221)에서 출력된 신호의 전압레벨 상태에 따라 비트라인 프리차지 신호(BLP)를 노드 'D'로 선택적으로 출력하는 NMOS 트랜지스터(3222); 전원 선택 신호(TM_TVBLPE)를 반전하여 출력하는 인버터(3223); 제 1 테스트 제어 신호(TRCPH)와 전원 선택 신호(TM_TVBLPE)를 낸드 연산하여 출력하는 낸드 게이트(3224); 및 낸드 게이트의 출력 신호와 제 2 테스트 제어 신호(TRCPL)를 수신하여 제 2 비트라인 프리차지 전원(VBLP1)을 출력하는 출력 드라이버(3225); 및 외부 전원을 출력하는 전원 패드(3250);를 구비한다.
여기서, 출력 드라이버(3225)는, 코어전압(VCORE) 라인과 노드 'D' 사이에 연결되며, 낸드 게이트(3224)의 출력신호를 수신하는 PMOS 트랜지스터(3225a)와, 노드 'D'와 접지전압(VSS) 라인 사이에 연결되며, 제 2 테스트 제어 신호(TRCPL)를 수신하는 NMOS 트랜지스터(3225b)로 구성된다.
또한, 전원 패드(3250)는 노드 'D'에 연결되어 외부 전원을 선택적으로 출력한다. 다시 말해, 전원 패드(3250)는 테스트 모드 시에만 외부 전원을 노드 'D'로 인가한다.
도 3c는 본 발명에 따른 비트라인 프리차지 전원 연결 제어부의 회로도이다.
도시된 바와 같이, 본 발명에 따른 비트라인 프리차지 전원 연결 제어부(3230)는 제 1 테스트 제어 신호(TRCPH)와 전원 선택 신호(TM_TVBLPE)를 낸드 조합하여 출력하는 낸드 게이트(3231); 낸드 게이트(3231)에서 출력된 신호를 반전하여 출력하는 인버터(3232); 인버터(3232)에서 출력된 신호의 전압레벨 상태에 따라 접지전압(VSS) 또는 최고전압(VPP)을 선택적으로 출력하는 레벨 시프터(3233); 및 레벨 시프터(3233)에서 출력된 신호의 전압레벨 상태에 따라 제 1 프리차지 전원(VBLP0)과 제 2 프리차지 전원(VBLP1)을 선택적으로 연결 또는 분리시키는 NMOS 트랜지스터(3234);를 구비한다.
이와 같은 구성을 갖는 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로(3200)는 메모리 셀 어레이(3100)의 동작 모드에 따라 동작 특성이 달라지며, 이를 도 3a 내지 3c를 참조하여 상세히 살펴보기로 한다.
우선, 본 발명에 따른 제 1 및 제 2 비트라인 프리차지 전원 발생부(3210,3220)는 메모리 셀 어레이(3100)의 정상 모드 시, 로우레벨의 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)와 전원 선택 신호(TM_TVBLPE)를 수신하여 출력 드라이버(3215,3225)를 각각 오프시킨다. 이때, 테스트 오프 신호(TVBLPOFF)는 로우레벨이 되어 노아 게이트(3211,3221)로 각각 인가되고, 이후, 노아 게이트(3211,3221)는 로우레벨의 제 1 테스트 제어 신호(TRCPH)와 테스트 오프 신호(TVBLPOFF)를 수신하여 하이레벨의 전압을 NMOS 트랜지스터(3212,3222)의 게이트 단자로 각각 출력한다. 그리고 나서, NMOS 트랜지스터(3212,3222)는 턴 온되어, 비트라인 프리차지 신호(BLP)를 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)으로 각각 출력한다.
간단히 말해, 본 발명에 따른 제 1 및 제 2 비트라인 프리차지 전원 발생부(3210,3220)는 메모리 셀 어레이(3100)의 정상 모드 시, 로우레벨의 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)와 전원 선택 신호(TM_TVBLPE)를 수신하여 1/2 코어 전압(1/2*VCORE)의 비트라인 프리차지 신호(BLP)를 각각 출력한다.
이와 동시에, 본 발명에 따른 비트라인 프리차지 전원 연결 제어부(3230)는 제 1 비트라인 프리차지 전원(VBLP0)과 제 2 비트라인 프리차지 전원(VBLP1)을 서로 연결한다.
이를 상세히 살펴보면, 본 발명에 따른 비트라인 프리차지 전원 연결 제어부(3230)는 메모리 셀 어레이(3100)의 정상 모드 시, 로우레벨의 제 1 테스트 제어 신호(TRCPH)와 전원 선택 신호(TM_TVBLPE)를 수신하여, 낸드 게이트(3231)와 인버터(3232)를 거쳐 로우레벨의 전압을 레벨 시프터(3233)로 출력한다. 그런 다음, 레벨 시프터(3233)는 인버터(3232)에서 출력된 로우레벨의 전압을 수신하여 최고전압(VPP)을 출력하고, 이후, NMOS 트랜지스터(3234)는 최고전압(VPP)을 수신하여 턴 온된다. 이에 따라, NMOS 트랜지스터(3234)의 소오스 단자와 드레인 단자에 각각 연결된 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)은 NMOS 트랜지스터(3234)의 턴 온에 의해 서로 연결된다.
따라서, 본 발명에 따른 비트라인 프리차지 전원 발생 회로(3200)는 비트라인 프리차지 전원 연결 제어부(3230)를 통하여 제 1 비트라인 프리차지 전원(VBLP0)과 제 2 비트라인 프리차지 전원(VBLP1)을 연결하여 동일한 비트라인 프리차지 신호(BLP)를 비트라인으로 인가한다.
다음, 본 발명에 따른 제 1 및 제 2 비트라인 프리차지 전원 발생부(3210,3220)는 메모리 셀 어레이(3100)의 스트레스 테스트 모드 시, 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)와 전원 선택 신호(TM_TVBLPE)의 전압레벨 상태에 따라 다양한 전압레벨의 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)을 출력한다.
여기서, 본 발명에 따른 비트라인 프리차지 전원 발생 회로(3200)는 하이레벨의 테스트 오프 신호(TVBLPOFF)를 수신하여 NMOS 트랜지스터(3212,3222)가 각각 턴 오프되고, 이에 따라, 정상 모드 시 출력되는 비트라인 프리차지 신호(BLP)가 노드 'C' 및 노드 'D'와 차단된다. 즉, 메모리 셀 어레이(3100)는 비트라인 프리차지 전원 발생 회로(3200)의 하이레벨의 테스트 오프 신호(TVBLPOFF)에 의해 스트레스 테스트 모드로 동작한다.
스트레스 테스트 모드 시, 우선, 제 1 테스트 제어 신호(TRCPH)가 하이레벨이고, 제 2 테스트 제어 신호(TRCPL)와 전원 선택 신호(TM_TVBLPE)가 로우 레벨인 경우, 출력 드라이버(3215,3225)에 구비된 PMOS 트랜지스터(3215a,3225a)는 각각 턴 온되고, 출력 드라이버(3215,3225)에 구비된 NMOS 트랜지스터(3215b,3225b)는 각각 턴 오프된다. 이에 따라, 본 발명에 따른 제 1 및 제 2 비트라인 프리차지 전원 발생부(3210,3220)는 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)을 모두 코어전압(VCORE)으로 출력한다.
다음, 제 1 테스트 제어 신호(TRCPH)와 전원 선택 신호(TM_TVBLPE)가 로우레벨이고, 제 2 테스트 제어 신호(TRCPL)가 하이레벨인 경우, 출력 드라이버(3215,3225)에 구비된 PMOS 트랜지스터(3215a,3225a)는 각각 턴 오프되고, 출력 드라이버(3215,3225)에 구비된 NMOS 트랜지스터(3215b,3225b)는 각각 턴 온된다. 이 에 따라, 본 발명에 따른 제 1 및 제 2 비트라인 프리차지 전원 발생부(3210,3220)는 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)을 모두 접지전압(VSS)으로 출력한다.
다음, 전원 선택 신호(TM_TVBLPE)가 하이레벨이고, 제 2 테스트 제어 신호(TRCPL)가 로우레벨인 경우, 출력 드라이버(3215,3225)는 각각 턴 오프된다. 이에 따라, 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)은 비트라인 프리차지 신호(BLP), 코어전압(VCORE), 및 접지전압(VSS)과 모두 분리되어 플로팅 (floating) 상태로 된다. 이때, 전원패드(3240,3250)는 외부전원을 제 1 및 제 2 비트라인 프리차지 전원 발생부(3210,3220)의 출력 노드, 즉, 노드 'C'와 노드 'D'로 각각 인가하며, 이에 따라, 제 1 및 제 2 비트라인 프리차지 전원 발생부(3210,3220)는 다양한 전압레벨의 외부전원을 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)로 각각 출력한다.
이와 같이, 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로(3200)는 스트레스 테스트 모드 시, 전원 선택 신호(TM_TVBLPE)의 전압레벨 상태에 따라 내부 전원과 외부 전원을 선택적으로 출력한다. 이를 도 3d와 도 3e를 참조하여 상세히 살펴보기로 한다.
도 3d는 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로의 동작을 나타내는 표이고, 도 3e는 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로의 동작을 나타내는 파형도이다.
도시된 바와 같이, 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회 로(3200)는 전원 선택 신호(TM_TVBLPE)가 로우레벨인 경우, 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)의 전압레벨 상태에 따라 다양한 내부 전원을 출력한다. 그리고, 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로(3200)는 전원 선택 신호(TM_TVBLPE)가 하이 레벨인 경우, 제 1 테스트 제어 신호(TRCPH)의 전압레벨 상태와 관계없이 전원 패드(3240,3250)에서 인가된 외부 전원을 출력한다. 이때, 제 2 테스트 제어 신호(TRCPL)는 로우레벨을 유지해야 한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로는 제 1 및 제 2 테스트 제어 신호(TRCPH,TRCPL)와 전원 선택 신호(TM_TVBLPE)의 전압 레벨 상태에 따라 내부 전원과 외부 전원을 선택적으로 출력한다. 따라서, 본 발명에 따른 메모리 비트라인 프리차지 전원 발생 회로는 다양한 전압레벨을 가진 제 1 및 제 2 비트라인 프리차지 전원(VBLP0,VBLP1)을 출력하며, 이에 따라, 메모리 셀 어레이에 다양한 전압레벨의 스트레스를 인가하여 테스트할 수 있는 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 메모리 비트라인 프리차지 전원 발생 회로에서, 내부 전원과 외부 전원 패드로부터 인가된 외부 전원을 선택적으로 출력하여 다양한 전압레벨로 스트레스 테스트할 수 있는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (11)

  1. 오픈 비트라인 구조의 인접한 제 1 및 제 2 비트라인에 각각 인가되는 전원을 생성하는 비트라인 프리차지 전원 발생 회로에 있어서,
    상기 제 1 비트라인에 인가되는 전원을 생성하는 제 1 비트라인 프리차지 전원 발생부;
    상기 제 2 비트라인에 인가되는 전원을 생성하는 제 2 비트라인 프리차지 전원 발생부;
    상기 제 1 비트라인과 연결되어 제 1 외부 전원을 선택적으로 공급하는 제 1 전원 패드; 및
    상기 제 2 비트라인과 연결되어 제 2 외부 전원을 선택적으로 공급하는 제 2 전원 패드;를 구비하는 것을 특징으로 하는 비트라인 프리차지 전원 발생 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    정상 모드 시, 상기 제 1 및 제 2 비트라인 프리차지 전원 발생부는 상기 제 1 및 제 2 비트라인에 각각 1/2 코어 전압을 공급하는 것을 특징으로 하는 비트라인 프리차지 전원 발생 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    스트레스 테스트 모드 시, 상기 제 1 및 제 2 비트라인 프리차지 전원 발생 부는 상기 제 1 및 제 2 비트라인에 각각 코어 전압 또는 접지 전압을 공급하거나, 상기 제 1 및 제 2 전원 패드를 통하여 상기 제 1 및 제 2 외부 전원을 공급하는 것을 특징으로 하는 비트라인 프리차지 전원 발생 회로.
  4. 제 1 비트라인과 제 2 비트라인이 교차 배열된 오픈 비트라인 구조를 갖는 반도체 메모리 장치에 있어서,
    테스트 신호 및 전원 선택 신호에 응답하여 상기 제 1 비트라인에 제 1 비트라인 프리차지 전원을 제공하는 제 1 비트라인 프리차지 전원 발생부;
    상기 테스트 신호 및 상기 전원 선택 신호에 응답하여 상기 제 2 비트라인에 제 2 비트라인 프리차지 전원을 제공하는 제 2 비트라인 프리차지 전원 발생부;
    상기 제 1 비트라인으로 제 1 외부 전원을 선택적으로 공급하는 제 1 전원 패드; 및
    상기 제 2 비트라인으로 제 2 외부 전원을 선택적으로 공급하는 제 2 전원 패드;를 구비하는 것을 특징으로 하는 비트라인 프리차지 전원 발생 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 테스트 신호는,
    스트레스 테스트 모드로 진입시 활성화되는 테스트 오프 신호;
    상기 스트레스 테스트 모드 시 상기 비트라인에 코어 전압을 인가할 때 활성화되는 제 1 테스트 제어 신호; 및
    상기 스트레스 테스트 모드 시 상기 비트라인에 접지 전압을 인가할 때 활성화되는 제 2 테스트 제어 신호를 포함하고,
    상기 전원 선택 신호는,
    상기 제 1 및 제 2 전원 패드로 상기 제 1 외부 전원 및 상기 제 2 외부 전원을 공급할 때 활성화되는 신호인 비트라인 프리차지 전원 발생 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 1 및 제 2 비트라인 프리차지 전원 발생부는,
    정상 모드 시 비활성화된 상기 테스트 오프 신호, 상기 제 1 테스트 제어 신호, 상기 제 2 테스트 제어 신호 및 상기 전원 선택 신호에 응답하여 1/2 코어 전압을 상기 제 1 및 제 2 비트라인 프리차지 전원으로 제공하는 비트라인 프리차지 전원 발생 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 1 및 제 2 비트라인 프리차지 전원 발생부는,
    상기 스트레스 테스트 모드 시 활성화된 상기 테스트 오프 신호 및 상기 제 1 테스트 제어 신호, 비활성화된 상기 제 2 테스트 제어 신호 및 상기 전원 선택 신호에 응답하여 상기 코어 전압을 상기 제 1 및 제 2 비트라인 프리차지 전원으로 제공하는 비트라인 프리차지 전원 발생 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 1 및 제 2 비트라인 프리차지 전원 발생부는,
    상기 스트레스 테스트 모드 시 활성화된 상기 테스트 오프 신호 및 상기 제 2 테스트 제어 신호, 비활성화된 상기 제 1 테스트 제어 신호 및 상기 전원 선택 신호에 응답하여 상기 접지 전압을 상기 제 1 및 제 2 비트라인 프리차지 전원으로 제공하는 비트라인 프리차지 전원 발생 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 1 및 제 2 비트라인 프리차지 전원 발생부는,
    상기 스트레스 테스트 모드 시 활성화된 상기 테스트 오프 신호 및 활성화된 상기 전원 선택 신호에 응답하여 상기 제 1 외부 전원을 상기 제 1 비트라인 프리차지 전원으로 제공하고, 상기 제 2 외부 전원을 상기 제 2 비트라인 프리차지 전원으로 제공하는 비트라인 프리차지 전원 발생 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 1 비트라인 프리차지 전원 발생부는,
    상기 제 1 테스트 제어 신호와 상기 테스트 오프 신호를 수신하는 노어 게이트;
    상기 노어 게이트의 출력에 따라 1/2 코어 전압을 출력 노드로 인가하는 제 1 엔모스 트랜지스터;
    상기 제 1 테스트 제어 신호와 반전된 상기 전원 선택 신호를 수신하는 낸드 게이트;
    상기 낸드 게이트의 출력에 따라 코어 전압을 상기 출력 노드로 인가하는 제 1 피모스 트랜지스터; 및
    상기 제 2 테스트 제어 신호에 따라 상기 접지 전압을 상기 출력 노드로 인가하는 제 2 엔모스 트랜지스터를 포함하는 비트라인 프리차지 전원 발생 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 2 비트라인 프리차지 전원 발생부는,
    상기 제 1 테스트 제어 신호와 상기 테스트 오프 신호를 수신하는 노어 게이트;
    상기 노어 게이트의 출력에 따라 1/2 코어 전압을 출력 노드로 인가하는 제 1 엔모스 트랜지스터;
    상기 제 1 테스트 제어 신호와 반전된 상기 전원 선택 신호를 수신하는 낸드 게이트;
    상기 낸드 게이트의 출력에 따라 코어 전압을 상기 출력 노드로 인가하는 제 1 피모스 트랜지스터; 및
    상기 제 2 테스트 제어 신호에 따라 상기 접지 전압을 상기 출력 노드로 인가하는 제 2 엔모스 트랜지스터를 포함하는 비트라인 프리차지 전원 발생 회로.
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