DE10320624A1

DE10320624A1 - Beschleunigte Ermüdungsprüfung

Info

Publication number: DE10320624A1
Application number: DE10320624A
Authority: DE
Inventors: Jürgen T. Cupertino Rickes; Hugh P. McKinney McAdams; James W. Los Altos Hills Grace; John Y. Sunnyvale Fong; Ralph H. Cupertino Lanham
Original assignee: Agilent Technologies Inc; Texas Instruments Inc
Current assignee: Agilent Technologies Inc; Texas Instruments Inc
Priority date: 2002-07-02
Filing date: 2003-05-08
Publication date: 2004-01-22
Also published as: JP4576543B2; KR20040004101A; KR100969124B1; US20040004854A1; US6735106B2; JP2004039220A

Abstract

Ein Speicher, wie z. B. ein FeRAM, implementiert beschleunigte Ermüdungsoperationen, die den Speicherungszustand von großen Anzahlen von Speicherzellen gleichzeitig verändern und schnell wiederholt werden können. Bei einem Ausführungsbeispiel umfaßt der FeRAM mehrere Segmente mit Plattenleitungen in jedem Segment, die von Plattenleitungen in anderen Segmenten isoliert sind. Eine erste Ermüdungsoperation verwendet eine Standard-Lese/Schreibdecodierung für die Wortleitungen, aktiviert jedoch gleichzeitig alle Segmente. Eine zweite Ermüdungsoperation aktiviert alle Segmente und alle Plattenleitungen und unterzieht eine Reihe der Speicherzellen in jeder Plattenleitungsgruppe einer Prüfung. Eine dritte Ermüdungsoperation ist ähnlich der zweiten, durchläuft jedoch die Reihen in den Plattenleitungsgruppen in zyklischer Weise, so daß eine Anzahl von Wiederholungen der dritten Ermüdungsoperation jede FeRAM-Zelle gleichermaßen ermüdet.

Description

Hersteller von integrierten Schaltungen prüfen häufig integrierte Schaltungen und versuchen, Chips zu identifizieren, die latente Defekte aufweisen, die zu inakzeptabel kurzen Nutzlebensdauern führen kann. Ein Beispiel einer integrierten Schaltung, die eine solche Prüfung erfordert, ist ein FeRAM (FeRAM = Ferroelectric Random Access Memory = Ferroelektrischer Direktzugriffsspeicher). Ein FeRAM umfaßt allgemein ein Array von Speicherzellen, in dem jede Speicherzelle zumindest einen ferroelektrischen Kondensator enthält. Jeder ferroelektrische Kondensator enthält ein ferroelektrisches Material, das zwischen den leitfähigen Platten sandwichartig angeordnet ist. Um ein Datenbit in einer FeRAM-Zelle zu speichern, legt eine Schreiboperation Schreibspannungen auf die Platten des ferroelektrischen Kondensators in der FeRAM-Zelle an, um das ferroelektrische Material in eine Richtung zu polarisieren, die dem Datenbit zugeordnet ist, das geschrieben wird. Eine anhaltende Polarisierung verbleibt in dem ferroelektrischen Material, nachdem die Schreibspannungen entfernt worden sind, und liefert so eine nichtflüchtige Speicherung des gespeicherten Datenbits.

Eine herkömmliche Leseoperation für einen FeRAM bestimmt das Datenbit, das in einer FeRAM-Zelle gespeichert ist, indem eine Platte des ferroelektrischen Kondensators mit einer Bitleitung verbunden wird und die andere Platte auf eine Lesespannung erhöht wird. Wenn die anhaltende Polarisierung in dem ferroelektrischen Kondensator in eine Richtung ist, die der Lesespannung entspricht, bewirkt die Lesespannung einen relativ kleinen Strom durch den ferroelektrischen Kondensator, was zu einer kleinen Ladung und Spannungsveränderung auf der Bitleitung führt. Wenn die anhaltende Polarisierung anfänglich der Lesespannung entgegengesetzt ist, dreht die Lesespannung die Richtung der anhaltenden Polarisierung, wobei die Platten entladen werden und eine relativ große Ladung und Spannungserhöhung auf der Bitleitung die Folge ist. Ein Erfassungsverstärker kann den gespeicherten Wert von dem resultierenden Bitleitungsstrom oder der resultierenden Bitleitungsspannung bestimmen.

Ein wiederholtes Lesen und Schreiben einer FeRAM-Zelle, die den Polarisierungszustand des ferroelektrischen Kondensators verändert, kann das ferroelektrische Material ermüden und die Eigenschaften der FeRAM-Zelle verändern. Die resultierende Ermüdung kann letztendlich zu einem Ausfall führen. Eine Möglichkeit, vorherzusehen, wann eine spezielle FeRAM-Zelle ausfallen kann, ist, die Eigenschaften auf der FeRAM-Zelle vor und nach dem Ausführen einer Reihe von Lese- und Schreiboperationen auf der FeRAM-Zelle zu messen. Eine gemessene Veränderung der Eigenschaften der FeRAM-Zelle kann dann bezüglich der gewünschten minimalen Lebensdauer der FeRAM-Zelle extrapoliert werden, um zu projizieren, ob die FeRAM-Zelle immer noch betreibbar ist. Wenn die Extrapolation anzeigt, daß die FeRAM-Zelle ausfällt, bevor sie die gewünschte Mindestlebensdauer erreicht, kann die FeRAM-Zelle einen latenten Defekt aufweisen und durch redundante FeRAM-Zellen in einer Speichervorrichtung ersetzt werden.

Die Mindestanzahl von Lese- oder Schreibzyklen vor einem Ausfall einer FeRAM-Zelle muß groß sein (z. B. in der Ordnung von 10¹⁵ Zyklen oder mehr), um eine Speichervorrichtung mit einer kommerziell lebensfähigen Lebensdauer zu schaffen. Die große Anzahl von Zyklen vor einem Ausfall kann eine Ermüdungsprüfung sehr zeitaufwendig gestalten. Die Extrapolation auf 10¹⁵ Lese-/Schreibzyklen könnte beispielsweise durchaus einen Test erfordern, um tatsächlich 10¹² Lese-/Schreibzyklen auf einer FeRAM-Zelle auszuführen. Ein Ausrühren von 10¹² Lese- und Schreiboperationen auf jeder Speicherzelle in einem FeRAM angemessener Größe (z. B. in einem 4-Megabit-FeRAM) würde jedoch sprichwört- 1ich Tage in Anspruch nehmen, was eine solche Prüfung für eine Produktionsprüfung eines FeRAM unpraktisch und beim Testen eines FeRAM-Entwurfs zumindest aufwendig gestaltet. Die Extrapolation kann auf einer kleineren Anzahl von Lese-und Schreibzyklen pro FeRAM-Zelle basieren, um die Prüfungsdauer zu reduzieren, jedoch verringert die Reduktion der Anzahl von Zyklen die Genauigkeit der Prüfung.

Das U.S.-Patent 6.314.018 beschreibt einen FeRAM mit einem Testbetriebsmodus, der eine Ermüdungsprüfung beschleunigen kann. Dieser FeRAM verwendet eine spezifische FeRAM-Architektur, die zwei Plattensegmente im Testmodus und ein einzelnes Plattensegment in einem Normalmodus gleichzeitig pulsieren kann. Der Testmodus greift dann auf eine große Anzahl von FeRAM-Zellen gleichzeitig zu, die Operationen im Normalmodus lesen oder schreiben können.

Angesichts des Bedarfs an einer exakten Prüfung, um einen zuverlässigen FeRAM zu schaffen, ist man auf der Suche nach verbesserten Architekturen und Verfahren, die eine Ermüdungsprüfung innerhalb einer kommerziell kurzen Zeitdauer erlauben.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren für eine beschleunigte Ermüdungsprüfung zu schaffen.

Diese Aufgabe wird durch einen integrierten Speicher gemäß Anspruch 1, einen FeRAM gemäß Anspruch 7 sowie eine beschleunigte Ermüdungsoperation gemäß Anspruch 12 gelöst.

Gemäß einem Aspekt der Erfindung weist ein FeRAM eine Architektur auf, die einen Satz von Testmodi implementiert, die eine Ermüdungsprüfung beschleunigen. Ein Testmodus verwendet ein Decodieren für Standard-Lese-/Schreiboperationen in jedem Abschnitt des FeRAM, unterzieht jedoch alle Abschnitte gleichzeitig einer Prüfung. Ein anderer Testmodus unterzieht eine Reihe pro Plattenlei tungsgruppe für alle Plattenleitungsgruppen und alle Segmente gleichzeitig einer Prüfung. Die gleiche Reihe kann wiederholt einer Prüfung unterzogen werden, um einen Abschnitt des FeRAM intensiv zu ermüden (z. B. 10¹⁴ Zyklen), oder die Reihen der Plattenleitungsgruppen können sequentiell einer Prüfung unterzogen werden, um eine größere Anzahl von FeRAM-Zellen auf Ermüdung zu prüfen.

Ein spezifisches Ausführungsbeispiel der Erfindung ist ein integrierter Speicher, wie z. B. ein FeRAM. Der Speicher umfaßt: mehrere Segmente, wobei jedes Segment Bitleitungen und Speicherzellen enthält, die mit den Bitleitungen verbunden sind. Eine Adreßdecodierungsschaltung für den Speicher weist einen ersten Modus für Lese- und Schreiboperationen auf, wobei in dem ersten Modus die Adreßdecodierungsschaltung eines der Segmente auswählt und die Speicherzellen in dem ausgewählten Segment zugreifbar macht. Die Adreßdecodierungsschaltung weist einen zweiten Modus für beschleunigte Ermüdungsoperationen auf, und in dem zweiten Modus, wählt die Adreßdecodierungsschaltung alle Segmente so aus, daß die Speicherzellen in all den Segmenten gleichzeitig für eine Veränderung des Zustands zugreifbar sind. In dem ersten Modus macht die Adreßdecodierungsschaltung allgemein nur die Bitleitungen in dem ausgewählten Segment zugreifbar, jedoch in dem zweiten Modus aktiviert die Adreßdecodierungsschaltung die Treiberschaltungen für alle Bitleitungen.

Für einen FeRAM umfaßt jede Speicherzelle allgemein einen Auswahltransistor und einen ferroelektrischen Speicherkondensator, und jedes der Segmente umfaßt Plattenleitungen, die mit den jeweiligen Teilsätzen der Speicherzellen verbunden sind. Der Auswahltransistor in einer Speicherzelle verbindet eine Platte des Speicherkondensators mit einer entsprechenden Bitleitung, und jede Plattenleitung verbindet die andere Platte von jedem Speicherkondensator in den Speicherzellen entsprechend der Plattenleitung. In dem zweiten Modus aktiviert die Adreßdecodierungsschaltung entweder nur eine der Plattenleitungen in jedem Segment oder alternativ aktiviert sie alle Plattenleitungen. Das Aktivieren aller Plattenleitungen erlaubt ein gleichzeitiges Verändern der Zustände von mehr FeRAM-Zellen, erfordert jedoch allgemein mehr Bitleitungsstrom, um den Polarisierungszustand von mehreren FeRAM-Zellen, die mit jeder Bitleitung gekoppelt sind, zu drehen.

Ein anderes Ausführungsbeispiel der Erfindung ist ein FeRAM, der einen oder mehrere Speicherabschnitte, eine erste Adreßdecodierungsschaltung und eine zweite Adreßdecodierungsschaltung umfaßt. Jeder Speicherabschnitt umfaßt Speicherzellen, Bitleitungen und Wortleitungen. Die Speicherzellen sind in Reihen und Spalten angeordnet, wobei jede Reihe von Speicherzellen mit einer entsprechenden der Wortleitungen und jede Spalte von Speicherzellen mit einer entsprechenden der Bitleitungen verbunden ist. Jeder Speicherabschnitt ist ferner in Segmente aufgeteilt, wobei jedes Segment die Bitleitungen und die Speicherzellen in einem Satz der Spalten umfaßt. Jedes Segment umfaßt ferner Plattenleitungen und Treiberschaltungen, wobei die Treiberschaltungen jeweils mit den Plattenleitungen in dem Segment verbunden sind. Die erste Adreßdecodierungsschaltung erzeugt Segmentauswahlsignale, und die zweite Adreßdecodierungsschaltung erzeugt Plattenleitungs-Auswahlsignale. Jede Plattenleitungs-Treiberschaltung treibt die verbundene Plattenleitung ansprechend auf die Aktivierung von sowohl dem Segmentauswahlsignal, das dem Segment entspricht, das die Treiberschaltung enthält, als auch dem entsprechenden Plattenleitungs-Auswahlsignal.

Die Testmodi der ersten und der zweiten Decodierungsschaltung implementieren beschleunigte Ermüdungsoperationen. Speziell kann die erste Adreßdecodierungsschaltung einen Normalmodus aufweisen, indem die erste Adreßdecodierungsschaltung nur eines der Segmentauswahlsignale aktiviert, und einen Testmodus aufweisen, indem die erste Adreßdecodierungsschaltung gleichzeitig alle Segmentauswahlsignale aktiviert. Desgleichen kann die zweite Adreßdecodierungsschaltung einen Normalmodus aufweisen, indem die zweite Adreßdecodierungsschaltung nur eines der Plattenleitungs-Auswahlsignale aktiviert, und einen Testmodus, indem die zweite Adreßdecodierungsschaltung gleichzeitig alle Plattenleitungs-Auswahlsignale aktiviert. Für normale Lese- und Schreiboperationen arbeiten die erste und die zweite Adreßdecodierungsschaltung in ihren jeweiligen Normalmodi. Für eine beschleunigte Ermüdungsoperation arbeitet die erste Adreßdecodierungsschaltung in ihrem Testmodus, und die zweite Adreßdecodierungsschaltung arbeitet in ihrem Normalmodus, und eine weitere beschleunigte Ermüdungsoperation betreibt die erste und die zweite Adreßdecodierungsschaltung in ihren jeweiligen Testmodi.

Wenn der Speicher mehrere Abschnitte enthält, kann eine dritte Adreßdecodierungsschaltung eine Mehrzahl von Abschnittauswahlsignalen erzeugen. Die dritte Adreßdecodierungsschaltung weist einen Normalmodus auf, in dem die dritte Adreßdecodierungsschaltung nur eines der Abschnittauswahlsignale aktiviert, und einen Testmodus, in dem die dritte Adreßdecodierungsschaltung gleichzeitig alle Abschnittauswahlsignale aktiviert.

Ein noch weiteres Ausführungsbeispiel der Erfindung ist eine beschleunigte Ermüdungsoperation, die folgende Schritte aufweist: (a) Aktivieren von einer oder mehreren Wortleitungen, um FeRAM-Zellen in einem FeRAM-Array auszuwählen; (b) Aktivieren von einer oder mehreren Plattenleitungen, die den aktivierten Wortleitungen entsprechen und (c) gleichzeitiges Aktivieren aller Bitleitungen in dem FeRAM-Array, wobei die aktivierten Pegel der Plattenleitungen und der Bitleitungen die Polarisierungszustände in den ausgewählten FeRAM-Zellen drehen. Die Schritte (b) und (c) werden allgemein eine große Anzahl von Malen (z. B. 10¹²–10¹⁴ mal) wiederholt, um die ausgewählten FeRAM-Zellen zu ermüden. Die aktivierten Pegel der Plattenleitungen und der Bitleitungen verändern sich allgemein nach Bedarf für jede Wiederholung, um den Zustand einer FeRAM-Zelle zu drehen. Die bei Schritt (a) ausgewählten FeRAM-Zellen können für alle Wiederholungen der Schritte (b) und (c) beibehalten werden, oder Wiederholungen des Schritts (a) können die ausgewählten Wortleitungsadressen durch einen Bereich zyklisch durchlaufen, der die FeRAM-Zellen identifiziert, die ermüdet werden.

Wenn Schritt (a) gleichzeitig mehrere Wortleitungen aktiviert, werden die Wortleitungen allgemein ausgewählt, um anderen Plattenleitungen in dem FeRAM-Array zu entsprechen, um das Erfordernis von großen Plattenleitungs-Treiberschaltungen zu verhindern. Schritt (b) bewirkt allgemein, daß die Plattenleitungs-Treiberschaltungen gleichzeitig alle Plattenleitungen treiben, die den aktivierten Wortleitungen entsprechen, und Schritt (b) kann ein gleichzeitiges Treiben aller Plattenleitungen in dem FeRAM-Array bewirken, um eine große Anzahl von FeRAM-Zellen gleichzeitig zyklisch zu durchlaufen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend, Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein Blockdiagramm eines FeRAM gemäß einem Ausführungsbeispiel der Erfindung,

2 ein Blockdiagramm eines Abschnitts des FeRAM von 1,

3 ein Segment innerhalb des Abschnitts von 2,

4 ein Flußdiagramm einer beschleunigten Ermüdungsoperation gemäß einem Ausführungsbeispiel der Erfindung,

5 ein Flußdiagramm einer beschleunigten Ermüdungsoperation gemäß einem anderen Ausführungsbeispiel der Erfindung,

6 ein Flußdiagramm einer beschleunigten Ermüdungsoperation gemäß noch einem anderen Ausführungsbeispiel der Erfindung.

Die Verwendung von identischen Bezugszeichen in unterschiedlichen Figuren zeigt ähnliche oder identische Elemente an.

Gemäß einem Ausführungsbeispiel der Erfindung weist ein FeRAM eine Array-Architektur und Decodierungsschaltungen auf, die die Testmodi für beschleunigte Ermüdungsprüfungsoperationen implementieren. 1 ist ein Blockdiagramm eines FeRAM 100 gemäß einem Ausführungsbeispiel der Erfindung. Der FeRAM 100 umfaßt einen FeRAM-Kern 110, Decodierungsschaltungen 130 und 135, eine Hauptsteuerungslogik 140, eine Vorladungsschaltung 150 und I/O-Puffer 160. Der FeRAM-Kern 110 enthält FeRAM-Zellen zur Speicherung von Daten, und die Decodierungsschaltungen 130 und 135 decodieren oder interpretieren ein Adreßsignal für Lese-, Schreib- und beschleunigte Ermüdungsoperationen, die auf spezifische FeRAM-Zellen im FeRAM-Kern 110 zugreifen. Die Hauptsteuerungslogik 140 steuert den Betrieb des FeRAM 100, der die Leseoperationen, Schreiboperationen und beschleunigten Ermüdungsoperationen umfaßt. Die Vorladungsschaltung 150 und die I/O-Puffer 160 arbeiten in Kooperation, um Datensignale zum Schreiben an den FeRAM-Kern 110 einzugeben und um Datensignale, die vom FeRAM-Kern 110 gelesen werden, auszugeben.

In einem veranschaulichten Ausführungsbeispiel von 1 wird der FeRAM-Kern 110, der FeRAM-Zellen enthält, in acht Abschnitte 120-0 bis 120-7 zur Adreßdecodierung und für einen Datenzugriff aufgeteilt. Die Abschnitte 120-0 bis 120-7 bilden spezieller ein 2×4-Array, und jedes Paar von Abschnitten (120-0, 120-4), (120-1, 120-5), (120-2, 120-6) oder (120-3, 120-7) enthält ein Megabit zur Datenspeicherung, was den FeRAM 100 zu einer 4-Megabit-Vorrichtung macht. Die Größe, Anordnung und Anzahl von Abschnitten im FeRAM 100 sind lediglich Beispiele, um eine definitive Darstellung eines Ausführungsbeispiels der Erfindung vorzusehen. Es wird darauf hingewiesen, daß die 4-Megabit-Konfiguration, die hierin beschrieben ist, größenmäßig reduziert oder erweitert werden kann und in ihrer Anordnung geändert werden kann, ohne vom Schutzbereich der Erfindung abzuweichen.

Für einen Zugriff auf eine FeRAM-Zelle im FeRAM-Kern 110 decodiert der Abschnittspaardecodierer 130 zwei Adreßbits und aktiviert eines der vier Auswahlsignale SCPSEL0, SCPSEL1, SCPSEL2 und SCPSEL3, um ein horizontal benachbartes Paar von Abschnitten (120-0, 120-4), (120-1, 120-5), (120-2, 120-6) oder (120-3, 120-7) auszuwählen, die die Speicherzellen enthalten, die für einen Zugriff ausgewählt wurden. Jeder Abschnitt 120-0 bis 120-7 enthält 16 Segmente, und der Segmentgruppendecodierer 135 decodiert fünf Adreßbits, um eines der Segmentauswahlsignale SGSEL0 bis SGSEL31 zu aktivieren, wodurch ein Segment von dem ausgewählten Paar von Abschnitten ausgewählt wird.

2 ist ein Blockdiagramm eines exemplarischen Ausführungsbeispiels eines Abschnitts 120 des Speicherkerns 110 von 1. Bei dem exemplarischen Ausführungsbeispiel umfaßt jeder Abschnitt 120 512 Wortleitungen WL0 bis WL511, die über den 16 Segmenten in dem Abschnitt 120 kontinuierlich sind. Jeder Abschnitt 120 des Speicherkerns 110 umfaßt ferner eine Abschnittsteuerungslogik 210, eine Plattengruppen-Auswahllogik 220, Wortleitungsdecodier- und Treiberschaltungen 230 und 235 und 16 Segmente 240-0 bis 290-15. Jedes Segment 240 umfaßt 64 Bitleitungen, eine Segmentsteuerungslogik 250, 64 Erfassungsverstärker 260 und 16 Bitgruppen 270. Jede Bitgruppe 270 umfaßt einen Satz von FeRAM-Zellen, die eine gemeinsame Plattenleitung aufweisen, und zugeordnete Plattentreiberschaltungen 225 steuern die Plattenleitungsspannungen PL<0:15> der jeweiligen Bitgruppen 270.

Eine normale Lese- oder Schreiboperation im FeRAM 100 greift auf 64 FeRAM-Zellen gleichzeitig zu. Die FeRAM-Zellenauswahl für einen normalen Zugriff umfaßt ein Aktivieren einer ausgewählten der Wortleitungen WL0 bis WL511, ein Verbinden eines ausgewählten Segments 240 mit dem globalen I/O-Bus und ein gleichzeitiges Aktivieren von nur der Plattenleitung, die in dem ausgewählten Segment 240 ist und der ausgewählten Wortleitung entspricht. Die Wortleitungsaktivierung umfaßt einen Abschnittspaardecodierer 130, der eines der Abschnittspaar-Auswahlsignale SCPSEL0 bis SCPSEL3 aktiviert, um ein Paar von Abschnitten 120 auszuwählen. Die Plattengruppen-Auswahllogik 220 in den ausgewählten Abschnitten 120 bestimmt anhand der Adreßsignale A<9:6>, welche Bitgruppen 270 der Reihenadresse der ausgewählten Speicherzellen entsprechen, und der Wortleitungsdecodierer 230, der durch die Plattengruppen-Auswahllogik 220 aktiviert wird, decodiert die Adreßsignale A<5:1>, um zu bewirken, daß die zugeordnete Wortleitungs-Treiberschaltung 235 die ausgewählte Wortleitung aktiviert. Nur die Plattenleitungs-Treiberschaltung 225, die sowohl die Plattengruppen-Auswahllogik 220 als auch der Segmentgruppendecodierer 135 auswählen, aktiviert ihre entsprechende Plattenleitung.

3 zeigt eine exemplarische Bitgruppe 270, die zugeordnete Bitleitungen BL0 bis BL63 und Erfassungsverstärker 260-0 bis 260-63 aufweist. Bei dem dargestellten Ausführungsbeispiel ist die Bitgruppe 270 ein Array von FeRAM-Zellen 310, wobei jede FeRAM-Zelle 310 einen ferroelektrischen Kondensator 312 enthält, der eine Platte aufweist, die mit der Plattenleitung für die Bitgruppe 270 verbunden ist, und eine zweite Platte aufweist, die durch einen Auswahltransistor 314 mit einer Bitleitung verbunden ist. Andere FeRAM-Zellen- und Bitgruppen-Strukturen, wie z. B. jene, die zwei ferroelektrische Kondensatoren umfassen, die mit komplementären Bitleitungen verbunden sind, könnten ebenfalls bei alternativen Ausführungsbeispielen der Erfindung verwendet werden.

Für eine normale Schreiboperation zeigen die Signale GIO<63:0> auf dem globalen I/O-Bus Datenbits an, die geschrieben werden sollen. Der globale I/O-Bus ist mit den Bitleitungen BL63 bis BL0 des ausgewählten Segments verbunden, und die Spannungsdifferenzen zwischen den Bitleitungsspannungen und der Spannung der aktivierten Plattenleitung setzen die Polarisierungszustände der FeRAM-Zellen 310 in die ausgewählte Reihe der FeRAM-Zellen, um die Datenwerte, die geschrieben werden, darzustellen.

Für eine normale Leseoperation bewirkt die Aktivierung der Plattenleitung der ausgewählten Bitleitungsgruppe einen Strom durch die ferroelektrischen Kondensatoren 312 in den ausgewählten FeRAM-Zellen an die Bitleitungen BL0 bis BL63. Die aktivierte Plattenleitung zwingt alle ferroelektrischen Kondensatoren in der ausgewählten Reihe in den gleichen Polarisierungszustand, und die Menge des Stroms oder der Ladung an jede Bitleitung hängt davon ab, ob die aktivierte Plattenleitung den Polarisierungszustand des ferroelektrischen Kondensators 312 drehte. Die Erfassungsverstärker 260 können die Bitleitungsspannung oder den Bitleitungsstrom erfassen und einen Datenwert erzeugen, der an den globalen I/O-Bus ausgegeben wird.

Die Bitleitungen BL0 bis BL63 sind über allen Bitgruppen 270-0 bis 270-15 in einem Segment 240 kontinuierlich und sind mit den Erfassungsverstärkern 260 während der Leseoperationen verbunden. Obwohl die Hälfte der Erfassungsverstärker 260 so dargestellt ist, als ob sie sich auf einer Seite der Bitgruppe 270 in 3 befindet, ist sie allgemein auf einem gegenüberliegenden Ende der Bitleitungen BL0 bis BL63, um das Layout der Erfassungsverstärker 260 innerhalb der Entfernung der Bitleitungen BL0 bis BL63 zu vereinfachen.

Bei dem exemplarischen Ausführungsbeispiel ist jeder Erfassungsverstärker 260 ein Komparatortyp-Erfassungsverstärker, wie in der U.S.-Patentanmeldung Nr. 10/115.753 mit dem Titel „FeRAM with a Single Access/Multiple-Comparison Operation" beschrieben ist. Jeder Erfassungsverstärker 260 arbeitet während einer Erfassungsoperation, um die Spannung auf der angebrachten Bitleitung mit einer Referenzspannung VREF vom Referenzspannungsgenerator 265 zu vergleichen, ohne die Bitleitungsspannung zu verändern. Ausgangstreiber 350 treiben die Datensignale GIO<63:0>, um die Datenwerte darzustellen, die die Erfassungsverstärker zum Ende der Erfassungsoperation bestimmen, und die Schreib-Zurück-Schaltungen 360 setzen die Bitleitungsspannungen nach Bedarf für Schreib-Zurück-Operationen, die die Datenwerte in den ausgewählten FeRAM-Zellen 310 nach der Leseoperation wiederherstellen.

Die Treiberschaltungen 370, die mit den Bitleitungen BL0 bis BL63 verbunden sind, ziehen die Bitleitungsspannungen für beschleunigte Ermüdungsoperationen erfindungsgemäß nach oben oder nach unten. 4 ist ein Flußdiagramm einer beschleunigten Ermüdungsoperation 400 gemäß einem Ausführungsbeispiel der Erfindung. Die beschleunigte Ermüdungsoperation 400 durchläuft die FeRAM-Zellen schnell zwischen zwei Polarisierungszuständen in zyklischer Weise. Die Ermüdungsoperation 400 wird relativ zum Ausführen von normalen Lese- und Schreiboperationen beschleunigt, weil die Ermüdungsoperation 400 gleichzeitig auf mehr FeRAM-Zellen zugreift und weil die Ermüdungsoperation 400 die Verzögerungen verhindern kann, die den Daten-I/O- und den Erfassungszeiten, die Normaloperationen erfordern, zugeordnet sind.

Die beschleunigte Ermüdungsoperation 400 beginnt bei Schritt 410 durch Auswählen aller Abschnitte und aller Segmente. Im Speicher 100 von 1 aktiviert die Hauptsteuerungslogik 140 ein Signal AF, das bewirkt, daß ein Abschnittspaardecodierer 130 und ein Abschnittsgruppendecodierer 135 in einem Testmodus operieren, in dem alle Abschnittspaar-Auswahlsignale SCPSEL0 bis SCPSEL3 und alle Segmentauswahlsignale SGSEL0 bis SGSEL31 gleichzeitig aktiviert werden, um alle Abschnitte 120 und Segmente 240 auszuwählen.

Bei Schritt 420 wählt ein Adreßsignale eine Reihe in jedem Abschnitt 120 aus, um die FeRAM-Zellen zu identifizieren, die der beschleunigten Ermüdungsoperation 400 unterzogen sind. Eine externe Quelle kann das Adreßsignal über I/O-Anschlußflächen des FeRAM-Chips eingeben, oder ein interner Steuerungsschaltungsaufbau kann das Adreßsignal erzeugen. Im Speicher 100 kann beispielsweise eine Hauptsteuerungslogik 140, wenn sich dieselbe in einem Testmodus befindet, ein Adreßsignal A<9:0> erzeugen, das eine Reihe von FeRAM-Zellen in jedem Abschnitt 120 auswählt. Innerhalb jedes Abschnitts 120 wählt eine normale Adreßdecodierung in der Plattengruppen-Auswahllogik 230, dem Wortleitungsdecodierer 230 und den Wortleitungstreibern 235 eine der Wortleitungen WL0 bis WL511 aus und aktiviert dieselben.

Bei einer Reihenadresse für die beschleunigte Ermüdungsoperation, die ausgewählt wurde, werden bei Schritt 430 eine ausgewählte Plattenleitung und alle Bitleitungen auf Pegel getrieben, die die Polarisierungszustände der ausgewählten FeRAM-Zellen drehen. Für die Plattenleitungen bei diesem Ausführungsbeispiel der Erfindung aktiviert eine normale Adreßdecodierung der ausgewählten Reihenadresse in der Plattengruppen-Auswahllogik 220 eines der Plattenleitungs-Auswahlsignale PSEL0 bis PSEL15. Da alle Segmentauswahlsignale SGSEL0 bis SGSEL31 aktiviert werden, enthält jedes Segment 240 eine Plattentreiberschaltung 225, die auf das aktivierte Plattenleitungs-Auswahlsignal durch Treiben einer entsprechenden Plattenleitung auf eine Spannung (z. B. Vcc oder Vss) anspricht, die die Segmentsteuerungslogik 250 auswählt. Gleichzeitig mit den Treibern 225, die die ausgewählten Plattenleitungen treiben, treiben die Bitlei tungs-Vorspannungsschaltungen 370 alle Bitleitungen auf eine Spannung, die die Spannung der aktivierten Plattenleitung ergänzt.

Bei Schritt 430, bei dem die Polarisierungszustände der ausgewählten FeRAM-Zellen gedreht werden, werden unterschiedliche Spannungen an die Bitleitungen und die ausgewählten Plattenleitungen abhängig vom aktuellen Polarisierungszustand der ausgewählten FeRAM-Zellen angelegt. Spezieller, wenn die ausgewählten FeRAM-Zellen in einem ersten Polarisierungszustand sind, aktiviert die Hauptsteuerungsschaltung 140 ein Signal BLHIB und deaktiviert ein Signal BLLO, und die Segmentsteuerungslogik 250 aktiviert ein Signal PLLO und deaktiviert ein Signal PLHIB. Ansprechend darauf treiben dann die Bitleitungs-Vorspannungsschaltungen 370 alle Bitleitungen BL0 bis BL63 in jedem Segment 240 auf die Versorgungsspannung VDD, während die Plattentreiberschaltungen 225 die ausgewählte Plattenleitung in jedem Segment 240 erden und die ausgewählte FeRAM-Zelle in einen zweiten Polarisierungszustand zwingen. Wenn die ausgewählten FeRAM-Zellen in dem zweiten Polarisierungszustand sind, deaktiviert die Hauptsteuerungsschaltung 140 das Signal BLHIB und aktiviert das Signal BLLO, und die Segmentauswahllogik 250 deaktiviert ein Signal PLLO und aktiviert das Signal PLHIB. Die Bitleitungs-Vorspannungsschaltungen 370 erden dann alle Bitleitungen BL0 bis BL63 in allen Segmenten 240, und die Plattentreiberschaltungen 225 treiben jede ausgewählte Plattenleitung auf die Versorgungsspannung Vdd.

Schritt 440 ist ein Entscheidungsschritt, der bestimmt, ob ein beliebiger weiterer Zyklus der ausgewählten FeRAM-Zellen erforderlich ist. Wenn ein weiterer zyklischer Durchlauf notwendig ist, wird die Operation 400 bei Schritt 440 zurück zu Schritt 430 abgezweigt und dreht wieder den Polarisierungszustand der ausgewählten Speicherzellen. Eine exemplarische beschleunigte Ermüdungsoperation kann den Polarisierungszustand der FeRAM-Zellen zwischen 10¹² und 10¹⁹ malen drehen. Nachdem die Operation 400 die Zielanzahl von Zyklen für einen ausgewählten Satz von FeRAM-Zellen erreicht hat, bestimmt Schritt 450, ob beliebige weitere Reihen von Speicherzellen eine Prüfung erfordern. Ist dies der Fall, wird die Operation 400 bei Schritt 450 zurück zu Schritt 420 abgezweigt und wählt eine andere Reihenadresse aus, die einen anderen Satz von FeRAM-Zellen identifiziert. Wenn die gewünschten FeRAM-Zellen alle ermüdet worden sind, ist die beschleunigte Ermüdungsoperation 400 erledigt, und andere Prüfungen können das Verhalten der ausgewählten FeRAM-Zellen messen, um Veränderungen der FeRAM-Zellen zu erfassen, die durch Ermüdung bewirkt wurden.

Ein Vorteil, den die beschleunigte Ermüdungsoperation 400 gegenüber Verfahren des Stands der Technik zum Ermüden von FeRAM-Zellen aufweist, ist, daß die Ermüdungsoperation 400 gleichzeitig auf eine größere Anzahl eines FeRAMs zugreift und dieselbe ermüdet, als dies bei normalen Lese- und Schreiboperationen der Fall ist. Speziell beeinflußt eine normale Lese- oder Schreiboperation im FeRAM 100 eine Reihe von FeRAM-Zellen in einem Segment 240 (64 FeRAM-Zellen), aber die beschleunigte Ermüdungsoperation beeinflußt gleichzeitig eine Reihe in jedem Segment 240 (oder etwa 128×64 FeRAM-Zellen). Zusätzlich wird nur auf eine Reihe in jedem Segment zugegriffen, und jedes Segment 240 weist unabhängige Vorspannungsschaltungen für Wortleitungen, Bitleitungen und Plattenleitungen auf, die größenmäßig nicht erweitert werden müssen, um den notwendigen Strom zum Imitieren von Lese- und Schreiboperationen während der beschleunigten Ermüdungsoperation 400 zu liefern.

5 stellt ein Flußdiagramm einer beschleunigten Ermüdungsoperation 500 dar, die eine große Anzahl von FeRAM-Zellen gleichzeitig ermüden kann. Die Ermüdungsoperation 500 beginnt in der gleichen Weise wie die Ermüdungsoperation 400 (4) bei Schritt 410, der alle Sektoren und Segmente in einem FeRAM gleichzeitig auswählt oder aktiviert.

Schritt 520 der beschleunigten Ermüdungsoperation 500 wählt eine Wortleitung in jeder Platteinleitungsgruppe von jedem Segment aus und aktiviert dieselbe. Im Speicher 100 von 1 aktiviert die Hauptsteuerungslogik 140 beispielsweise das Signal AF und ein Signal AFPG16, um eine beschleunigte Ermüdungsoperation 500 zu initiieren. Das aktivierte Signal AF bewirkt, daß der Abschnittspaardecodierer 130 und der Segmentdecodierer 135 die Auswahlsignale SCPSEL0 bis SCPSEL3 und SGSEL0 bis SGSEL31 gleichzeitig aktivieren. Das Aktivieren des Signals AFPG16 bewirkt, daß die Plattengruppen-Auswahllogik 220 (2) alle Plattenleitungs-Auswahlsignale PLSEL0 bis PSEL15 gleichzeitig aktiviert. Wenn die Plattenleitungs-Auswahlsignale PLSEL0 bis PSEL15 aktiv sind, wählt jeder Wortleitungsdecodierer 230 eine Wortleitung aus. Infolgedessen weist jedes Segment 240 (und jeder Abschnitt 120) 16 gleichzeitig aktivierte Wortleitungen auf.

Mit mehreren Wortleitungen, die in jedem Segment aktiv sind, treibt Schritt 530 alle Plattenleitungen und alle Bitleitungen auf Pegel, die die Polarisierungszustände der ausgewählten FeRAM-Zellen drehen. Im Speicher 100 bewirkt die Aktivierung aller Plattenleitungs-Auswahlsignale, daß alle Plattenleitungs-Treiberschaltungen 225 (2) ihre jeweiligen Plattenleitungen treiben. Die Bitleitungs-Treiberschaltungen 370 treiben gleichzeitig alle Bitleitungen auf einen komplementären Spannungspegel, der in Kombination mit der Plattenleitungsspannung, die Polarisierungen der ausgewählten FeRAM-Zellen dreht. In einer ähnlichen Weise wie jener, die vorstehend für Schritt 430 beschrieben wurde, sind die Treiberspannungen auf den Bitleitungen und Plattenleitungen von dem aktuellen Polarisierungszustand der ausgewählten FeRAM-Zellen abhängig.

Bei der beschleunigten Ermüdungsoperation 500 wird gleichzeitig auf eine große Anzahl von FeRAM-Zellen zugegriffen, jedoch erfordert sie meistens keine größeren Treiberschaltungen. Speziell bei dem Ausführungsbeispiel von 2 treibt jede Wortleitungs-Treiberschaltung 235 eine einzelne Wortleitung, und jede Plattentreiberschaltung 225 treibt eine einzelne Platte. Dementsprechend sind die Schaltungen 225 und 235, die die Größen aufweisen, die für einen normalen Schreib- und Lesezugriff erforderlich sind, für die beschleunigte Ermüdungsoperation 500 ausreichend. Die Transistoren in den Bitleitungs-Treiberschaltungen 370 (3) müssen jedoch ausreichend Strom liefern, um die Polarisierungszustände der mehreren FeRAM-Zellen gleichzeitig zu drehen, und müssen dementsprechende Größe aufweisen. Die Transistoren der Schaltung 370 sollten etwa ein Viertel der Größe der entsprechenden Transistoren in den Plattenleitungstreibern 225 aufweisen. Dies ist darin begründet, daß der PL-Treiber die kapazitive Last der 64 FeRAM-Zellen treibt, während bei dem exemplarischen Ausführungsbeispiel der beschleunigten Ermüdungsoperation 500 die Transistoren in 370 nur 16 FeRAM-Zellen treiben müssen.

Die beschleunigte Ermüdungsoperation kann erweitert werden, um jede FeRAM-Zelle innerhalb eines kurzen Zeitraums zu ermüden. Speziell, da die Operation 500 auf eine Reihe von FeRAM pro Plattenleitungsgruppe zugreift, kann auf jede FeRAM-Zelle unter Verwendung eines Satzes von Reihenadressen zugegriffen werden, die eine Plattenleitungsgruppe abdecken. 6 ist ein Flußdiagramm einer Ermüdungsoperation 600 für einen ganzen FeRAM. Die Ermüdungsoperation 600 umfaßt Schritte 410, 520, 530 und 540, die in der gleichen Weise wie bei der Ermüdungsoperation 500 ausgeführt werden. Die Ermüdungsoperation 600 umfaßt zusätzlich einen Schritt 640, der ein zyklisches Durchlaufen der Reihenadresse durch einen Satz von Werten (z. B. 0 bis 31) bewirkt, wodurch eine komplette Abdeckung des FeRAM ermöglicht wird. Die Ermüdungsoperation 600 kann somit eine gleichmäßige Ermüdung aller FeRAM-Zellen ermöglichen, weil das zyklische Durchlaufen durch die Wortleitungsadressen mit der Anzahl von Wiederholungen des zyklischen Durchlaufens des Polarisierungszustands verschachtelt ist.

Die beschleunigten Ermüdungsoperationen, die vorstehend beschrieben wurden, reduzieren die zum Prüfen der Auswirkungen der Ermüdung auf eine FeRAM-Zelle erforderliche Zeit beträchtlich. Allgemein werden die Speicherzellen für so viele Zyklen einer Prüfung unterzogen, wie es die Zeit unter verschiedenen Bedingungen erlaubt, um die Ermüdungsauswirkungen während der Entwicklung eines FeRAM exakt zu charakterisieren. Wenn die Prüfung anzeigt, daß der Speicher theoretisch mehr als 10¹⁶ mal betrieben werden kann, kann eine 10-jährige Lebensdauer garantiert werden. Eine Ermüdungsoperation unter Verwendung von herkömmlichen Schreiboperationen mit einer Zyklusdauer von 80 ns erfordert jedoch etwa zwei Tage (d. h. 10¹² × 80 ns × 2 ~ 44,4 Std.) der Prüfungsdauer, um eine Speicherzelle 10¹² mal einer Prüfung zu unterziehen, und etwa 6 Monate (d. h. 10¹⁴ × 80 ns × 2 ~ 6 Monate) um eine Speicherzelle 10¹⁴ mal einer Prüfung zu unterziehen.

Die Anzahl von Speicherzellen, die unter Verwendung einer herkömmlichen Schreiboperation gleichzeitig einer Prüfung unterzogen werden kann, hängt allgemein von den Datenwegbreiten ab und ist häufig weniger als 128 Speicherzellen. Dementsprechend erfordert eine Ermüdungsprüfung eines beträchtlichen Abschnitts von einem durchschnittlich großen Speicher unter Verwendung von normalen Zugriffen (z. B. Schreiboperationen) viel zu viel Zeit, um praktikabel zu sein. Die beschleunigten Ermüdungsoperationen 400, 500 und 600 bei dem exemplarischen Ausführungsbeispiel aktivieren 128 Segmente und unterziehen einen auswählbaren Teilsatz von Reihen innerhalb jedes Segments einer Prüfung. Bei dem exemplarischen Ausführungsbeispiel unterzieht die beschleunigte Ermüdungsoperation 400 eine Reihe innerhalb eines jeden Segments einer Prüfung und ermöglicht die Prüfung von 8.192 Speicherzellen gleichzeitig (d. h. 128 Segmente × 1 Reihe × 64) pro Taktzyklus. Die beschleunigten Ermüdungsoperationen 500 und 600 unterziehen 16 Reihen innerhalb jedes Segments einer Prüfung und ermöglichen eine gleich zeitige Prüfung von 131.072 (d. h. 128 Segmente × 16 Reihen × 64) Speicherzellen.

Die beschleunigten Ermüdungsoperationen benötigen immer noch 2×10¹² Taktzyklen, um die Speicherzellen 10¹² mal einer Prüfung zu unterziehen. Die Prüfungssequenz ist jedoch viel einfacher als bei einer normalen Schreiboperation. Da die Sequenz, die geschrieben werden soll, bereits bekannt ist („01010..."), erfordern die beschleunigten Ermüdungsoperationen gemäß der Erfindung keine Daten, die von außerhalb des Arrays hereingebracht werden müssen. Die beschleunigte Ermüdungsoperation kann daher eine geschlossene interne Operation sein, die einen Großteil der Verzögerung eliminiert. Ein weiterer Vorteil der Ermüdungsoperationen 400 und 500 ist, daß die Wortleitungen nicht gepulst werden müssen und bei einer Versorgungsspannung VDD gehalten werden können, weil auf die gleichen Reihen wiederholt zugegriffen wird. Die Taktperiode für die beschleunigten Ermüdungsoperationen kann daher viel kleiner sein als die Taktperiode für einen normalen Speicherzugriff. Eine Taktperiode von 10 ns ermöglicht z. B., daß eine beschleunigte Ermüdungsoperation 400 8.192 Speicherzellen 10¹² mal in nur 5½ Stunden (10¹²× 10 ns × 2 = 5, 5 Std.) oder 10¹⁴ mal in 23 Tagen (10¹⁴ × 10 ns × 2) einer Prüfung unterzieht. Die kürzeren Zeiten machen die Ermüdungsprüfung während einer Entwicklung und/oder Produktion des FeRAM praktischer.

Obwohl die Erfindung unter Bezugnahme auf spezielle Ausführungsbeispiele beschrieben worden ist, ist die Beschreibung nur ein Beispiel der Anwendung der Erfindung und sollte nicht als Einschränkung betrachtet werden. Obwohl die vorstehenden Ermüdungsoperationen in Bezug auf eine exemplarische FeRAM-Architektur und -Größe beschrieben sind, können die Ermüdungsoperationen z. B. für Größen und Architekturen eines Speichers verwendet werden. Verschiedene andere Anpassungen und Kombinationen aus Merkmalen der Ausführungsbeispiele, die offenbart wurden, befinden sich innerhalb des Schutzbereichs der Erfindung, der durch die nachstehenden Ansprüche definiert ist.

Claims

Integrierter Speicher, der folgende Merkmale aufweist: eine Mehrzahl von Segmenten (240), wobei jedes Segment (240) eine Mehrzahl von Bitleitungen (322) und ein Array von Speicherzellen (310) aufweist, die mit den Bitleitungen (322) des Segments verbunden sind; und eine Adreßdecodierungsschaltung (130, 135, 220, 230) mit einem ersten Modus und einem zweiten Modus, wobei die Adreßdecodierungsschaltung (130, 135) in dem ersten Modus für Lese- und Schreiboperationen arbeitet, und wobei die Adreßdecodierungsschaltung (130, 135) in dem ersten Modus eines der Segmente (240) auswählt und nur die Speicherzellen (310) in dem ausgewählten Segment zugreifbar macht; und die Adreßdecodierungsschaltung (130, 135) in dem zweiten Modus arbeitet, um alle Segmente (240) auszuwählen, so daß die Speicherzellen in allen Segmenten (240) für eine Veränderung des Zustands gleichzeitig zugreifbar sind.
Speicher gemäß Anspruch 1, bei dem: jedes der Segmente (240) ferner eine Mehrzahl von Plattenleitungen aufweist, wobei jede der Plattenleitungen mit einem Teilsatz der Speicherzellen (310) in dem Array verbunden ist; und jede Speicherzelle (310) einen Auswahltransistor (314) und einen Speicherkondensator (312) aufweist, wobei der Auswahltransistor (314) eine erste Platte des Speicherkondensators (312) mit einer entsprechenden der Bitleitungen (322) verbindet, und wobei eine zwei te Platte des Speicherkondensators (312) mit einer entsprechenden der Plattenleitungen verbunden ist.
Speicher gemäß Anspruch 2, bei dem im zweiten Modus die Adreßdecodierungsschaltung (220) nur eine der Plattenleitungen in jedem Segment (240) aktiviert.
Speicher gemäß Anspruch 3, bei dem die Adreßdecodierungsschaltung (220) in einem dritten Modus arbeitet, um alle Segmente (240) auszuwählen und alle Plattenleitungen in allen Segmenten (240) zu aktivieren.
Speicher gemäß einem der Ansprüche 1 bis 4, bei dem: die Adreßdecodierungsschaltung (130, 135) in dem ersten Modus nur die Bitleitungen (322) in dem ausgewählten Segment (240) zugreifbar macht; und die Adreßdecodierungsschaltung (220, 230) in dem zweiten Modus Treiberschaltungen (220) für alle Bitleitungen (322) aktiviert.
Speicher gemäß einem der Ansprüche 1 bis 5, der ferner eine Steuerungsschaltung aufweist, die ein Adreßsignal während einer geschlossenen internen Operation erzeugt, wobei die Adreßdecodierungsschaltung (220, 230) in dem zweiten Modus arbeitet und das Adreßsignal während der geschlossenen internen Operation decodiert.
FeRAM, der folgende Merkmale aufweist: einen Speicherabschnitt, der Speicherzellen (310), Bitleitungen (322) und Wortleitungen aufweist, wobei die Speicherzellen (310) in Reihen und Spalten angeordnet sind, wobei jede Reihe von Speicherzellen (310) mit einer entsprechenden der Wortleitungen verbunden ist, jede Spalte von Speicherzellen (310) mit einer entsprechenden der Bitleitungen (322) verbunden ist, wobei der Speicherabschnitt in Segmente (240) aufgeteilt ist, wobei jedes Segment die Bitleitungen (322) und die Speicherzellen in einem Satz der Spalten umfaßt, wobei jedes Segment (240) ferner Plattenleitungen und Treiberschaltungen (220) aufweist, wobei die Treiberschaltungen (220) jeweils mit den Plattenleitungen in dem Segment verbunden sind; eine erste Adreßdecodierungsschaltung (130), die eine Mehrzahl von Segmentauswahlsignalen erzeugt, wobei jedes Segmentsignal einem der Segmente (240) entspricht; und eine zweite Adreßdecodierungsschaltung (135), die eine Mehrzahl von Plattenleitungs-Auswahlsignalen erzeugt, wobei jedes Plattenleitungs-Auswahlsignal einer der Treiberschaltungen (220) in jedem Segment (240) entspricht, wobei jede Treiberschaltung (220) die verbundene Plattenleitung ansprechend auf die Aktivierung von sowohl dem entsprechenden Plattenleitungs-Auswahlsignal als auch dem Segmentauswahlsignal entsprechend dem Segment aktiviert, das die Treiberschaltung (220) enthält, wobei die erste Adreßdecodierungsschaltung (130) einen Normalmodus aufweist, in dem die erste Adreßdecodierungsschaltung nur eines der Segmentauswahlsignale aktiviert, und einen Testmodus aufweist, in dem die erste Adreßdecodierungsschaltung alle Segmentauswahlsignale gleichzeitig aktiviert.
Speicher gemäß Anspruch 7, bei dem die zweite Adreßdecodierungsschaltung (220) einen Normalmodus aufweist, in dem die zweite Adreßdecodierungsschaltung (220) nur eines der Plattenleitungs-Auswahlsignale aktiviert, und einen Testmodus, in dem die zweite Adreßdecodierungsschaltung (220) alle Plattenleitungs-Auswahlsignale gleichzeitig aktiviert.
Speicher gemäß Anspruch 8, bei dem der Speicher einen ersten Betriebsmodus, in dem die erste und die zweite Adreßdecodierungsschaltung (135, 130, 220, 230) in ihren jeweiligen Normalmodi arbeiten, einen zweiten Betriebsmodus, in dem die erste Adreßdecodierschaltung (130, 135) in ihrem Testmodus arbeitet und die zweite Adreßdecodierungsschaltung (220, 230) in ihrem Normalmodus arbeitet, und einen dritten Betriebsmodus aufweist, in dem die erste und die zweite Adreßdecodierungsschaltung (130, 135, 220, 230) in ihren jeweiligen Testmodi arbeiten.
Speicher gemäß einem der Ansprüche 7 bis 9, der ferner folgende Merkmale aufweist: eine Mehrzahl von Speicherabschnitten (240), wobei jeder Speicherabschnitt Speicherzellen (310), Bitleitungen (322) und Wortleitungen aufweist, wobei die Speicherzellen (310) in Reihen und Spalten angeordnet sind, wobei jede Reihe von Speicherzellen (310) mit einer entsprechenden der Wortleitungen verbunden ist, jede Spalte von Speicherzellen (310) mit einer entsprechenden der Bitleitungen (312) verbunden ist, wobei der Speicherabschnitt in Segmente aufgeteilt ist, wobei jedes Segment die Bitleitungen (312) und die Speicherzellen (310) in einem Satz der Spalten umfaßt, wobei jedes Segment ferner Plattenleitungen und Treiberschaltungen (220) aufweist, wobei die Plattenleitungen jeweils mit den Plattenleitungen in dem Segment verbunden sind; und eine dritte Adreßdecodierungsschaltung, die eine Mehrzahl von Abschnittauswahlsignalen erzeugt, wobei die dritte Adreßdecodierungsschaltung einen Normalmodus aufweist, in dem die dritte Adreßdecodierungsschaltung nur eines der Abschnittauswahlsignale aktiviert, und einen Testmodus, in dem die dritte Adreßdecodierungss chaltung alle Abschnittauswahlsignale gleichzeitig aktiviert.
Speicher gemäß einem der Ansprüche 7 bis 10, der ferner eine Steuerungsschaltung aufweist, die ein Adreßsignal während einer geschlossenen internen Operation erzeugt, wobei die erste Adreßdecodierungsschaltung (135, 130) in dem ersten Modus arbeitet, und die zweite Adreßdecodierungsschaltung (220, 230) das Adreßsignal während der geschlossenen internen Operation decodiert.
Beschleunigte Ermüdungsoperation, die folgende Schritte aufweist: a) Aktivieren von einer oder mehreren Wortleitungen, um FeRAM-Zellen (310) in einem FeRAM-Array auszuwählen; b) Aktivieren von einer oder mehreren Plattenleitungen, die den aktivierten Wortleitungen entsprechen; und c) gleichzeitiges Aktivieren von zumindest einigen der Bitleitungen in dem FeRAM-Array (110), wobei die aktivierten Pegel der Plattenleitungen und der Bitleitungen die Polarisierungszustände in den ausgewählten FeRAM-Zellen drehen.
Operation gemäß Anspruch 12, die ferner ein Wiederholen der Schritte b) und c) eine Anzahl von Malen aufweist, die ausreicht, um Ermüdungseffekte in den ausgewählten FeRAM-Zellen (310) hervorzurufen, wobei die aktivierten Pegel der Plattenleitungen und der Bitleitungen (312) sich von jeder Wiederholung zur nächsten Wiederholung verändern.
Operation gemäß Anspruch 13, bei der die Anzahl von Malen 10¹² oder mehr ist.
Operation gemäß Anspruch 13, bei der die eine oder die mehreren Wortleitungen während der Wiederholungen der Schritte b) und c) aktiviert bleiben.
Operation gemäß Anspruch 13, die ferner ein Wiederholen des Schritts a) vor jeder Wiederholung der Schritte b) und c) aufweist, wobei jede Wiederholung des Schritts a) einen Satz der Wortleitungen aktiviert, die sich von einem Satz der Wortleitungen unterscheiden, die während einer unmittelbar vorhergehenden Ausführung des Schritts a) aktiviert wurden.
Operation gemäß einem der Ansprüche 12 bis 16, bei der: Schritt a) ein gleichzeitiges Aktivieren einer Mehrzahl der Wortleitungen in dem FeRAM-Array aufweist, wobei jede der aktivierten Wortleitungen einer anderen der Plattenleitungen in dem FeRAM-Array entspricht; und Schritt b) ein gleichzeitiges Treiben von jeder der Plattenleitungen, die einer der aktivierten Wortleitungen entspricht, aufweist.
Operation gemäß Anspruch 17, bei der Schritt b) ein gleichzeitiges Treiben aller Plattenleitungen in dem FeRAM-Array aufweist.
Operation gemäß Anspruch 17, die ferner ein Wiederholen der Schritte b) und c) eine Anzahl von Malen aufweist, die ausreicht, um Ermüdungseffekte in den ausgewählten FeRAM-Zellen (310) hervorzurufen, wobei sich die aktivierten Pegel der Plattenleitungen und der Bitleitungen von jeder Wiederholung zur nächsten Wiederholung verändern.
Operation gemäß Anspruch 19, die ferner ein Wiederholen des Schritts a) vor jeder Wiederholung der Schritte b) und c) aufweist, wobei jede der Plattenleitungen einer Reihe von Wortleitungen entspricht, und die Wiederholungen des Schritts a) ein Aktivieren eines Satzes der Wortleitungen in der Reihe zyklisch durchlaufen, wodurch die FeRAM-Zellen (310), die mit den aktivierten Wortleitungen verbunden sind, ermüdet werden.