KR100969124B1 - 집적 메모리 - Google Patents

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KR100969124B1
KR100969124B1 KR1020030044083A KR20030044083A KR100969124B1 KR 100969124 B1 KR100969124 B1 KR 100969124B1 KR 1020030044083 A KR1020030044083 A KR 1020030044083A KR 20030044083 A KR20030044083 A KR 20030044083A KR 100969124 B1 KR100969124 B1 KR 100969124B1
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맥아담스휴피
그레이스제임스더블유
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애질런트 테크놀로지스, 인크.
텍사스 인스트루먼츠 인코포레이티드
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Abstract

FeRAM(100) 등의 메모리는 상당수의 메모리 셀(310)의 저장 상태를 동시에 변경시키고 신속하게 반복될 수 있는 가속화된 피로 동작을 실행시킨다. 일실시예에서, FeRAM(100)은 각각의 세그먼트(240)의 플레이트 라인이 다른 세그먼트(240)의 플레이트 라인과는 격리되는 다수의 세그먼트(240)를 포함한다. 제 1 피로 동작은 워드 라인에 대해 표준 기록/판독 디코딩을 이용하지만, 모든 세그먼트(240)를 동시에 활성화한다. 제 2 피로 동작은 모든 세그먼트(240)와 모든 플레이트 라인을 활성화하고, 각 플레이트 라인 그룹(270)의 메모리 셀(310)의 하나의 행을 실행시킨다. 제 3 피로 동작은 제 2 피로 동작과는 유사하지만, 제 3 피로 동작의 다수의 반복이 모든 FeRAM 셀(310)을 동일하게 피로화시키도록 플레이트 라인 그룹의 행을 순환시킨다.

Description

집적 메모리{ACCELERATED FATIGUE TESTING}
도 1은 본 발명의 일실시예에 따른 FeRAM의 블록도,
도 2는 도 1의 FeRAM의 섹션의 블록도,
도 3은 도 2의 섹션 내의 세그먼트를 도시하는 도면,
도 4는 본 발명의 일실시예에 따른 가속화된 피로 동작의 흐름도,
도 5는 본 발명의 다른 실시예에 따른 가속화된 피로 동작의 흐름도,
도 6은 본 발명의 또 다른 실시예에 따른 가속화된 피로 동작의 흐름도,
도면의 주요 부분에 대한 부호의 설명
100 : FeRAM 110 : FeRAM 코어
130 : 디코딩 회로 140 : 메인 제어 로직
150 : 프리차지 회로 160 : I/O 버퍼
210 : 섹션 제어 로직 220 : 플레이트 그룹 선택 로직
230 : 워드 라인 디코딩 및 구동 회로 240 : 세그먼트
250 : 세그먼트 제어 로직 260 : 센스 증폭기
270 : 비트 그룹
집적 회로 제조업자는 집적 회로를 종종 테스트하여, 실질적인 수명을 불필요하게 단축시킬 수 있는 잠재 결함(latent defects)을 가진 칩을 식별하려고 한다. 이러한 테스트를 필요로 하는 집적 회로의 일례는 강유전성의 랜덤 액세스 메모리(FeRAM)이다. 일반적으로, FeRAM은 각각의 메모리 셀이 적어도 하나의 강유전성 커패시터를 포함하는 메모리 셀 어레이를 포함한다. 각각의 강유전성 커패시터는 도전 플레이트 사이에 샌드위치된 강유전성 물질을 포함한다. FeRAM 셀에 데이터 비트를 저장하기 위해서, 기록 동작시에 기록 전압을 FeRAM 셀내의 강유전성 커패시터에 인가하여, 기록되는 데이터 비트와 관련된 방향으로 강유전성 물질을 분극화시킨다. 기록 전압이 소거된 후에 강유전성 물질에는 잔류 분극이 존재하고 있어서, 저장된 데이터 비트를 비휘발성 저장한다.
FeRAM에 대한 종래의 판독 동작은, 강유전성 커패시터의 하나의 플레이트를 하나의 비트 라인에 접속하고 다른 플레이트를 판독 전압으로 상승시킴으로써, FeRAM 셀에 저장된 데이터 비트를 결정한다. 강유전성 커패시터 내의 잔류 분극이 판독 전압에 대응하는 방향으로 있다면, 판독 전압은 강유전성 커패시터를 통하여 비교적 작은 전류를 발생시켜, 비트 라인 상의 전하 및 전압 변화를 작게한다. 잔류 분극이 초기에 판독 전압과 반대이면, 판독 전압은, 플레이트를 방전하여 비트 라인 상의 전하 및 전압을 비교적 크게 증가시켜, 잔류 분극의 방향을 플립(flip)한다. 센스 증폭기는 최종 비트 라인의 전류 또는 전압으로부터 그 저장된 값을 결정할 수 있다.
강유전성 커패시터의 분극 상태를 변경시키는 FeRAM 셀의 반복적인 판독 및 기록 동작은 강유전성 물질을 피로(fatigue)하게 하여 FeRAM 셀의 특성을 변경시킬 수 있다. 결과적인 피로(resulting fatigue)는 결국 고장(failure)을 야기할 수 있다. 특정 FeRAM 셀이 고장일 때를 예측하는 한가지 방법은 FeRAM 셀에 대한 일련의 판독 및 기록 동작을 수행하는 전후에 FeRAM 셀의 특성을 측정하는 것이다. 그 다음, FeRAM 셀의 특성에 있어서의 측정된 변경은 FeRAM 셀의 원하는 최소 수명으로 추정되어, FeRAM 셀이 여전히 동작가능한 지 여부를 산출한다. 이러한 추정이 원하는 최소 수명에 도달하기 전에 FeRAM 셀이 고장일 수 있음을 나타내면, FeRAM 셀은 잠재 결함을 가질 것이며, 메모리 소자 내의 여분(redundant)의 FeRAM 셀로 대체될 것이다.
FeRAM 셀의 고장 전에 최소 횟수의 판독 또는 기록 사이클은 메모리 소자에 상업적으로 실행가능한 수명을 제공하도록 커야 한다(예를 들어, 1015 사이클 정도 또는 그 이상). 고장 전의 상당수의 사이클은 피로 테스트를 시간 소모적으로 만들 수 있다. 예를 들어, 1015 판독/기록 사이클에서의 추정은 FeRAM 셀에 대해 1012 판독/기록 사이클을 실질적으로 수행하는 테스트를 상당히 필요로 할 수 있다. 그러나, 상당한 사이즈의 FeRAM(예를 들어, 4 메가비트의 FeRAM)의 모든 메모리 셀에 대하여 1012 판독 및 기록 동작을 수행하는 것은 실제로 며칠이 걸릴 수 있고, 이러한 테스트는 FeRAM의 제품 테스트에 대해 실행 불가능하게 만들고, FeRAM 설계를 테스트할 때 최소한 귀찮게 만든다. 추정은 테스트 시간을 감소시키기 위해서 FeRAM 셀 당 보다 적은 수의 판독 및 기록 사이클을 기초로 할 수 있지만, 사이클 수의 감소는 테스트의 정확도를 감소시킨다.
미국 특허 제 6,314,018 호에는 피로 테스트를 향상시킬 수 있는 테스트 동작 모드를 가진 FeRAM을 개시하고 있다. 이러한 FeRAM은 테스트 모드에서 2개의 플레이트 세그먼트를 동시에 펄스화할 수 있고 정상 모드에서 단일 플레이트 세그먼트를 펄스화할 수 있는 특정 FeRAM 구조를 이용한다. 그 다음, 테스트 모드는 정상 모드에서의 동작을 판독 또는 기록할 수 있는 것보다 많은 수의 FeRAM 셀에 동시에 액세스한다.
신뢰할 수 있는 FeRAM을 제공하기 위해 정확한 테스트를 필요로 하는 관점에서, 상업적으로 적절한 시간 내에 피로 테스트를 가능하게 하는 개선된 구조 및 프로세스가 추구된다.
본 발명의 일측면에 따르면, FeRAM은 피로 테스트를 가속시키는 테스트 모드 세트를 구현하는 구조를 가지고 있다. 하나의 테스트 모드는 FeRAM의 각 섹션(section)의 표준 판독/기록 동작에 대한 디코딩(decoding)을 이용하지만 모든 섹션을 동시에 수행한다. 다른 테스트 모드는 모든 플레이트-라인(plate-line) 그룹과 모든 세그먼트에 대해 플레이트-라인 그룹 당 하나의 행(row)을 동시에 수행한다. 동일 행은 반복적으로 수행되어 FeRAM의 일부를 상당히 피로(예를 들어, 1014 사이클)하게 하거나, 플레이트 라인 그룹의 행은 연속적으로 수행되어 상당수의 FeRAM 셀의 피로도를 테스트할 수 있다.
본 발명의 특정 실시예는 FeRAM과 같은 집적 메모리이다. 이 메모리는, 각각의 세그먼트가 비트 라인과, 그 비트 라인에 접속된 메모리 셀을 포함하는 다수의 세그먼트를 포함한다. 메모리 용의 어드레스 디코딩 회로는 판독 및 기록 동작에 대한 제 1 모드를 가지고 있으며, 제 1 모드에서, 어드레스 디코딩 회로는 하나의 세그먼트를 선택하고, 그 선택된 세그먼트내의 메모리 셀을 액세스가능하게 한다. 어드레스 디코딩 회로는 가속화된 피로 동작에 대한 제 2 모드를 가지고 있으며, 제 2 모드에서, 어드레스 디코딩 회로는 모든 세그먼트를 선택하고, 그 결과, 모든 세그먼트내의 메모리 셀은 상태의 변화에 대해 동시에 액세스가능하다. 제 1 모드에서, 일반적으로, 어드레스 디코딩 회로는 그 선택된 세그먼트 내의 비트 라인만을 액세스가능하게 하지만, 제 2 모드에서는, 어드레스 디코딩 회로는 모든 비트 라인에 대해 구동 회로를 활성화한다.
FeRAM에 있어서, 일반적으로, 각각의 메모리 셀은 선택 트랜지스터와 강유전성 저장 커패시터를 포함하며, 각각의 세그먼트는 메모리 셀의 각각의 서브세트에 접속된 플레이트 라인을 포함한다. 메모리 셀의 선택 트랜지스터는 저장 커패시터의 하나의 플레이트를 대응하는 비트 라인에 접속시키고, 각각의 플레이트 라인은 플레이트 라인에 대응하는 메모리 셀의 각각의 저장 커패시터의 다른 플레이트에 접속시킨다. 제 2 모드에서, 어드레스 디코딩 회로는 각각의 세그먼트의 플레이트 라인 중 하나의 플레이트 라인만을 활성화시키거나, 모든 플레이트 라인을 활성화한다. 모든 플레이트 라인을 활성화하면, 보다 많은 FeRAM 셀의 상태를 동시에 변경시킬 수 있지만, 일반적으로, 각각의 비트 라인에 결합된 다수의 FeRAM 셀의 분극 상태를 플립화하기 위해서는 보다 많은 비트 라인 전류를 필요로 한다.
본 발명의 다른 실시예는 하나 이상의 메모리 섹션과, 제 1 어드레스 디코딩 회로와, 제 2 어드레스 디코딩 회로를 포함하는 FeRAM이다. 각각의 메모리 섹션은 메모리 셀과, 비트 라인과, 워드 라인을 포함한다. 메모리 셀은, 각각의 행이 대응하는 하나의 워드 라인에 접속되어 있고 각각의 열이 대응하는 하나의 비트 라인에 접속되어 있는 행렬로 정렬되어 있다. 각각의 메모리 섹션은, 각각의 세그먼트가 비트 라인과 메모리 셀을 열 세트내에 포함하고 있는 세그먼트로 추가로 분할되어 있다. 각각의 세그먼트는 플레이트 라인과 구동 회로를 더 포함하고 있으며, 구동 회로는 세그먼트의 플레이트 라인에 각각 접속되어 있다. 제 1 어드레스 디코딩 회로는 세그먼트 선택 신호를 발생시키며, 제 2 어드레스 디코딩 회로는 플레이트 라인 선택 신호를 발생시킨다. 각각의 플레이트 라인 구동 회로는 구동 회로를 포함하는 세그먼트에 대응하는 세그먼트 선택 신호와 그 대응하는 플레이트 라인 선택 신호 모두의 활성화에 응답하여 그 접속된 플레이트 라인을 구동한다.
제 1 및 제 2 디코딩 회로의 테스트 모드는 가속화된 피로 동작을 실행한다. 특히, 제 1 어드레스 디코딩 회로는 제 1 어드레스 디코딩 회로가 세그먼트 선택 신호 중 하나만을 활성화하는 정상(normal) 모드와, 제 1 어드레스 디코딩 회로가 모든 세그먼트 선택 신호를 동시에 활성화하는 테스트 모드를 가질 수 있다. 유사 하게, 제 2 어드레스 디코딩 회로는, 제 2 어드레스 디코딩 회로가 하나의 플레이트 라인 선택 신호만을 활성화하는 정상 모드와, 제 2 어드레스 디코딩 회로가 모든 플레이트 라인 선택 신호를 동시에 활성화하는 테스트 모드를 가질 수 있다. 정상 판독 동작 및 기록 동작에 있어서, 제 1 및 제 2 어드레스 디코딩 회로는 그들의 각각의 정상 모드에서 동작한다. 하나의 가속화된 피로 동작에 있어서, 제 1 어드레스 디코딩 회로는 테스트 모드에서 동작하고, 제 2 어드레스 디코딩 회로는 정상 모드에서 동작하며, 다른 가속화된 피로 동작은 제 1 및 제 2 어드레스 디코딩 회로를 그들의 각각의 테스트 모드에서 동작시킨다.
메모리가 다수의 섹션을 포함할 때, 제 3 어드레스 디코딩 회로는 복수의 섹션 선택 신호를 발생시킬 수 있다. 제 3 어드레스 디코딩 회로는, 제 3 어드레스 디코딩 회로가 하나의 섹션 선택 신호만을 활성화하는 정상 모드와, 제 3 어드레스 디코딩 회로가 모든 섹션 선택 신호를 동시에 활성화하는 테스트 모드를 가진다.
본 발명의 또 다른 실시예는 (a) 하나 이상의 워드 라인을 활성화하여 FeRAM 어레이에서 FeRAM 셀을 선택하는 단계와, (b) 활성화된 워드 라인에 대응하는 하나 이상의 플레이트 라인을 활성화하는 단계와, (c) FeRAM 어레이내의 모든 비트 라인을 동시에 활성화하는 단계를 포함하는 가속화된 피로 동작에 관한 것으로, 여기서, 플레이트 라인과 비트 라인의 활성화된 레벨은 선택된 FeRAM 셀 내의 분극 상태를 플립화한다. 단계 (b)와 (c)는 일반적으로 상당수의 횟수(예를 들어, 1012 - 1014 회) 반복되어 그 선택된 FeRAM 셀을 피로화한다. 플레이트 라인과 비트 라인의 활성화된 레벨은 일반적으로 FeRAM 셀의 상태를 플립화하는 데 필요한 만큼 각각의 반복 동안에 변한다. 단계 (a)에서 선택된 FeRAM 셀은 단계 (b)와 (c)의 모든 단계 동안에 유지될 수 있거나, 단계 (a)의 반복은 피로화되는 FeRAM 셀을 식별하는 범위에서 그 선택된 워드 라인 어드레스를 순환시킬 수 있다.
단계 (a)가 다수의 워드 라인을 동시에 활성화시킬 때, 일반적으로, 워드 라인은 FeRAM 어레이 내의 상이한 플레이트 라인에 대응하도록 선택되어 대규모 플레이트 라인 구동 회로를 필요 없게 한다. 일반적으로, 단계 (b)에 의해, 플레이트 라인 구동 회로는 활성화된 워드 라인에 대응하는 모든 플레이트 라인을 동시에 구동하며, 단계 (b)에 의해, FeRAM 어레이 내의 모든 플레이트 라인을 동시에 구동함으로써 상당수의 FeRAM 셀을 동시에 순환시킬 수 있다.
본 발명의 일실시예에 따르면, FeRAM은 가속화된 피로 테스트 동작에 대한 테스트 모드를 실행하는 어레이 구조 및 디코딩 회로를 구비하고 있다. 도 1은 본 발명의 일실시예에 따른 FeRAM(100)의 블록도이다. FeRAM(100)은 FeRAM 코어(110), 디코딩 회로(130, 135), 메인 제어 로직(140), 프리차지 회로(150), 및 I/O 버퍼(160)를 포함하고 있다. FeRAM 코어(110)는 데이터 저장용 FeRAM 셀을 포함하며, 디코딩 회로(130, 135)는 FeRAM 코어(110)의 특정 FeRAM 셀에 액세스하는 판독, 기록 및 가속화된 피로 동작에 대한 어드레스 신호를 디코딩 또는 해석한다. 메인 제어 로직(140)은 판독 동작, 기록 동작 및 가속화된 피로 동작을 포함하는 FeRAM(100)의 동작을 제어한다. 프리차지 회로(150)와 I/O 버퍼(160)는 FeRAM 코어(110)에 기록하기 위한 입력 데이터 신호와 FeRAM 코어(110)로부터 판독되는 출력 데이터 신호에 협력하여 작용한다.
도 1의 실시예에서, FeRAM 셀을 포함하는 FeRAM 코어(110)는 어드레스 디코딩 및 데이터 액세스를 위한 8개의 섹션(120-0 내지 120-7)으로 분할된다. 섹션(120-0 내지 120-7)은 2×4 어레이를 보다 명확하게 형성하고, 각각의 쌍의 섹션(120-0, 120-4), (120-1, 120-5), (120-2, 120-6) 또는 (120-3, 120-7)은 4 메가비트 소자의 FeRAM(100)을 형성하는 1 메가 비트의 데이터 저장부를 포함한다. FeRAM(100)내의 섹션의 사이즈, 구조 및 개수는 본 발명의 일실시예를 명확하게 설명하는 단순한 예이다. 알 수 있는 바와 같이, 본 명세서에 기재된 4 메가비트 구조는 본 발명의 사상으로부터 벗어나지 않는 범위에서 사이즈가 축소 또는 확장될 수 있고, 배치를 변경할 수 있다.
FeRAM 코어(110)의 FeRAM 셀로의 액세스에 있어서, 섹션 쌍의 디코더(130)는 2개의 어드레스 비트를 디코딩하고, 4개의 선택 신호(SCPSEL0, SCPSEL1, SCPSEL2 및 SCPSEL3) 중 하나를 활성화하여, 액세스를 위해서 선택된 메모리 셀을 포함하는 수평 인접의 쌍의 섹션(120-0, 120-4), (120-1, 120-5), (120-2, 120-6), (120-3, 120-7)을 선택한다. 각각의 섹션(120-0 내지 120-7)은 16개의 세그먼트를 포함하고, 세그먼트 그룹 디코더(135)는 5개의 어드레스 비트를 디코딩하고 세그먼트 선택 신호(SGSEL0 내지 SGSEL31) 중 하나를 활성화함으로써, 그 선택된 쌍의 섹션으로부터 하나의 세그먼트를 선택한다.
도 2는 도 1의 메모리 코어(110)의 섹션(120)의 실시예에 대한 블록도이다. 실시예에서, 각각의 섹션(120)은 섹션(120)의 16개의 세그먼트 전체에 연속적인 512개의 워드 라인(WL0 내지 WL511)을 포함한다. 메모리 코어(110)의 각각의 섹션(120)은 섹션 제어 로직(210), 플레이트 그룹 선택 로직(220), 워드 라인 디코드 및 구동 회로(230, 235), 및 16개의 세그먼트(240-0 내지 240-15)를 더 포함한다. 각각의 세그먼트(240)는 64개의 비트 라인과, 세그먼트 제어 로직(250)과, 64개의 센스 증폭기(260)와, 16개의 비트 그룹(270)을 포함한다. 각각의 비트 그룹(270)은 공통의 플레이트 라인을 가진 FeRAM 셀 세트를 포함하며, 관련된 플레이트 구동 회로(225)는 각각의 비트 그룹(270)의 플레이트 라인 전압 PL<0:15>을 제어한다.
FeRAM(100)의 정상 판독 또는 기록 동작에 의해 64개의 FeRAM 셀을 동시에 액세스한다. 정상적인 액세스를 위한 FeRAM 셀 선택은 워드 라인(WL0 내지 WL511) 중 선택된 하나를 활성화하는 단계와, 선택된 세그먼트(240)를 글로벌 I/O 버스에 접속하는 단계와, 그 선택된 세그먼트(240) 내에 있고 그 선택된 워드 라인에 대응하는 플레이트 라인만을 동시에 활성화하는 단계를 포함한다. 워드 라인 활성화는 섹션 쌍의 선택 신호(SCPSEL0 내지 SCPSEL3) 중 하나를 활성화하여 한 쌍의 섹션(120)을 선택하는 섹션 쌍의 디코더(130)를 포함한다. 그 선택된 섹션(120)의 플레이트 그룹 선택 로직(220)은 비트 그룹(270)이 대응하는 어드레스 신호 A<9:6>로부터 그 선택된 메모리 셀의 행 어드레스를 결정하고, 플레이트 그룹 선택 로직(220)에 의해 활성화된 워드 라인 디코더(230)는 어드레스 신호 A<5:1>를 디코딩을 하여, 관련된 워드 라인 구동 회로(235)가 그 선택된 워드 라인을 활성화한다. 플레이트 그룹 선택 로직(220)과 세그먼트 그룹 디코더(135) 모두가 선택하는 플레이트 라인 구동 회로(225)만이 그 대응하는 플레이트 라인을 활성화한다.
도 3은 관련된 비트 라인(BL0 내지 BL63)과 센스 증폭기(260-0 내지 260-63)를 가진 예시적인 비트 그룹(270)을 도시하고 있다. 실시예에서, 비트 그룹(270)은, 비트 그룹(270)에 대해 플레이트 라인에 하나의 플레이트가 접속되고 제 2 플레이트가 선택 트랜지스터(314)를 통해 하나의 비트 라인에 접속된 강유전성 커패시터(312)를 각각의 FeRAM 셀(310)이 포함하는 FeRAM 셀(310) 어레이이다. 다른 FeRAM 셀과, 보상 비트 라인에 접속된 2개의 강유전체 커패시터를 포함하는 등의 비트 그룹 구조는 본 발명의 다른 실시예에 또한 사용될 수 있다.
정상 기록 동작에 있어서, 글로벌 I/O 버스 상의 신호 GIO<63:0>는 기록되는 데이터 비트를 나타낸다. 글로벌 I/O 버스는 선택된 세그먼트의 비트 라인 BL63 내지 BL0에 접속되어 있고, 비트 라인 전압과 활성화된 플레이트 라인의 전압 간의 전압차는 FeRAM 셀의 선택된 행 내의 FeRAM 셀(310)의 분극 상태를 설정하여 기록되는 데이터 값을 나타낸다.
정상 판독 동작에 있어서, 선택된 비트 라인 그룹의 플레이트 라인의 활성화에 의해서, 선택된 FeRAM 셀 내의 강유전체 커패시터(312)를 통해 비트 라인 BL0 내지 BL63에 전류가 흐르게 된다. 활성화된 플레이트 라인은 선택된 행의 모든 강유전체 커패시터를 강제적으로 동일한 분극 상태로 만들고, 각각의 비트 라인으로의 전류 또는 전하의 양은 활성화된 플레이트 라인이 강유전체 커패시터(312)의 분극 상태를 플립화하는 것에 따라서 변한다. 센스 증폭기(260)는 비트 라인의 전압 또는 전류를 감지하여 글로벌 I/O 버스에 출력되는 데이터 값을 생성할 수 있다.
비트 라인 BL0 내지 BL63은 세그먼트(240) 내의 모든 비트 그룹(270-0 내지 270-15)에 거쳐서 연속적이며, 판독 동작 동안에 센스 증폭기(260)에 접속되어 있다. 도 3에서 비트 그룹(270)의 한 측면 상에 있는 것에 대해서 설명되어 있지만, 센스 증폭기(260)의 절반은 일반적으로 비트 라인 BL0 내지 BL63의 반대측 단부 상에 존재하여 비트 라인 BL0 내지 BL63의 피치 내에 센스 증폭기(260)를 용이하게 배치할 수 있다.
예시적인 실시예에서, 센스 증폭기(260) 각각은, "FeRAM with a Single Access/Multiple-Comparison Operation"의 미국 특허 출원 제 10/115,753 호에 개시된 바와 같은 비교기 유형의 센스 증폭기이다. 각각의 센스 증폭기(260)는 감지 동작 동안에 동작하여, 비트 라인의 전압을 변경하지 않고, 부착된 비트 라인 상의 전압과 기준 전압 발생기(265)로부터의 기준 전압(VREF)을 비교한다. 출력 구동기(350)는 데이터 신호 GI0<63:0>를 구동하여, 감지 동작의 종료까지 감지 증폭기가 결정하는 데이터 값을 나타내며, 후 기록(write back) 회로(360)는 판독 동작 후에 그 선택된 FeRAM 셀(310)에 데이터 값을 저장하는 후 기록 동작에 필요한 비트 라인 전압을 설정한다.
비트 라인 BL0 내지 BL63에 연결된 구동 회로(370)는 본 발명의 가속화된 피로 동작을 위해서 비트 라인 전압을 풀 업 또는 풀 다운한다. 도 4는 본 발명의 일실시예에 따른 가속화된 피로 동작(400)의 흐름도이다. 가속화된 피로 동작(400)은 FeRAM 셀을 2개의 분극 상태 사이에서 신속하게 순환시킨다. 피로 동작(400)은, 피로 동작(400)이 보다 많은 FeRAM 셀에 동시에 액세스하기 때문에, 그리고, 피로 동작(400)은 정상 동작을 필요로 하는 데이터 I/O 및 감지 시간과 관련된 딜레이를 피할 수 있기 때문에, 정상 판독 및 기록 동작을 수행하는 것에 비해 가속화된다.
가속화된 피로 동작(400)은 모든 섹션 및 모든 세그먼트를 선택함으로써 단계(410)에서 개시한다. 도 1의 메모리(100)에서, 메인 제어 로직(140)에 의해 섹션 쌍의 디코더(130)와 세그먼트 그룹 디코더(135)는, 모든 섹션 쌍의 선택 신호 SCPSEL0 내지 SCPSEL3과 모든 세그먼트 선택 신호 SGSEL0 내지 SGSEL31이 모든 섹션(120) 및 세그먼트(240)를 선택하도록 동시에 활성화되는 테스트 모드로 동작한다.
단계(420)에서, 어드레스 신호는 각각의 섹션(120)에서 하나의 행을 선택하여, 가속화된 피로 동작(400)의 대상인 FeRAM 셀을 식별한다. 외부 소스는 FeRAM 칩의 I/O 패드를 통해 어드레스 신호를 입력할 수 있고, 또는 내부 제어 회로가 어드레스 신호를 발생시킬 수 있다. 예를 들어, 메모리(100)에서, 테스트 모드일 때의 메인 제어 로직(140)은 각각의 섹션(120)에서 FeRAM 셀의 행을 선택하는 어드레스 신호 A<9:0>를 발생시킬 수 있다. 각각의 섹션(120) 내에서, 플레이트 그룹 선택 로직(220), 워드 라인 디코더(230), 및 워드 라인 구동기(235)의 정상적인 어드레스 디코딩은 워드 라인 WL0 내지 WL511 중 하나를 선택하여 활성화한다.
선택된 가속화된 피로 동작에 대한 행 어드레스에 있어서, 단계(430)는 선택된 플레이트 라인과 모든 비트 라인을 선택된 FeRAM 셀의 분극 상태를 플립화하는 레벨로 구동한다. 본 발명의 일실시예에서의 플레이트 라인에 있어서, 플레이트 그룹 선택 로직(220)의 선택된 행 어드레스의 정상적인 어드레스 디코딩은 플레이트 라인 선택 신호 PSEL0 내지 PSEL15 중 하나를 활성화한다. 세그먼트 선택 신호 SGSEL0 내지 SGSEL31 모두가 활성화되기 때문에, 각각의 세그먼트(240)는, 세그먼트 제어 로직(250)이 선택하는 전압(예, Vcc 또는 Vss)으로 그 대응하는 플레이트 라인을 구동함으로써, 그 활성화된 플레이트 라인 선택 신호에 응답하는 플레이트 구동 회로(225)를 포함한다. 구동기(225)가 그 선택된 플레이트 라인을 구동하는 것과 동시에, 비트 라인 바이어스 회로(370)는 그 활성화된 플레이트 라인의 전압에 대한 보상인 전압으로 모든 비트 라인을 구동한다.
그 선택된 FeRAM 셀의 분극 상태를 플립화하는 단계(430)에서는, 그 선택된 FeRAM 셀의 현재 분극 상태에 따라서, 상이한 전압을 비트 라인과 그 선택된 플레이트 라인에 인가한다. 보다 상세하게는, 그 선택된 FeRAM 셀이 제 1 분극 상태에 있는 경우에, 메인 제어 회로(140)는 신호 BLHIB를 활성화하고 신호 BLLO를 비활성화시키며, 세그먼트 제어 로직(250)은 신호 PLLO를 활성화하고 신호 PLHIB를 비활성화한다. 응답하여, 비트 라인 바이어스 회로(370)는 모든 세그먼트(240)의 모든 비트 라인 BL0 내지 BL63를 공급 전압(VDD)에서 구동하며, 플레이트 구동 회로(225)는 모든 세그먼트(240)의 선택된 플레이트 라인을 접지하여, 그 선택된 FeRAM 셀을 강제로 제 2 분극 상태로 만든다. 그 선택된 FeRAM 셀이 제 2 분극 상태인 경우에, 메인 제어 로직(140)은 신호 BLHIB를 비활성화시키고 신호 BLLO를 활성화하며, 세그먼트 제어 로직(250)은 신호 PLL0를 비활성화시키고 신호 PLHIB를 활성화한다. 그 다음, 비트 라인 바이어스 회로(370)는 모든 세그먼트(240)의 모든 비트 라인 BL0 내지 BL63을 접지하고, 플레이트 구동 회로(225)는 각각의 선택된 플레이트 라인을 공급 전압(VDD)에서 구동한다.
단계(440)는 선택된 FeRAM 셀의 다른 사이클이 필요한지 여부를 결정하는 결정 단계이다. 다른 사이클이 필수적인 경우에, 동작(400)은 단계(440)에서 역으로 단계(430)로 진행하여 그 선택된 메모리 셀의 분극 상태를 다시 플립화한다. 예시적인 가속화된 피로 동작은 1012 내지 1014 범위의 횟수로 FeRAM 셀의 분극 상태를 플립화할 것이다. 동작(400)이 그 선택된 FeRAM 셀 세트에 대하여 목표 횟수의 사이클에 도달한 후에, 단계(450)는 메모리 셀의 임의의 다른 행이 테스트를 필요로 하는지 여부를 결정한다. 필요하다면, 동작(400)은 단계(450)에서 역으로 단계(420)로 진행하여, 다른 세트의 FeRAM 셀을 식별하는 다른 행 어드레스를 선택한다. 소망의 FeRAM 셀이 모두 피로화된 경우에, 가속화된 피로 동작(400)이 행해지고, 다른 테스트에 의해 그 선택된 FeRAM 셀의 성능을 측정하여 피로로 인해 야기되는 FeRAM 셀의 변화를 검출할 수 있다.
가속화된 피로 동작(400)이 FeRAM 셀을 피로화하는 종래 방법에 비해 가지고 있는 한가지 장점은 피로 동작(400)이 정상 판독 및 기록 동작을 행하는 것보다 상당수의 FeRAM을 동시에 액세스하고 피로화한다는 것이다. 특히, FeRAM(100)의 정상 판독 또는 기록 동작이 하나의 세그먼트(240)(64개의 FeRAM 셀) 내의 FeRAM 셀의 하나의 행에 영향을 미치지만, 가속화된 피로 동작은 각각의 세그먼트(240)(즉 대략 128×64 FeRAM 셀) 내의 하나의 행에 동시에 영향을 미친다. 또한, 각각의 세그먼트의 하나의 행만이 액세스되며, 각각의 세그먼트(240)는, 필요한 전류를 제공하여, 가속화된 피로 동작(400) 동안에 기록 및 판독 동작을 모사하기 위해 사이즈를 증가할 필요가 없는 워드 라인, 비트 라인 및 플레이트 라인에 대한 개별적인 바이어스 회로를 가진다.
도 5는 상당수의 FeRAM 셀을 동시에 피로화할 수 있는 가속화된 피로 동작(500)의 흐름도를 도시하고 있다. 피로 동작(500)은 피로 동작(400)(도 4)와 동일한 방식으로 단계(410)에서 시작하고, FeRAM의 모든 섹터와 세그먼트를 동시에 선택하거나 활성화한다.
가속화된 피로 동작(500)의 단계(520)는 모든 세그먼트의 모든 플레이트 라인 그룹 내의 워드 라인을 선택하여 활성화한다. 예를 들어, 도 1의 메모리(100)에서, 메인 제어 로직(140)은 신호 AF와 신호 AFPG16를 활성화하여, 가속화된 피로 동작(500)을 개시한다. 활성화된 신호 AF에 의해, 섹션 쌍의 디코더(130)와 세그먼트 디코더(135)는 선택 신호 SCPSEL0 내지 SCPSEL3 및 SGSEL0 내지 SGSEL31을 동시에 활성화할 수 있다. 활성 신호 AFPG16에 의해, 플레이트 그룹 선택 로직(220)(도 2)은 모든 플레이트 라인 선택 신호 PLSEL0 내지 PLSEL15를 동시에 활성화할 수 있다. 플레이트 라인 선택 신호 PLSEL0 내지 PLSEL15를 활성한 상태에서, 각각의 워드 라인 디코더(230)는 하나의 워드 라인을 선택한다. 결과적으로, 각각의 세그먼트(240)(및 각각의 섹션(120))는 16개의 동시 활성화된 워드 라인을 가진다.
각각의 세그먼트에서 다수의 워드 라인을 활성화한 상태에서, 단계(530)는 선택된 FeRAM 셀의 분극 상태를 플립화하는 레벨에서 모든 플레이트 라인과 모든 비트 라인을 구동한다. 메모리(100)에서, 모든 플레이트 라인 선택 신호를 활성화함으로써, 모든 플레이트 라인 구동 회로(225)(도 2)는 그들의 각각의 플레이트 라인을 구동할 수 있다. 비트 라인 구동 회로(370)는, 플레이트 라인 전압과 결합하여 그 선택된 FeRAM 셀의 분극을 플립화하는 보상 전압 레벨에서 모든 비트 라인을 동시에 구동한다. 단계(430)에 있어서 상술한 바와 유사한 방식으로, 비트 라인과 플레이트 라인의 구동 전압은 그 선택된 FeRAM 셀의 현재의 분극 상태에 따라서 변한다.
가속화된 피로 동작(500)은 상당수의 FeRAM 셀에 동시에 액세스하지만, 대부분의 경우에는, 대규모 구동 회로를 필요로 하지 않는다. 특히, 도 2의 실시예에서, 각각의 워드 라인 구동 회로(235)는 단일의 워드 라인을 구동하고, 각각의 플레이트 구동 회로(225)는 단일의 플레이트를 구동한다. 따라서, 정상 기록 및 판독 액세스에 필요한 사이즈를 가진 회로(225, 235)는 가속화된 피로 동작에 있어서는 충분하다. 그러나, 비트 라인 구동 회로(370)(도 3)의 트랜지스터는 충분한 전류를 제공하여 다수의 FeRAM 셀의 분극 상태를 동시에 플립화하여야 하며, 그에 따라서 사이즈가 정해져야 한다. 회로(370)의 트랜지스터는 플레이트 라인 구동기(225)의 대응하는 트랜지스터의 대략 1/4 크기이어야 한다. 그 이유는 PL 구동기가 64개의 FeRAM 셀의 커패시터 부하를 구동하고, 회로(370)의 트랜지스터만이 가속화된 피로 동작(500)의 실시예에서 16개의 FeRAM 셀을 구동하여야 하기 때문이다.
가속화된 피로 동작은 단기간에 모든 FeRAM 셀을 피로화하도록 확장될 수 있다. 특히, 동작(500)은 플레이트 라인 그룹 당 하나의 행 FeRAM을 액세스하기 때문에, 모든 FeRAM 셀은 하나의 플레이트 라인 그룹을 커버하는 행 어드레스 세트를 이용하여 액세스될 수 있다. 도 6은 전체 FeRAM에 대한 피로 동작(600)의 흐름도이다. 피로 동작(600)은 피로 동작(500)과 동일한 방식으로 수행되는 단계(410, 520, 530, 540)를 포함한다. 피로 동작(600)은 FeRAM의 완전한 유효 범위를 제공하는 값(예, 0 내지 31)을 통해 행 어드레스의 사이클을 유발하는 단계(640)를 더 포함한다. 따라서, 피로 동작(600)은, 워드 라인 어드레스를 통한 사이클이 분극 상태의 사이클의 반복 횟수 내에 있기 때문에 모든 FeRAM 셀에 동등한 피로(even fatigue)를 제공할 수 있다.
상술한 가속화된 피로 동작은 FeRAM에 대한 피로의 영향을 테스트하는데 걸리는 시간을 상당히 감소시킨다. 일반적으로, FeRAM의 전개 동안에 피로 효과를 정확히 특성화하기 위해서, 메모리 셀은 여러 조건 하에서 시간이 허용하는 사이클만큼 많이 실행된다. 테스트가 이론적으로 1016 회 이상 메모리를 동작시킬 수 있음을 나타내면, 10년의 수명이 보장될 수 있다. 그러나, 80ns의 사이클 시간에 종래의 기록 동작을 이용하는 피로 동작은 메모리 셀을 1012 회 실행시키는데 대략 2일(즉, 1012×80ns×2 ~ 44.4 시간)의 테스트 시간이 필요하고, 메모리 셀을 1014 회 실행시키는 데 대략 6개월(즉, 1014×80ns×2 ~ 6 개월)의 테스트 시간이 필요하다.
종래의 기록 동작을 이용하여 동시에 실행될 수 있는 메모리 셀의 수는 일반적으로 데이터 경로의 폭에 따라 다르며 128개의 메모리 셀 미만이다. 따라서, 정상적인 액세스(예, 기록 동작)를 이용하는 평균 사이즈의 메모리의 상당 부분에 대한 피로 테스트는 너무 많은 시간을 필요로 하여 비실용적이다. 실시예의 가속화된 피로 동작(400, 500, 600)은 128개의 세그먼트를 활성화하고, 각각의 세그먼트 내의 선택가능한 서브세트의 행을 실행시킨다. 실시예에서, 가속화된 피로 동작(400)은 각각의 세그먼트 내의 하나의 행을 실행시켜서, 클럭 사이클 당 8,192개의 메모리 셀(즉, 128개의 세그먼트×1 행×64)을 동시에 실행시킬 수 있다. 가속화된 피로 동작(500, 600)은 각각의 세그먼트 내의 16개의 행을 실행시켜서, 131,072개의 메모리 셀(즉, 128개의 세그먼트×16 행×64)을 동시에 실행시킬 수 있다.
가속화된 피로 동작은 여전히 메모리 셀을 1012 회 실행시키기 위해서 2×1012의 클럭 사이클을 필요로 한다. 그러나, 실행 시퀀스는 정상 기록 동작보다는 매우 단순하다. 기록되는 시퀀스는 이미 기지의 사실이기 때문에("01010..."), 본 발명에 따른 가속화된 피로 동작은 데이터를 어레이의 외측으로부터 가져올 필요가 없다. 가속화된 피로 동작은 상당한 딜레이를 제거하는 폐쇄형 내부 동작일 수 있다. 피로 동작(400, 500)의 다른 장점은, 동일 행이 반복적으로 액세스되기 때문에, 워드 라인이 펄스화되지 않아도 되며, 공급 전압(VDD)에서 유지될 수 있다는 것이다. 가속화된 피로 동작에 대한 클럭 주기는 정상적인 메모리 액세스에 대한 클럭 주기보다는 매우 작을 수 있다. 예를 들어, 10ns의 클럭 주기에 의해, 가속화된 피로 동작(400)은 8,192개의 메모리 셀을 단지 5½시간(1012×10ns×2 = 5.5시간)에 1012회 실행할 수 있으며, 23일(1014×10ns×2)에 1014회 실행할 수 있다. FeRAM의 전개 및/또는 제조 동안에 피로 테스트를 보다 실용적으로 행하는데 걸리는 시간은 매우 짧다.
본 발명이 특정 실시예를 기준으로 설명되어 있지만, 이러한 설명은 단지 본 발명의 응용예이며, 한정하고자 하는 것은 아니다. 예를 들어, 상술한 피로 동작이 예시적인 FeRAM의 구조와 사이즈에 대하여 설명되어 있지만, 메모리의 사이즈와 구조에 맞게 피로 동작이 사용될 수 있다. 개시된 본 발명의 실시예의 특징의 조합 및 여러 다른 변형예은 다음의 청구범위에 정의된 본 발명의 범위 내에 있다.
본 발명에 따르면, 피로 테스트를 가속화하는 테스트 모드 세트를 구현하는 구조를 가지고 있는 FeRAM를 제공할 수 있다.

Claims (12)

  1. 집적 메모리로서,
    복수의 비트 라인 및 상기 비트 라인에 접속된 메모리 셀의 어레이를 제각각 포함하는 복수의 세그먼트들과,
    폐쇄형 내부 동작(closed internal operation) 동안에 값들의 세트를 순환하는 어드레스 신호를 발생시키는 제어 회로와,
    제 1 모드 및 제 2 모드를 갖는 어드레스 디코딩 회로를 포함하되,
    상기 어드레스 디코딩 회로는 판독 및 기록 동작을 위한 상기 제 1 모드로 동작하며, 상기 제 1 모드에서, 상기 어드레스 디코딩 회로는 상기 세그먼트들 중 하나의 세그먼트를 선택하고, 상기 선택된 세그먼트 내의 메모리 셀만을 액세스 가능하게 만들며,
    상기 어드레스 디코딩 회로는 상기 세그먼트를 모두 선택하도록 상기 제 2 모드로 동작하여 상기 모든 세그먼트의 메모리 셀이 상태의 변경을 위해서 동시에 액세스 가능하게 하고, 상기 제 1 모드의 판독 및 기록 동작을 배제하는 상기 폐쇄형 내부 동작 동안에 각각의 상기 세그먼트의 적어도 하나의 행의 메모리 셀을 선택하도록 상기 어드레스 신호를 디코딩하는
    집적 메모리.
  2. 제 1 항에 있어서,
    상기 세그먼트 각각은, 상기 어레이 내의 상기 메모리 셀의 서브세트에 제각각 접속된 복수의 플레이트 라인(plate line)을 더 포함하며,
    각각의 상기 메모리 셀은 선택 트랜지스터 및 저장 커패시터를 포함하되, 상기 선택 트랜지스터는 상기 비트 라인 중 대응하는 하나의 비트 라인에 상기 저장 커패시터의 제 1 플레이트를 접속하고, 상기 저장 커패시터의 제 2 플레이트는 상기 플레이트 라인 중 대응하는 하나의 플레이트 라인에 접속되는,
    집적 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 모드에서, 상기 어드레스 디코딩 회로는 상기 각각의 세그먼트의 플레이트 라인 중 하나의 플레이트 라인만을 활성화시키는
    집적 메모리.
  4. 제 3 항에 있어서,
    상기 어드레스 디코딩 회로는 제 3 모드로 동작하여 상기 세그먼트 모두를 선택하고, 상기 모든 세그먼트 내의 플레이트 라인 모두를 활성화시키는
    집적 메모리.
  5. 제 1 항에 있어서,
    상기 제 1 모드에서, 상기 어드레스 디코딩 회로는 상기 선택된 세그먼트 내의 비트 라인만을 액세스할 수 있게 하고,
    상기 제 2 모드에서, 상기 어드레스 디코딩 회로는 상기 비트 라인 모두에 대한 구동 회로를 활성화시키는
    집적 메모리.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제 2 모드로 동작하는 상기 어드레스 디코딩 회로에 의해 선택되는 상기 모든 세그먼트와 결합될 때 상기 어드레스 신호의 상기 값들의 세트는 상기 메모리 셀의 완전한 커버리지를 제공하는
    집적 메모리.
  12. 제 1 항에 있어서,
    각각의 상기 세그먼트는 상기 어레이 내의 상기 메모리 셀의 서브세트에 제각각 접속되는 복수의 플레이트 라인을 더 포함하고,
    상기 폐쇄형 내부 동작 동안, 상기 어드레스 디코딩 회로는 상기 제어 회로로부터의 상기 어드레스 신호를 디코딩하고, 각각의 상기 플레이트 라인마다, 상기 플레이트 라인에 접속된 상기 메모리 셀의 서브세트의 내의 상기 메모리 셀의 적어도 하나의 행을 선택하는
    집적 메모리.
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