CN1183549C - 用于检测存储器的测试装置 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 117
- 230000015654 memory Effects 0.000 title claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000009434 installation Methods 0.000 claims description 71
- 238000003860 storage Methods 0.000 claims description 68
- 230000002950 deficient Effects 0.000 claims description 12
- 230000005055 memory storage Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 6
- 238000000638 solvent extraction Methods 0.000 claims description 2
- 210000004027 cell Anatomy 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 11
- 239000000523 sample Substances 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 230000002349 favourable effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000010998 test method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012956 testing procedure Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
- G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
Abstract
本发明涉及一种用于测试一种在衬底(1)上或内形成的存储器的测试装置(4)，存储器具有大量存储单元(2)，其中此测试装置按照测试程序对存储器进行测试，测试装置(4)具有一解释程序装置，它按照测试程序驱动并测试存储器，测试程序存储于待测存储器中。本发明还涉及一种用于测试存储器的方法以及一种包含具有大量形成在公共衬底上的电路(1a)，尤其是存储器的电路装置，该电路装置在这些电路之间具有中间空间(55)用于将这些电路分开，其中在中间空间(55)中形成引线(51)将单个电路(1a)相互连接和/或与一个或多个附加电路连接。
Description
技术领域
本发明涉及一种用于检测存储器的测试装置，尤其是一种任意选择存取类型的半导体存储器，该存储器具有大量分配有位线的存储单元，这些位线借助控制电路可以与由存储器引出的输入/输出线连接，由此在此存储器上测试装置按照检测程序实现由若干单个测试构成的存储器的检测。本发明还涉及一种用于测试存储器的方法，以及一种具有大量形成在公共衬底上的待测电路的电路装置，这些待测电路在随后的制造工艺中被分开。
背景技术
在半导体存储器的存储单元阵列变得越来越大，代次进步越来越快的时候-可以说估计容量每三年实现约4倍增长(例如从64MB DRAM代到256MB DRAM代)-半导体存储器存储单元的测试是必不可少的，因为在一定情况下仅一个有缺陷的存储单元就可以导致整个半导体存储器完全停止运行。所以在大部分半导体存储器中设置冗余存储单元，冗余存储单元替代有缺陷的存储单元作出响应。但同样为此需要检测整个存储器，即检测每个半导体存储单元的功能，以便必要时可以以这种方式用冗余存储单元替代经鉴定有错误的存储单元。为此目前使用通常所说的测试器，借助放在接触面上的探针与尚处于晶片连接中的半导体芯片接触。同样也有与已装管壳的或已加引线的半导体芯片接触的测试器。在与半导体芯片接触之后，用测试器对存储单元阵列的所有存储单元测试，有缺陷的存储单元地址被外存(同样在测试器中)并在功能测试后被用于冗余分析处理。在这些分析处理时，冗余存储单元被分配给有缺陷存储单元的地址。
对于存储单元阵列至今所达到的大小有256MB或1GB的存储容量，存储单元的测试过程开销巨大，它与存储器大小成比例—并且从而与存储器芯片代次成指数关系，因为测试过程占用对于每个已制造的半导体存储器来说附加的时间。因此对预定的1GB代进行估计，测试成本已占全部生产成本的30％。
因为每个新的代在其硬件中必须有昂贵的测试器与其匹配，这又意味着一笔巨大的开支，所以试图将必需的测试减少到最低程度。同样多个芯片的同时平行测试，当或者由当前通常的64个存储器以内的同时检测不再能扩充，因为这种附件受到放在芯片上的测试器触针的数目的限制。同样如果为测试而需要放置在芯片上的触针可想象地减少，则为检测整个存储单元阵列必须用测试器逐个测试每个单元。
在真正的测试之后，借助测试器的硬软件或另外的外部设备实现对通过测试获得的关于有缺陷的存储单元的位置或地址的数据的评价。此时进行冗余分析，将冗余存储单元分配给以有缺陷存储单元的地址。此后这些分配数据被缓冲存储或直接转送给一个装置，该装置在芯片上将此分配“接线”。这些可由激光光束实现，该光束用所谓的熔丝或抗熔丝或其它合适的装置导线段烧掉。
测试程序通常以固定电路的方式包含在外部测试器中，或者用大笔开支以可编程部件实现。测试程序或执行测试的装置的改变导致大批量生产中非常高成本的延误，这常常意味着不可弥补的时间损失。
发明内容
本发明的任务在于提供一种测试装置，该装置是可通用的，也就是在用于不同的存储器大小和类型时不需要结构上的变化(即与待测试存储器阵列的大小无关)，该装置可快速适应改变的检测程序，而不必进行结构上的改动，由此减少测试持续时间。
借助以下技术方案使本发明的任务得以解决。
按照本发明的一种用于检测形成在衬底上的存储器的测试装置，所述存储器具有多个存储单元，其中测试装置按照检测程序进行存储器的检测，其特征在于，测试装置具有解释程序装置，它按照检测程序运行并测试存储器，其中检测程序保存在待测存储器中。
本发明提出，规定一种按检测程序工作的测试装置，其检测程序指令码存储于待检测存储器芯片的未被检测的存储单元阵列中。其中按照本发明的测试装置的优点在于，该测试装置本身不需要与芯片代或生产线改变中的硬件特性相适应，因为每次用于与芯片类型相适应的检测程序本身作为可变码存储于当时待测的存储器中。因此用相同的测试装置检测不同的存储器芯片类型同样是可能的。在不必对测试装置改动的情况下，检测程序对于存储器芯片的快速匹配同样是可能的。测试器和/或控制它的程序费时的改变以及对不同存储器类型控制程序的再存储不再是必需的。使用昂贵测试器时测试时间的指数增长以及与之相联的费用得到遏制。借助新的可个别编程的和低成本的测试装置的附件可以重新进行所有涉及存储单元阵列的测试，借助对有缺陷芯片或其误差来源精确分析表示对研制明确的修正。本发明的优点特别在于，测试装置可灵活安装并可快速适应其它检测程序，而不需要在存储器的测试电路上进行结构上的改变，由此测试必需的总时间被缩短了。
在本发明一个特别优选的结构中，测试装置形成在衬底上或衬底中。由此以有利的方式实现，借助放在存储器衬底上的触针的外部接触不再是必需的。由此外部设备的使用被减至最少或成为多余的，同时尚在晶片连接中的测试成为可能。
在本发明另一优选结构中，多个同类的或独立的存储器形成在衬底中，这些存储器应在检测结束后并且必要的话按照这些执行步骤的结果被各个分开。在此本发明的优点在于，在其上或在其中形成各个存储器芯片的晶片比大量单独的存储器芯片容易操作很多以及所有制造好的位于晶片上的芯片的平行测试是可同时进行的。
按照本发明一种优选结构，规定每个单独的存储器具有一个形成在衬底上或衬底中的自己的测试装置。由此不同的存储器类型同样可以形成在单一的晶片上和或者为各个存储使用不同检测程序。
按照本发明另一有利的结构，规定给所有存储器分配唯一的一个公共测试电路。由此所需要的芯片面积得以最小化，并且对那些单个的存储器芯片为仅需一次的测试装置没有丢失衬底面积。
在本发明一个优选的结构中，控制器部件具有一个解释程序装置，该部件按照检测程序相应的各个测试指令用一个确定的测试数据样本写入待测存储器存储单元阵列的一个或多个存储单元，并将该测试数据样本作为期待数据提供。此后在本发明另一个有利并因此优选的结构中设置一比较器，该比较器将从待测存储器的存储单元读出的数据与已提供的期待数据比较，并在不一致的情况下给出结果。由此各个存储单元有效及简单的功能检测得以实现。
此外设置一测试指令读出装置是有利的，该装置从待测存储单元阵列中读出检测程序的各个测试指令，并作为单个测试指令提供给控制器部件。由此控器部件可以不依赖于从待测存储单元阵列提取单个测试指令的必要性而运行。
此外以有利的方式规定有一个或多个将单个测试指令缓冲存储的寄存器，并且按次序由控制器部件从寄存器得到单个测试指令。由此实现的优点在于不依赖于测试指令读出装置的速度及不依赖于单个测试指令的借助控制器部件的处理。
根据本发明一种优选的结构规定有一记录装置，该装置将比较器的结果写入结果存储器。为此以有利的方式规定一个或多个将各个结果缓冲存储的寄存器，其中结果被从记录装置的寄存器中读出。由此实现的优点在于借助记录装置比较器的速度与结果存储无关。
根据本发明另一有利的结构，结果存储器由一个外部的或一个形成在衬底上的测试存储器构成。用此存储器结果可以被存储，并在稍后的时间点用于冗余分析。
按照本发明一种优选结构，结果存储器由待测存储器的存储单元构成。由此附加的测试存储器的空间和/或用于将结果传输至衬底上外部存储器的接触空间是空出的。因此记录装置以有利的方式这样构成，比较器的结果写入待测存储器的存储单元冗余地进行，也即对有缺陷存储单元相容地进行。
本发明另一方面涉及一种电路装置，具有大量形成在公共衬底上的电路，这些电路具有位于它们之间的中间空间用于分割电路，其特征在于，引线形成在中间空间中，这些引线将各个电路相互连接和/或与一个或多个附加电路连接，并且附加电路之一是由按照本发明的一个测试装置构成的。
上述电路装置规定有许多形成在公共衬底上的电路，尤其是存储器，其中这些电路具有用于使这些电路分割成单个电路成为可能的在它们之间的中间空间，其中在中间空间形成引线，将各个电路相互和/或与一个或多个附加电路连接。由此使得在公共衬底上尚处于半导体连接中的电路之间的电接触成为可能，不必为此所需的传输路径占据在对电路有用的衬底上的空间。引线形成在衬底的范围内，该范围在电路分割成单个电路时丢失，所以对于电路是无用的。
本发明还涉及一种用于测试存储器的方法，其中，程序存储器由待测存储器的存储单元构成，其特征在于下述步骤：
-从一个程序存储器中读出一个或多个单测试指令，
-由控制器部件判读一个/多个单测试指令，
-用由一个或多个单个测试指令确定的测试数据样本写入待测存储单元区的一个或多个存储单元，
-读出由测试数据样本写入待测存储单元区的存储单元的存储器状态，
-将存储器状态与由测试数据样本预先规定的期待数据相比较，
-在存储器状态与由测试数据样本预先规定的期待数据不一致情况下，将被写入的待测存储单元区存储单元的地址存入结果寄存器，
-从程序存储器重新读出一个或多个单个测试指令。
在此程序存储器和/或结果存储器以优选的方式具有这种特性，它由待测存储器存储单元形成。
另一特别有利并因而优选的工艺步骤规定，处于衬底连接(晶片连接)中的多个存储器被测试。用此步骤存储器可被特别有效并且低成本地测试，因为检测是在各个存储器的分割成单个之前进行的。
因此在一特别优选的工艺步骤中，在测试开始前将包含各个测试指令的检测程序存(存储)入一个/多个待测存储器。
有缺陷存储单元地址的存储和/或单个测试指令的读出以本方法另一特别优选的措施冗余地进行。由此措施存储和此后进行的检测程序的读出对待测存储器有缺陷的存储单元以有缺陷的存储单元的地址的方式相容成为可能。
本发明还包括基于上述技术方案的其它优点、特点和合理改进。
附图说明
下面借助附图进一步说明本发明。各图所示的示意图如下所列：
图1为按照本发明测试装置优选实施例的示意图，该装置与存储器共同形成在一衬底上；
图2为按实施例的测试装置的示意图；以及
图3为用作衬底的含有多个尚待分割成单个电路的晶片，电路由导线相互连接。
具体实施方式
图1示出衬底1，在其上或其中规定有一个具有大量形成在存储单元阵列2中的存储单元的存储器，它们由地址位线5a和地址位线6a与地址驱动电路5和数据驱动电路6连接。为了存储器的向外连接规定有一输入/输出驱动电路3，该电路经接触面31可从外部接触。此外示出按照本发明的形成在衬底1上或中的测试装置4，该装置经导线4a与输入/输出驱动电路3连接。此时测试装置4在正常运行状态下借助按照检测程序的写和读操作运行存储器，按照该测试程序执行不同的测试步骤。同样测试装置4与地址驱动电路5和数据驱动电路6的连接或者直接与地址位线5a和数据位线6a的连接是可能的。在测试装置4与输入/输出驱动电路3的连接时，如实施例所示，地址驱动电路5和数据驱动电路6以有利的方式在存储器测试时一同被测试。
测试装置4按照本发明原理通过写和读操作这样运行存储器，借助比较由测试装置写入存储单元区2的数据WD1-N和重新从该存储单元区中读出的读出数据RD1-N，可以进行比较，据此可将存储单元分类为有缺陷的或功能良好的，并且测试装置可以存储从属于有缺陷存储单元的地址ADR1-M用于进一步分析处理。由测试获得的有缺陷存储单元的地址被提供用于结合这些数据进行的冗余分析。由此绕开了在非常复杂和昂贵的必须运行的测试器中的繁琐的检验过程，因为有缺陷存储器芯片的地址表被直接送至拥有冗余存储单元的装置。
在此有缺陷存储单元地址的存储可放置在测试数据存储器中，该存储器可以借助外部存储器、非易失或易失的存储单元来形成。此外，地址存储在待测试存储器自身中是可能的。由此不再需要附加的存储器。
图2进一步说明按照本发明的测试装置4。测试装置4包括一测试指令读出装置42，分配给读出装置的用于缓冲存储检测程序单指令的寄存器41和411，一个用于写入存储单元的控制器部件40，一个用于比较期待数据40d和从待测存储单元区2中读出的数据RD1-N的比较器43，分配给比较器的用于缓冲存储比较器43的结果或有缺陷存储单元地址40e的结果寄存器44和441，以及一个用于将在寄存器44和441中缓冲存储的数据44a存入结果寄存器的记录装置45。控制器部件40按照由检测程序预先规定的样本写入存储单元区的存储单元，并且也提供对应于存储单元期待的存储器状态40d的测试数据样本给比较电路43。比较电路43在从待测存储单元中读出的数据RD1-N和期待存储器状态40d间进行比较，并在不一致的情况下提交结果，该结果与不具有正确的存储器状态的存储单元的地址ADR1-M相对应，或者控制地址ADR1-M在寄存器44和441之一中的存储。在此在写存储单元时和读出时可以由比较器43直接访问存储单元区的位线，或者可以输入/输出装置3响应，其中在后者情况下将地址或数据驱动器5或6包括在测试中。
控制器部件40按照其工作的、由多个单步构成的检测程序，在此不是以在硬件内编码的电路形式保存，而是可自由编码地保存在存储器中。按照本发明为此可以配置一个自己的程序数据存储器，或者将检测程序保存在待测存储器中并由测试装置4从中读出单个步骤。因为在利用待测存储单元区2借助未测试的存储单元用于程序数据存储的情况下，按照本发明单步的存储将冗余进行，这使也在个别有缺陷的存储单元时程序单步的可靠读出成为可能。
为此按照本发明测试指令读出装置42这样构成，它自动地从待测存储单元区冗余地读出单指令并且各个指令按次序保存在寄存器41和411中。测试指令从寄存器41和411中分别传输至控制器部件40，或者由此部件用信号40c提出要求。同样比较装置43的结果的存储以存储单元区2中有缺陷的存储单元地址ADR1-M的形式冗余地进行，其中有缺陷存储单元的地址先保存在寄存器44和441中，并借助自动运行的记录装置45冗余地写入待测存储单元区。在这些数据不应保存在待测存储器中的情况下，可将它们保存在一外部存储器或另外的测试数据存储器中。
图3示出一按照本发明的电路装置，具有多个形成在公共衬底1中或上的电路1a，优选为存储器，这些电路1a由形成在衬底1中或上位于电路1a间的引线51相互连接。由引线51因此占据的衬底1上电路1a中间空间55的面积在此有必要不由电路1a占据，这有利于使沿切割边缘54分割各个电路1a成为可能。引线51被稍后进行的切割(沿切割边缘54将电路1a的公共衬底1分割)毁坏并不再需要。为了实现借助引线51的电路1a的接触，在中间空间55中或在包围各个电路1a的衬底1的边界区域56上设置接触平面52用于形成在衬底上的电路的电接触。
因此在晶片连接中给由存储器构成的电路1a供电同样是可能的。由此借助按照检测程序运行的测试装置的存储器测试，可以通过给晶片提供工作电压自动进行，该测试装置形成在每一个存储器中或以唯一的对所有存储器公用的测试装置的形式构成；各个存储器与测试器的接触不再必要。测试装置按其运行的检测程序，在此保存在一个或多个待测存储器中或为其设置的程序存储器中。
电路或者测试装置可以借助引线51与不同的系统时钟连接，这特别是在存储器模块测试时为了同步的特别是为了输入/输出接口的功能控制可能是必要的。
通过测试得到的数据在此可以存储在一个由附加电路之一构成的形成在衬底1上或内的测试存储器中，该测试存储器由引线51与一个或多个待测电路和/或与同样可以由附加电路之一构成测试装置连接。可以由加有电压用于供电的易失或非易失存储器构成的测试存储器和/或测试装置同样可以形成在中间空间55中或在包含各个电路1a的衬底1的边缘区域56中。
按照本发明由测试得到的数据不是由测试装置本身就是借助外部装置，例如以冗余分析的方式，被求分析处理。如果冗余分析的结果可以存储在形成在衬底上的非易失存储器中，则由构成在衬底上的测试装置进行分析处理特别有利。与目前的测试方法不同，按照本发明在形成在衬底上的测试电路的接头处，最多需要一次在测试开始和一次在测试结束与外部装置，例如是一测试器，接触。开始时，为了需要时将检测程序输入存储器模块，结束时，为了需要时将得到的数据传输。测试可以用较长的时间，只是其中在测试过程中工作电压的供给是必要的。至此这种测量可以与外部装置没有接触地进行。
如果检测程序和/或结果存储在待测存储器中，则需要时的复制过程在测试期间是必需的，以便将存储的信息在测试之前从还有待测存储单元区域转存到已测试的存储器中。
外部装置或测试装置冗余分析的结果最终被用于，待冗余的存储单元不可逆转地分配给有缺陷的存储单元。
Claims (30)
1.一种用于检测形成在衬底(1)上的存储器的测试装置(4)，所述存储器具有多个存储单元(2)，其中测试装置按照检测程序进行存储器的检测，
其特征在于，
测试装置(4)具有解释程序装置，它按照检测程序运行并测试存储器，其中检测程序保存在待测存储器中。
2.按照权利要求1所述的测试装置，其特征在于，
测试装置(4)形成在衬底(1)上。
3.按照权利要求1所述的测试装置，其特征在于，
多个类似的或独立的，检测后待分割的存储器形成在衬底(1)上。
4.按照权利要求3所述的测试装置，其特征在于，
每个存储器具有一自己的形成在衬底(1)上的测试装置(4)。
5.按照权利要求3所述的测试装置，其特征在于，
给所有存储器分配一个公共测试装置(4)。
6.按照权利要求5所述的测试装置，其特征在于，
测试装置(4)形成在衬底(1)上。
7.按照权利要求1至6的其中之一所述的测试装置，其特征在于，
解释程序装置具有一控制器部件(40)，根据检测程序各个测试指令，用确定的测试数据样本(40a)写入待测存储单元阵列(2)的一个或多个存储单元，并且提供这个测试数据样本作为期待数据(40d)。
8.按照权利要求1至6的其中之一所述的测试装置，其特征在于，
具有一个测试指令读出装置(42)，它从待测存储单元阵列(2)中读出检测程序的各个测试指令(2a)，并且在其输出端提供用作单测试指令(42a)
9.按照权利要求8所述的测试装置，其特征在于，
具有一个寄存器(41)，所述寄存器缓冲存储由测试指令读出装置(42)提供的单测试指令(42a)。
10.按照权利要求9所述的测试装置，其特征在于，
提供多个用于检测程序多个单测试指令(42a)的寄存器(411)。
11.按照权利要求10所述的测试装置，其特征在于，
控制器部件(40)按次序从寄存器(41和411)中得到单测试指令(41a)。
12.按照权利要求7所述的测试装置，其特征在于，
测试装置(4)具有一个比较电路(43)，它比较从待测存储器的存储单元中读出的数据(RD1-N)和期待数据(40d)，并在不一致的情况下给出结果(43a)。
13.按照权利要求12所述的测试装置，其特征在于，
比较电路(43)给出的结果(43a)是有缺陷的存储单元的地址。
14.按照权利要求13所述的测试装置，其特征在于，
设置一个结果寄存器(44)，它缓冲存储比较电路(43)的结果(43a)。
15.按照权利要求12至14的其中之一所述的测试装置，其特征在于，
设置多个寄存器(441和44)，它们按次序存储比较电路(43)的结果(43a)。
16.按照权利要求12至14的其中之一所述的测试装置，其特征在于，
设置一个记录装置(45)，它将比较电路(43)的结果写入结果寄存器。
17.按照权利要求16所述的测试装置，其特征在于，
结果存储器由一形成在衬底(1)上的测试存储器或一外部存储器构成。
18.按照权利要求16所述的测试装置，其特征在于，
结果存储器由待测存储器的存储单元构成。
19.按照权利要求18所述的测试装置，其特征在于，
记录装置(45)是这样形成的，即，比较电路(43)的结果(45a)写入由待测存储器存储单元构成的结果存储器中是冗余地进行的。
20.按照权利要求8所述的测试装置，其特征在于，
测试指令读出装置(42)是这样形成的，即，保存在待测存储器中的测试指令是冗余读出的。
21.一种电路装置，具有大量形成在公共衬底(1)上的电路(1a)，这些电路具有位于它们之间的中间空间(55)用于分割电路，
其特征在于，
引线(51)形成在中间空间(55)中，这些引线将各个电路(1a)相互连接和/或与一个或多个附加电路连接，并且附加电路之一是由按照权利要求1至20之一项的一个测试装置构成的。
22.按照权利要求21所述的电路装置，其特征在于，
测试装置形成在中间空间(55)中或在包括单个电路(1a)的衬底(1)的边界区域(56)上。
23.按照权利要求21或22所述的电路装置，其特征在于，
一个或多个附加电路，由形成在衬底(1)上用于接收借助测试装置测试得到的数据的测试存储器构成和/或由用于测试装置按其检测程序指令的存储的程序存储器构成，它/它们经引线(51)与一个或多个待测电路和/或测试装置连接。
24.按照权利要求23所述的电路装置，其特征在于，
测试存储器和/或程序存储器形成在中间空间(55)中或在包含各个电路(1a)的衬底(1)的边界区域(56)上。
25.按照权利要求23所述的电路装置，其特征在于，
测试存储器和/或程序存储器由一非易失或易失存储器构成。
26.按照权利要求21所述的电路装置，其特征在于，
在中间空间(55)中或在包括各个电路(1a)的衬底(1)的边界区域(56)上设置用于形成在衬底(1)上的电路(1a)的电接触的接触平面(52)。
27.一种用于测试存储器的方法，其中，程序存储器由待测存储器的存储单元构成，
其特征在于下述步骤：
-从一个程序存储器中读出一个或多个单测试指令(42a)，
-由控制器部件(40)判读一个/多个单测试指令(42a)，
-用由一个或多个单个测试指令确定的测试数据样本(40a)写入待测存储单元区(2)的一个或多个存储单元，
-读出由测试数据样本(40a)写入待测存储单元区(2)的存储单元的存储器状态(RD1-N)，
-将存储器状态(RD1-N)与由测试数据样本(40a)预先规定的期待数据(40d)相比较，
-在存储器状态(RD1-N)与由测试数据样本(40a)预先规定的期待数据(40d)不一致情况下，将被写入的待测存储单元区存储单元的地址(ADR1-M)存入结果寄存器，
-从程序存储器重新读出一个或多个单个测试指令(42a)。
28.按照权利要求27所述的方法，其特征在于，
在测试开始前把包含各个测试指令的检测程序存储在待测存储器中。
29.按照权利要求27或28所述的方法，其特征在于，
测试处于衬底连接中的多个存储器。
30.按照权利要求27或28所述的方法，其特征在于，
有缺陷存储单元的地址(ADR1-M)的存储和/或单测试指令(42a)的读出是冗余地进行的。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19930169.7 | 1999-06-30 | ||
| DE19930169A DE19930169B4 (de) | 1999-06-30 | 1999-06-30 | Testeinrichtung und Verfahren zum Prüfen eines Speichers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1359524A CN1359524A (zh) | 2002-07-17 |
| CN1183549C true CN1183549C (zh) | 2005-01-05 |
Family
ID=7913188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB008097917A Expired - Fee Related CN1183549C (zh) | 1999-06-30 | 2000-06-28 | 用于检测存储器的测试装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6661718B2 (zh) |
| JP (1) | JP3675760B2 (zh) |
| KR (1) | KR100458357B1 (zh) |
| CN (1) | CN1183549C (zh) |
| DE (1) | DE19930169B4 (zh) |
| TW (1) | TW511090B (zh) |
| WO (1) | WO2001001421A1 (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288999A (ja) * | 2001-03-27 | 2002-10-04 | Fujitsu Ltd | 半導体メモリ |
| DE10150441B4 (de) * | 2001-10-12 | 2004-04-08 | Infineon Technologies Ag | Verfahren zum Testen von Halbleiterspeichern |
| JP4795936B2 (ja) * | 2003-03-20 | 2011-10-19 | クゥアルコム・インコーポレイテッド | 分散された命令解読及び一般化された命令プロトコルを有するメモリ内蔵自己診断（ｂｉｓｔ）アーキテクチャ |
| US7395465B2 (en) * | 2006-01-13 | 2008-07-01 | International Business Machines Corporation | Memory array repair where repair logic cannot operate at same operating condition as array |
| US7709278B2 (en) * | 2007-02-26 | 2010-05-04 | Sandisk Corporation | Method of making PCB circuit modification from multiple to individual chip enable signals |
| US7778057B2 (en) * | 2007-02-26 | 2010-08-17 | Sandisk Corporation | PCB circuit modification from multiple to individual chip enable signals |
| CN102231286B (zh) * | 2009-10-08 | 2014-03-26 | 鸿富锦精密工业（深圳）有限公司 | 动态随机存取存储器的测试方法 |
| TWI460732B (zh) * | 2009-10-12 | 2014-11-11 | Hon Hai Prec Ind Co Ltd | 動態隨機存取記憶體的測試方法 |
| CN102280142B (zh) * | 2010-06-10 | 2013-11-20 | 英业达股份有限公司 | 存储器检测方法 |
| TWI418813B (zh) * | 2011-04-11 | 2013-12-11 | Macronix Int Co Ltd | 記憶體陣列之局部位元線缺陷之檢測方法 |
| CN103713184A (zh) * | 2012-09-29 | 2014-04-09 | 英业达科技有限公司 | 记忆体感测器的选择方法 |
| CN103364706B (zh) * | 2013-07-26 | 2017-03-08 | 上海华虹宏力半导体制造有限公司 | 验收测试装置及一次性可编程器件的验收测试方法 |
| CN103744413B (zh) * | 2013-11-19 | 2016-07-06 | 广东威灵电机制造有限公司 | 电机控制系统中微处理器的内核寄存器故障检测方法 |
| CN107665169B (zh) * | 2016-07-29 | 2020-07-28 | 龙芯中科技术有限公司 | 处理器程序的测试方法和装置 |
| DE102016114142A1 (de) | 2016-08-01 | 2018-02-01 | Endress+Hauser Flowtec Ag | Leiterplatte mit Kontaktierungsanordnung |
| CN113049939A (zh) * | 2019-12-27 | 2021-06-29 | 中移物联网有限公司 | 一种芯片老化自测试方法及系统 |
| CN113450865B (zh) * | 2020-03-26 | 2022-05-20 | 长鑫存储技术有限公司 | 存储器测试系统及其测试方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| KR920001079B1 (ko) * | 1989-06-10 | 1992-02-01 | 삼성전자 주식회사 | 직렬데이타 통로가 내장된 메모리소자의 테스트방법 |
| US5355369A (en) * | 1991-04-26 | 1994-10-11 | At&T Bell Laboratories | High-speed integrated circuit testing with JTAG |
| US5659551A (en) * | 1995-05-31 | 1997-08-19 | International Business Machines Corporation | Programmable computer system element with built-in self test method and apparatus for repair during power-on |
| US5506499A (en) * | 1995-06-05 | 1996-04-09 | Neomagic Corp. | Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad |
| US5742614A (en) * | 1996-11-25 | 1998-04-21 | Texas Instruments Incorporated | Apparatus and method for a variable step address generator |
| JPH10161899A (ja) * | 1996-11-27 | 1998-06-19 | Advantest Corp | シーケンス制御回路 |
| JP3833341B2 (ja) * | 1997-05-29 | 2006-10-11 | 株式会社アドバンテスト | Ｉｃ試験装置のテストパターン発生回路 |
| DE19725581C2 (de) * | 1997-06-17 | 2000-06-08 | Siemens Ag | Verfahren zur Funktionsüberprüfung von Speicherzellen eines integrierten Speichers |
| JPH1165871A (ja) * | 1997-08-11 | 1999-03-09 | Mitsubishi Electric Corp | ワンチップクロック同期式メモリー装置 |
| US6178526B1 (en) * | 1998-04-08 | 2001-01-23 | Kingston Technology Company | Testing memory modules with a PC motherboard attached to a memory-module handler by a solder-side adaptor board |
| DE19819570C2 (de) * | 1998-04-30 | 2000-06-15 | Siemens Ag | Anordnung zum Testen mehrerer Speicherchips auf einem Wafer |
| JP2001267389A (ja) * | 2000-03-21 | 2001-09-28 | Hiroshima Nippon Denki Kk | 半導体メモリ生産システム及び半導体メモリ生産方法 |
| WO2003003033A2 (en) * | 2001-06-26 | 2003-01-09 | Morgan And Finnegan, L.L.P., Trustee | Semiconductor programming and testing method and apparatus |
-
1999
- 1999-06-30 DE DE19930169A patent/DE19930169B4/de not_active Expired - Fee Related
-
2000
- 2000-06-28 TW TW089112752A patent/TW511090B/zh not_active IP Right Cessation
- 2000-06-28 KR KR10-2001-7016922A patent/KR100458357B1/ko not_active IP Right Cessation
- 2000-06-28 CN CNB008097917A patent/CN1183549C/zh not_active Expired - Fee Related
- 2000-06-28 JP JP2001506555A patent/JP3675760B2/ja not_active Expired - Fee Related
- 2000-06-28 WO PCT/DE2000/002100 patent/WO2001001421A1/de active IP Right Grant
-
2001
- 2001-12-31 US US10/035,866 patent/US6661718B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19930169A1 (de) | 2001-01-18 |
| KR20020026890A (ko) | 2002-04-12 |
| US20020149975A1 (en) | 2002-10-17 |
| WO2001001421A1 (de) | 2001-01-04 |
| US6661718B2 (en) | 2003-12-09 |
| CN1359524A (zh) | 2002-07-17 |
| JP2003503698A (ja) | 2003-01-28 |
| JP3675760B2 (ja) | 2005-07-27 |
| TW511090B (en) | 2002-11-21 |
| DE19930169B4 (de) | 2004-09-30 |
| KR100458357B1 (ko) | 2004-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| C56 | Change in the name or address of the patentee | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Munich, Germany Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20120918 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: Munich, Germany Patentee before: Infineon Technologies AG |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151231 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050105 Termination date: 20160628 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |