CN100359608C - 存储器测试电路 - Google Patents

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Abstract

提供了用于产生要测试的存储器的CS信号、地址信号、数据信号或R/W信号的各个信号发生电路和用于产生这些信号发生电路的控制数据的测试设置控制电路。信号发生电路和测试设置控制电路具有移位寄存器，而且控制数据和测试数据从外部接线端串行输入这些移位寄存器。

Description

存储器测试电路
技术领域
本发明涉及一种存储器测试电路，更具体地，涉及一种半导体集成电路存储器的测试电路，其中在一个半导体芯片上混合装入了存储器和逻辑部分。
背景技术
近年来，已经提出了如ASIC和微处理器等在逻辑部分中混合装入存储器的多种LSI。在这种LSI中，来自逻辑部分的信号控制存储器的正常操作，例如，当从逻辑部分发出读取命令时，存储器向逻辑部分输出选中地址的数据。类似地，存储器向逻辑部分输出选中地址的数据。在这种LSI中，由于通过复杂的逻辑部分对存储器进行测试是不现实的，已经提出了用于对存储器进行测试的多种专用测试电路。
图10是示出了传统的存储器测试电路的结构的视图(参照专利文献1(JP-P2002-42493A(图5)))。在图10中，211是作为存储器测试的目标的存储器电路，并具有多个数据输入端DI和多个数据输出端DO。212是具有外部输入端NI的内部逻辑电路，而213和214分别是选择器，每一个均通过来自测试模式端TEST的开关控制信号，在输入端A和B之间相互切换。
接下来，将对操作进行解释。在写入正常数据的情况下，通过来自测试模式端TEST的开关控制信号，两个选择器213和214都选择输入端A。正常数据从外部输入端NI输入，并通过内部逻辑电路212和选择器213，从数据输入端DI写入存储器电路211。同样，在读取正常数据的情况下，通过内部逻辑电路212和选择器214，从存储器电路211的数据输出端DO向外部输出端OUT输出。
在写入测试数据的情况下，通过来自测试模式端TEST的开关控制信号，两个选择器213和214都选择输入端B。测试数据从测试输入端TI输入，并通过选择器213，从数据输入端DI写入存储器电路211。同样，在读取测试数据的情况下，通过选择器214，从存储器电路211的数据输出端DO向外部输出端OUT输出。
在对存储器进行测试期间，通过对选择器213和214的开关控制，这种传统的存储器测试电路可以进行单片存储器电路211的存储器测试，而不包括内部逻辑电路212。
作为其他存储器测试电路的现有技术，公知的是一种内装自测电路(BIST电路)。然而，在上述存储器测试电路中，测试图样的产生和输出数据的分析全部由外部测试器处理，在BIST电路中，设置了测试图样发生器和测试结果分析器，只向外部测试器输出测试的确定结果。因而，在BIST电路中，其优点在于LSI所需的测试用接线端的数目比较少。
但是，在一般的BIST电路中，在存储器测试电路内部设置了序列发生器，而由于序列发生器控制了测试内容，所以测试内容是固定的，而不可能在LSI设计完成之后对测试内容进行改变。
因此，作为即使在LSI设计完成之后仍能改变测试内容的方法，考虑到可编程BIST电路。图11是通常被考虑的可编程BIST电路的结构视图。从外部输入端向RAM测试命令存储器102输入代表用于产生测试内容的算法的程序数据101，并存储在RAM测试命令存储器102中。当测试模式设置信号TEST编程预定的逻辑时，将RAM测试控制电路103设置为测试模式，与RAM测试时钟CLK同步操作，并向RAM测试命令存储器102提供地址指定信号106，从RAM测试命令存储器102顺序读取程序数据107。
测试图样发生器110依照从RAM测试控制电路103输出的控制信号108，产生与程序数据相对应的测试图样数据111。通过选择器114，测试图样数据111与正常操作期间的信号115进行交换，并被选为输入要被测试的存储器116的输入数据。
在这种可编程BIST电路中，通过改变保持在RAM测试命令存储器中的程序数据，可以进行任意的RAM测试。同样，为了避免由于RAM测试命令存储器而使面积增大，提出了一种方法，在此方法中，LSI内部的扫描路径寄存器代替了RAM测试命令存储器(参照专利文献2(JP-P2001-297598A(图1)))。
在此方法中，通过对选择器进行开关控制，实现了对存储器电路的测试，而不包括内部逻辑电路，需要与数据输入端和数据输出端的数目相对应的测试接线端。因此，在数据输入或数据输出的比特宽度较大的情况下或在集成了多个存储器的情况下，其缺点在于需要大量测试用接线端，而这是不实际的。
在一般的BIST电路中，在电路内部设置了序列发生器，而由于序列发生器控制了测试内容，所以测试内容是固定的，而不可能在LSI设计完成之后对测试内容进行改变。另一方面，在图11所示的BIST电路中，由于在LSI内部并入了RAM测试命令存储器而导致的面积增加以及RAM测试命令存储器本身的测试也是问题。在专利文献2中提出的BIST电路中，尽管并不发生由于RAM测试命令存储器的增加而导致面积增加的情况，但由于从用作RAM测试存储器的替代品的LSI内部的扫描路径寄存器引出程序的信号线等而导致的面积增加以及在设计期间布线特性的恶化却成为问题。同样，由于这些测试电路从程序产生测试图样，其缺陷在于，在RAM测试控制电路和测试图样发生器中，需要对程序进行解码、产生RAM的控制信号等的电路，而且电路尺寸变大。
发明内容
本发明用以解决上述任务，而且本发明的目的是实现一种存储器测试电路，其中，可以通过针对测试和电路增加最少的外部接线端，来改变测试内容。
构建本发明的存储器测试电路，使得在与存储器一同并入半导体集成电路中的测试电路中，测试电路具有：测试信号发生电路，用于产生所述存储器的测试信号；以及测试设置控制电路，用于对所述测试信号发生电路进行控制，而且依照从外部输入的第一控制信号，在测试设置模式和测试执行模式间相互切换，而且从相同的接线端，串行输入在所述测试设置模式中输入所述测试信号发生电路的测试信号初始数据和用于控制所述测试信号发生电路的控制数据，以及针对所述测试设置控制电路的控制数据。
在本发明中，由于构建本发明，使得依照从外部输入的第一控制信号，在测试设置模式和测试执行模式间相互切换，而且从相同的接线端，串行输入在所述测试设置模式中输入所述测试信号发生电路的测试信号初始数据和用于控制所述测试信号发生电路的控制数据，以及针对所述测试设置控制电路的控制数据，能够通过较少数目的外部接线端，改变存储器的测试内容。
附图说明
通过阅读以下详细的描述和附图，本发明的上述和其他目的、特征和优点将变得更加清楚，其中：
图1是示出了其中集成了依照本发明实施例的存储器测试电路的LSI的结构的视图；
图2是其中总结了通过依照本发明实施例的测试控制信号的组合，存储器测试电路的操作的视图；
图3是依照本发明实施例示出了存储器测试电路的“测试设置”的操作示例的时序图；
图4是依照本发明实施例示出了存储器测试电路的“测试操作设置”的操作示例的时序图；
图5是依照本发明实施例示出了存储器测试电路的测试设置控制电路的结构示例的视图；
图6是依照本发明实施例示出了存储器测试电路的CS信号发生电路的结构示例的视图；
图7是依照本发明实施例示出了存储器测试电路的地址信号发生电路的结构示例的视图；
图8是依照本发明实施例示出了存储器测试电路的数据信号发生电路的结构示例的视图；
图9是依照本发明实施例示出了存储器测试电路的R/W信号发生电路的结构示例的视图；
图10是依照第一现有技术示出了存储器测试电路的结构的视图；以及
图11是依照第二现有技术示出了存储器测试电路的结构的视图。
具体实施方式
之后，参照附图，将根据本发明的实施例，对本发明进行更为详尽的解释。
图1示出了具有与本发明实施例相关的存储器测试电路的LSI的结构。本发明的存储器测试电路所应用的LSI具有多个RAM 91-9m和测试电路500。
测试电路500的输出6是作为测试期间输入到RAM 91-9m中的每一个的输入信号的数据信号、地址信号、片选(CS)信号和读/写(R/W)信号，并与选择器4的一个输入相连，而数据信号、地址信号、CS信号和R/W信号与选择器4的另一个输入相连，作为正常操作期间输入到RAM 91-9m中的每一个的输入信号7。
选择器4通过从外部接线端输入的测试开关信号1，在信号6和7之间相互切换，而其输出信号8输入到RAM 91-9m中的每一个。由CS信号选中的RAM通过R/W信号的数值，进行数据的读取或写入。
来自RAM 91-9m中的每一个的输出也输入测试电路500，并将选择器550选中的RAM的输出数据输出到LSI的外部，作为输出数据信号2。
测试电路500由选择器4、CS信号发生电路510、地址信号发生电路520、数据信号发生电路530、R/W信号发生电路540、选择器550和测试设置控制电路560构成，其中，CS信号发生器510用于产生RAM的CS信号，地址信号发生电路520用于产生RAM的地址信号，数据信号发生电路530用于产生给RAM的写数据，R/W信号发生电路540用于产生给RAM的R/W信号，选择器550用于选择来自通过CS信号选中的RAM的输出信号，测试设置控制电路560用于控制RAM的CS信号、地址信号和数据信号的数值等。来自LSI的控制端的测试控制信号31-34输入到测试设置控制电路560。
来自作为本发明的测试信号发生电路的CS信号发生电路510、地址信号发生电路520、数据信号发生电路530和R/W信号发生电路540的输出信号被输出到选择器4，作为每个RAM的测试信号6。
地址信号发生电路520具有Inc/Dec电路521和Inc/Dec控制电路522，其中，Inc/Dec电路521用于完成给RAM的地址信号的增加/减少(Inc/Dec)，而Inc/Dec控制电路522用于控制Inc/Dec电路521(选择增加或减少)。
数据信号发生电路530具有取非/不取非电路531，用于实现对给RAM的写数据的取非/不取非操作。
CS信号发生电路510、地址信号发生电路520、数据信号发生电路530和测试设置控制电路560具有移位寄存器(SR)。Inc/Dec控制电路522具有寄存器(R)。成为用于设置数值的数据的测试控制信号31输入这些移位寄存器和寄存器。在构成这些移位寄存器和寄存器的触发器中，事先输入了要从外部接线端输入的测试复位信号12，从而，设置了初始值0。
在图5中示出了测试设置控制电路560的结构示例。测试设置控制电路560实现对CS信号发生电路510的移位寄存器、地址信号发生电路520的移位寄存器、数据信号发生电路530的移位寄存器和Inc/Dec控制电路522的寄存器的选择，并控制CS信号发生电路510、地址信号发送电路520、数据信号发生电路530和R/W信号发生电路540。
在图5中，信号570-5～570-8分别是CS信号发生电路510的移位寄存器、地址信号发生电路520的移位寄存器、Inc/Dec控制电路522的寄存器和数据信号发生电路530的移位寄存器的选择信号。通过在解码器中对构成移位寄存器的每个触发器(F/F)的数值进行解码，产生选择信号570-5～570-8。以及，在测试控制信号34为0而测试控制信号32为1时，选择信号570-5～570-8有效。通过以下操作对此移位寄存器的数值进行设置：将测试控制信号34赋值为0、将测试控制信号33赋值为1，假设测试控制信号31作为串行输入，与时钟11同步地锁存此数值，时钟11从与LSI的其他逻辑部分共用的外部接线端输入。信号570-1～570-4分别是CS信号发生电路510、地址信号发生电路520、数据信号发生电路530和R/W信号发生电路540的控制信号。当测试控制信号34为1时，控制信号570-1～570-4有效。
在图6中示出了CS信号发生电路510的结构示例。此图示出了有四个RAM的情况。CS信号发生电路510根据构成CS信号发生电路510的移位寄存器的F/F的数值，产生CS信号。通过以下操作对此移位寄存器的数值进行设置：在设置了测试设置控制电路560的移位寄存器的数值之后，将测试控制信号34赋值为0、将测试控制信号32赋值为1，以使选择信号570-5有效，假设测试控制信号31作为串行输入，与时钟11同步地锁存此数值。通过为将测试控制信号34赋值为1，以使控制信号570-1有效，输出从CS信号发生电路510输出的CS信号6-510。
在图7中示出了地址信号发生电路520的结构示例。此图示出了地址线为4比特宽的情况。地址信号发生电路520根据地址信号发生电路520的移位寄存器的数值，产生地址信号。通过以下操作对成为初始地址数值的此移位寄存器的数值进行设置：在设置了测试设置控制电路560的移位寄存器的数值之后，将测试控制信号34赋值为0、将测试控制信号32赋值为1，以使选择信号570-6有效，假设测试控制信号31作为串行输入，与时钟11同步地锁存此数值。地址信号发生电路520的移位寄存器具有选择器，用于使其只在用于设置初始地址的选择信号570-6有效的时间周期期间，使移位寄存器与构成移位寄存器的每个F/F相连，以及用于在测试执行期间，将从Inc/Dec 521输出的地址信号并行写入这些触发器中的每一个。
Inc/Dec控制电路522根据Inc/Dec控制电路522的寄存器(R)的数值，产生增加/减少控制信号，而且Inc/Dec电路521根据此数值，在增加和减少之间相互切换。通过以下操作对此寄存器的数值进行设置：在设置了测试设置控制电路560的移位寄存器的数值之后，将测试控制信号34赋值为0、将测试控制信号32赋值为1，以使选择信号570-7有效，假设测试控制信号31作为串行输入，与时钟11同步地锁存此数值。
在从地址信号发生电路520输出的地址信号6-520中，输出移位寄存器中每个触发器的值。地址信号6-520输入Inc/Dec电路521，Inc/Dec电路521对地址信号6-520进行增加/减少，并输出。同样，当通过将测试控制信号34赋值为1和将测试控制信号33赋值为1，使控制信号570-2有效时，将来自Inc/Dec电路521的输出并行写入地址信号发生电路520的移位寄存器的每个触发器中(实现地址信号的增加/减少)。当控制信号570-2无效时，地址信号发生电路520的移位寄存器的数值(地址信号)不变。
在图8中示出了数据信号发生电路530的结构示例。此图示出了数据线为4比特宽的情况。数据信号发生电路530根据数据信号发生电路530的移位寄存器的每个F/F的数值，产生作为写入到RAM中的写数据的数据信号。通过以下操作对此移位寄存器的数值进行设置：在设置了测试设置控制电路560的移位寄存器的数值之后，将测试控制信号34赋值为0、将测试控制信号32赋值为1，以使选择信号570-8有效，假设测试控制信号31作为串行输入，与时钟11同步地锁存此数值。
取非/不取非电路531接收数据信号发生电路530的移位寄存器的每个F/F的数值，并在通过将测试控制信号34赋值为1和将测试控制信号32赋值为1，使控制信号570-3有效时，输出其中对移位寄存器的每个F/F的数值都取非的数据，而在控制信号570-3无效时，输出未取非的数据。从取非/不取非电路531输出从数据信号发生电路530输出的数据信号6-530。
在图9中示出了R/W信号发生电路540的结构示例。此图示出了有四个RAM的情况。R/W信号发生电路540根据来自CS信号发生电路510的输出6-510，产生输出。对于R/W信号发生电路540输出的R/W信号6-540，通过将测试控制信号34赋值为1和将测试控制信号31赋值为1，使控制信号570-4有效，而输出1(写)，当控制信号570-4无效时，输出0(读)。
接下来，将对本实施例的操作进行解释。测试电路500的操作被分为“测试设置”和“测试执行”两部分。由测试控制信号34实现“测试设置”和“测试执行”之间的切换。
首先，将对“测试设置”的操作进行解释。“测试设置”的操作用以完成要测试的RAM的选择(CS数值的确定)、测试起始地址数值的确定、地址数值增加或减少的选择和写入数据数值的确定。由于CS信号、地址信号、地址增加或减少的选择和数据信号都是通过CS信号发生电路510、地址信号发生电路520、Inc/Dec控制电路522和数据信号发生电路530的SR(移位寄存器)或R(寄存器)的数值而产生的，所以在“测试设置”中，对这些移位寄存器和寄存器的数值进行设置。
下面将示出“测试设置”的流程。1、将测试控制信号34赋值为0。2、将测试控制信号33赋值为1，并通过假定测试控制信号31作为串行输入，设置测试控制电路560的移位寄存器的数值，并选择要设置的移位寄存器或寄存器(这里，CS信号发生电路510、地址信号发生电路520和数据信号发生电路530的移位寄存器，以及Inc/Dec控制电路522的寄存器)。3、将测试控制信号32赋值为1，通过假定测试控制信号31作为串行输入，设置在2中所选择的移位寄存器或寄存器的值。4、重复2和3，直到设置了全部移位寄存器或寄存器的数值。
接下来，将对“测试执行”的操作进行解释。“测试执行”的操作是对RAM进行读/写(R/W)数据。在“测试执行”中可以控制地址增加(减少)和R/W或数据取非。
当将测试控制信号33赋值为1时，则实现了地址发生电路520的移位寄存器的数值的增加(减少)，当赋值为0时，则不增加(减少)。在“测试设置”期间，在Inc/Dec控制电路522的寄存器中设置了对增加或减少的选择。当将测试控制信号32赋值为1时，对RAM进行写操作，当赋值为0时，进行读操作。当将测试控制信号31赋值为1时，对数据信号发生电路530的移位寄存器的数值取非，当赋值为0时，不进行取非操作。
在图2中示出了通过测试控制信号的组合的测试电路的操作的总结。下面将对依照图2所示的操作内容的操作的示例进行描述。
首先，在图3中示出了“测试设置”操作的示例。通过将控制信号34赋值为0，建立起“测试设置”。在时间0，测试设置控制电路560的移位寄存器选择(CS)CS信号发生电路的移位寄存器。这里，当将测试控制信号32赋值为1时，则测试控制信号31的数值通过串行输入，输入到CS信号发生电路510的移位寄存器中，并设置此数值(选择了RAM91)。
在时间1，当将测试控制信号33赋值为1时，则测试控制信号31的数值通过串行输入，输入到测试设置控制电路560的移位寄存器中，并设置此数值(增加/减少)。在时间2，当将测试控制信号32赋值为1时，测试控制信号31的数值输入到Inc/Dec控制电路522的寄存器中，并设置此数值(选择了减少)。
以这种方式，在时间5、6和7，时钟11的上升期间，测试控制信号31的数值1、0和1被输入数据信号发生电路530的移位寄存器中，并设为5(十六进制)，在时间10、11和12，时钟11的上升期间，测试控制信号31的数值1、1和0被输入地址信号发生电路520的移位寄存器中，并设为6(十六进制)。从而，完成设置。
接下来，在图4中示出了“测试执行”的操作的示例。通过将测试控制信号34赋值为1，建立起“测试执行”，并输出设置在每个移位寄存器中的数值，作为RAM的CS、数据或地址信号。在时间15，当将测试控制信号32赋值为1时，RAM的R/W信号变为1(W)。在时间17，当将测试控制信号31赋值为1时，RAM的数据信号值变为取非后的数值A(十六进制)。在时间18～24，当将测试控制信号33赋值为1时，RAM的地址减少。
如上所述，在本发明的测试电路中，可以自由地设置测试起始地址和要写入RAM中的数据，并可以自由地进行读/写定时、数据取非或地址的增加(减少)。
此外，尽管基于实施例进行了解释，本发明的存储器测试电路并不局限于上述实施例的结构，对上述实施例的结构进行了多种改变的电路同样包含在本发明的范围内。例如，尽管在实施例中，在要测试的存储器的数目和数据信号的比特宽度都是四个的假设下，进行了解释，可以很容易地将此数目变为任意数目。
第一个优点在于能够通过较少数目的外部接线端改变RAM的测试内容。其原因在于当从外部提供测试所需的数据时，使用了串行输入，并提供了能够从外部接线端对寻址、R/W的定时等进行控制的结构。
第二个优点在于能够通过较少数量的硬件构建RAM测试电路。其原因在于在电路内部并不存在用于操作或确定测试内容的序列发生器、ROM代码等，而且具有能够通过最少的移位寄存器和较少数量的电路内部逻辑和较少数目的外部接线端，来操作测试内容的结构。

Claims (5)

1、一种存储器测试电路，所述存储器测试电路与存储器一同并入半导体集成电路中，所述测试电路包括：
测试信号发生电路，用于产生所述存储器的测试信号；以及测试设置控制电路，用于对所述测试信号发生电路进行控制；以及
其中，依照从外部输入的第一控制信号，在测试设置模式和测试执行模式间相互切换，而且从相同的接线端，串行输入在所述测试设置模式中输入所述测试信号发生电路的测试信号初始数据和用于控制所述测试信号发生电路的控制数据，以及针对所述测试设置控制电路的控制数据。
2、按照权利要求1所述的存储器测试电路，其特征在于所述测试信号发生电路包括片选信号发生电路、地址信号发生电路、数据信号发生电路和读/写信号发生电路。
3、按照权利要求1所述的存储器测试电路，其特征在于分别依照从外部输入的第二、第三和第四控制信号，实现对地址增加和减少的控制、对读/写的控制和对数据取非操作的控制。
4、按照权利要求1所述的存储器测试电路，其特征在于还包括选择器，用于选择选中的存储器的输出数据，并将其输出到外部，作为输出数据。
5、按照权利要求2所述的存储器测试电路，其特征在于所述读/写信号发生电路根据所述片选信号发生电路的输出信号，产生读/写信号。
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