CN1170936A - 带有测试电路的半导体集成电路 - Google Patents
带有测试电路的半导体集成电路 Download PDFInfo
- Publication number
- CN1170936A CN1170936A CN97113300A CN97113300A CN1170936A CN 1170936 A CN1170936 A CN 1170936A CN 97113300 A CN97113300 A CN 97113300A CN 97113300 A CN97113300 A CN 97113300A CN 1170936 A CN1170936 A CN 1170936A
- Authority
- CN
- China
- Prior art keywords
- address
- memory circuitry
- test
- data
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
带有测试电路的半导体集成电路,能在测试操作的适当时间对存储器电路部分进行有效的刷新,包括:测试用地址产生装置64;测试用数据产生装置56;比较地址产生装置56产生的地址和刷新点地址是否相同,如果相同,则禁止地址产生装置的比较装置62;刷新地址产生装置66;响应控制信号,对地址产生装置64的输出信号或刷新地址产生装置66的输出信号进行有选择输出的选择装置68;以及BIST控制装置50。
Description
本发明涉及带有测试电路的半导体集成电路，特别涉及将BIST(Built InSelf Test内设自测试)方式的测试电路部分和存储器电路部分在同一芯片上实现的半导体存储器电路测试时的刷新模式的改善和地址及数据的产生。
随着半导体存储器装置的高速化、多功能化和大容量化，在生产线上的半导体存储器芯片的测试工序就显得极为重要。最近，为了改善这种测试工序，采用了BIST测试技术。原有的测试工序是把半导体芯片安装在测试装置上之后，用设置在测试装置上的多个探针连接芯片上的焊盘，然后用测试装置外加测试用的数据及地址，以测试半导体芯片是否有故障。这种现有的测试方法由于是从芯片的外部外加测试用的地址、数据及控制信号，从而必须在芯片上设置测试专用的焊盘，所以存在因芯片设计受限制和测试工序复杂等而使每个芯片成本上升的问题。此外，虽然在制作过程中能够进行测试，但封装后由于没有形成测试用的焊盘的外部端子的连接，因而在已封装状态下不能进行测试。
但是，利用BIST方式，通过在芯片上将测试电路部分与存储器电路部分一起实现，就可提高测试工序的效率，而且在封装后也可以进行芯片的测试。
图5示出以往的带有测试电路的半导体存储器装置的构成。在该图中，半导体存储器装置由测试电路部分10和存储器电路部分30构成。测试电路部分10包括：阶段计数器12、刷新计数器14、BIST控制电路16、地址产生电路18、数据产生电路20、BIST检错电路22、比较电路24以及多路选择器26。
阶段计数器12用于对测试算法的各个阶段进行计数，而一般的跨步测试算法(march test algorithm)由六个阶段构成，因此，此时从0至5进行计数。刷新计数器14为动态存储器装置30的存储器单元的刷新所用的计数器，在刷新操作时对地址进行计数。地址产生电路18是产生存储器电路部分30的地址的计数器，如果存储器电路部分的地址为16位，则高7位作为行地址，低9位作为列地址。而且，行地址的高2位为哑位，低7位是由计数器生成的，合起来总共为9位，行地址和列地址的选择是通过BIST控制电路16来控制的。数据产生电路20生成写入动态存储器装置的数据，或者生成比较读出数据的期望的输出值。多路选择器26由BIST控制电路16进行控制，测试模式时，选择来自地址产生电路18的地址或来自数据产生电路20的数据提供给DRAM，而正常(Normal)模式时，选择正常的地址及正常的数据提供给DRAM。BIST检错电路22为检测测试电路自身存在的错误的电路。比较电路24对来自数据产生电路20的数据和从存储器电路部分30读入的数据进行比较，或者对来自BIST控制电路16的信号和来自BIST检错电路22的正常信号进行比较。BIST控制电路响应来自外部的BIST使能信号而被使能，根据时钟信号进行操作，控制测试电路部分10的各模块的工作。
BIST测试操作由向存储器电路部分的各单元写入想要测试的数据的过程和读出该数据的过程组合而成。存储器电路部分在进行BIST测试期间，必须正常地维持由于测试而存储的数据。因而，在测试操作进行期间，存储器电路部分的一个单元在一定时间内不被存取的情况下，为了保存存储在存储器电路部分的单元中的测试用数据，必须进行刷新操作，这在BIST测试电路的实现时也应反映出来。
如上所述的以往的BIST的刷新计数器由于是在BIST控制电路的控制下仅有单纯的存储器电路部分的刷新功能，所以不能进行正确而有效的刷新操作。
而且，在以往的测试电路中，地址及数据产生电路采用单纯的加/减计数器。但是，一般的存储器电路部分如图6所示，为提高集成度，设计为通过地址编码器32及数据编码器34对外加的地址和数据进行编码，写入或读出存储器单元阵列36。图7示出地址编码器32的详细电路构成，图8示出数据编码器34的构成。图7(A)为9位的行地址编码器，由门XNOR及门XOR构成，在从外部输入的9位地址中，门XNOR用于对低2位Q0、Q1进行异或非操作并输出最低行地址位信号RA0，门XOR用于对低位信号Q1、Q2进行异或操作并输出行地址位信号RA1，外部地址信号(Q2、Q3、Q4、Q5、Q6、Q7、Q8)原样输出作为行地址位信号(RA2、RA3、RA4、RA5、RA6、RA7、RA8)。如图7(B)所示，列地址编码器将外部地址信号(Q2、Q3、Q4、Q5、Q6、Q7、Q8)作为列地址位信号(CA1、CA2、CA3、CA4、CA5、CA6、CA7)输出。图8表示数据编码器34的电路，由异或非XNOR电路构成，该XNOR电路对外部数据中各位数据EDin进行异或非操作，并产生向动态存储器输入的数据输入信号Din。
因此，如果在测试电路中仅使用加/减计数器，则由于未考虑产生地址和数据的存储器电路部分的实际构造，所以不能生成用于存储器电路部分测试的高效的测试向量(test vector)。为了构成高效的BIST电路，必须考虑编码的情况来测试存储器电路。
本发明的目的在于：为了解决所述现有技术的问题点，提供一种带有测试电路的半导体集成电路，该测试电路能在测试操作的适当时间对存储器电路部分进行有效的刷新。
本发明的另一目的在于提供带有测试电路的半导体集成电路的测试方法，该测试电路能在测试时进行有效的刷新。
本发明的再另一个目的在于考虑到存储器电路部分的数据及地址编码的功能，提供带有能够产生测试用的地址及数据的测试电路部分的半导体集成电路。
为了实现上述目的，本发明的半导体集成电路的测试电路部分和存储器电路部分形成在同一块芯片上，在此半导体集成电路中，
测试电路部分包括：为测试存储器电路部分而产生地址的地址产生装置；为测试所述存储器电路部分而产生测试数据的数据产生装置；比较地址产生装置产生的地址与刷新点地址是否相同，如果相同就禁止地址产生装置的比较装置；如果所述比较装置的输出信号为相同，则为刷新存储器电路部分而产生刷新地址的刷新地址产生装置；响应控制信号，有选择地输出所述地址产生装置的输出信号或者所述刷新地址产生装置的输出信号的选择装置；和在测试模式中，控制所述地址产生装置及数据产生装置，测试存储器电路部分，测试中如果所述存储器电路部分的单元存取时间间隔大于按预先设计的技术条件求出的刷新时间，则确定刷新次数，决定刷新点地址，并提供给比较装置，对所述选择装置提供控制信号的控制装置。
并且，为了实现所述本发明的另一目的，本发明的方法，是测试电路部分和存储器电路部分形成在同一块芯片上的半导体集成电路的测试方法，包括以下步骤：
在测试电路部分产生存储器电路部分的测试用地址及数据，并对要测试的单元进行测试的步骤；检查存储器电路部分当前要测试的地址值与预先设定的刷新点地址值是否相同的步骤；若所述检查步骤中为相同，则保持测试电路部分的当前地址，产生刷新地址，刷新所述存储器电路部分的步骤；刷新结束时，从所述被保持的地址单元进行所述测试步骤的步骤。
并且，为了实现所述本发明的另一个目的，本发明的半导体集成电路，其测试电路部分和存储器电路部分形成在同一块芯片上，它包括：
存储器电路部分，包括：对输入的地址信号进行编码的地址编码装置；对输入数据进行编码的数据编码装置；和将来自数据编码装置的数据存储到从地址编码装置输出的地址中的存储器单元阵列；和
测试电路部分，包括：依次对存储器电路部分测试用地址进行计数的地址计数装置；对来自地址计数装置的地址进行与存储器电路部分的地址编码对应的译码，产生输入给存储器电路部分的地址信号的地址译码装置；产生存储器电路部分测试用数据的数据产生装置；对来自数据产生装置的数据进行与存储器电路部分的数据编码对应的译码，产生输入给存储器电路部分的数据的数据译码装置；和被外部测试使能信号使能，响应外部时钟信号进行操作，按照所实现的测试算法控制地址计数装置及数据产生装置，并控制存储器电路部分的测试的BIST控制装置。
以下结合附图对本发明的带有测试电路的半导体集成电路进行更详细的说明，其中，
图1表示根据本发明的带有测试电路的半导体存储器装置的优选实施例的方框图。
图2表示图1所示的BIST控制电路的刷新次数决定方法的流程图。
图3表示图1所示的本发明的半导体存储器装置的测试电路的刷新操作的流程图。
图4表示根据本发明的带有测试电路的半导体存储器装置的另一实施例的方框图。
图5表示以往带有测试电路的半导体存储器装置的构成方框图。
图6表示以往带有测试电路的半导体存储器装置的存储器电路部分的一个实施例的构成方框图。
图7(A)、(B)是图6半导体存储器装置的地址编码器的电路构成图。
图8表示图6所示的半导体存储器装置的数据编码器的电路构成图。
图1表示根据本发明的带有测试电路的半导体集成电路的构成。该图的半导体集成电路为具有测试电路部分40和存储器电路部分70的半导体存储器装置。存储器电路部分70由嵌入式DRAM(embedded-DRAM)构成。
测试电路40包括：阶段计数器52；BIST检错电路54；比较电路58；多路选择器60；产生测试所述存储器电路部分所用的地址的地址产生装置64；产生测试所述存储器电路部分70所用的测试数据的数据产生装置56；比较所述地址产生装置64产生的地址与刷新点地址是否相同，若相同，就禁止所述地址产生装置的比较装置62；如果所述比较装置62的输出信号为相同，则产生用于刷新所述存储器电路部分70的刷新地址的刷新地址产生装置66；响应控制信号，有选择地输出所述地址产生装置64的输出信号或所述刷新地址产生装置66的输出信号的选择装置68；以及在测试模式中，控制所述地址产生装置64及数据产生装置56、测试所述存储器电路部分70、测试中如果所述存储器电路部分70的单元的存取时间间隔大于按预先设计的技术条件求出的刷新时间，则确定刷新次数，决定刷新点地址，提供给所述比较装置62，并为所述选择装置68提供控制信号的BIST控制装置50。
图2是说明根据本发明的测试方法的流程图。首先，确定测试电路部分的工作速度及测试算法(步骤100)。计算存储器电路部分的单元被存取的时间间隔ΔTacc(步骤110)。判断ΔTacc是否大于Tref(步骤120)。Tref为从存储器电路部分的技术条件所求出的刷新时间。在满足步骤120的情况下，按下式确定刷新次数Nref(步骤130)。
(ΔTacc/Tref)-1 ……(1)
在BIST中使用跨步测试算法进行测试，该算法一般是一边增大或减小地址，一边对存储器电路部分的单元重复进行存取操作。跨步测试算法对每个地址重复进行存取操作。跨步测试算法在各个地址中反复地进行存取操作。跨步测试算法对所有地址反复进行读取和写入操作的组合，需要在跨步测试的一个阶段进行相当于所述的刷新次数Nref的次数的刷新。决定刷新点地址(步骤140)。
如果举例叙述刷新点地址的决定方法，则若假设动态存储器装置的最大地址为100，那么刷新次数为1时，刷新点地址为50，在刷新次数为2的情况下，刷新点地址被确定为25、75。
图3是说明图1所示的本发明的刷新操作的流程图。在该图中，首先初始化地址产生电路64并初始化当前地址(步骤200)。地址产生电路64进行计数，在BIST控制电路50的控制下，多路选择器68通过地址产生电路64输出计数的值。由比较电路62比较当前地址和BIST控制电路50决定的刷新点地址是否相同(步骤210)。如果相同，则为维持当前地址，禁止地址产生电路64(步骤220)。然后，初始化刷新计数器66，并初始化刷新地址(步骤230)。接着，对刷新地址对应的单元进行刷新(步骤240)。通过BIST控制电路50的控制，多路选择器68输出刷新计数器66的输出信号。BIST控制电路50比较是否比刷新地址大(步骤250)。假设不满足步骤250，刷新计数器66就增大刷新地址，进入步骤240(步骤260)。此外，假设满足步骤250，则结束刷新操作，完成存储器电路部分的测试操作(步骤270)。BIST控制电路50判断当前地址是否与存储器电路部分的最大/最小地址一致(步骤280)。万一不满足步骤280，则通过地址产生电路64增大或减小当前地址，进入步骤210(步骤290)。判断用跨步测试算法进行的测试是否完毕，如果没有完毕，就进入步骤200，如果完毕，就结束操作(步骤300)。而且，BIST控制电路50产生控制存储器电路部分70的操作的控制信号。一般地，作为存储器电路部分的测试算法使用跨步测试算法，在步骤290中，增大或减小地址；在步骤280，把当前地址与最大或最小地址进行比较，这是因为两者都有用跨步测试算法一边增大地址一边进行测试的操作和一边减小地址一边进行测试的操作。通过完成这样的动作，结束按照跨步测试算法进行的存储器电路部分的测试操作。
因此，本发明的测试电路部分通过决定存储器电路部分的刷新次数以及根据刷新次数得到的刷新点地址，能够有效地刷新存储器电路部分。
图4表示根据本发明的带有测试电路的半导体集成电路的另一实施例的构成。该图的半导体集成电路包括测试电路部分80和存储器电路部分30。
存储器电路部分30由以下部分组成：对输入的地址信号进行编码的地址编码装置32、对输入数据进行编码的数据编码装置34、将来自所述数据编码装置34的数据存储到从所述地址编码装置32输出的地址中的存储器单元阵列36。由于存储器电路部分30与原有的存储器电路部分的结构相同，所以省略其详细的说明。
测试电路部分80包括阶段计数器92；BIST检错电路94；比较电路98；多路选择器100；依次对所述存储器电路部分30的测试用地址进行计数的地址计数装置104A；对输入的地址进行与所述存储器电路部分30的地址编码对应的译码，并产生输入给所述存储器电路部分30的地址信号的地址译码装置104C；用于产生所述存储器电路部分30的测试用数据的数据产生装置96A；将来自所述数据产生装置96A的数据进行与所述存储器电路部分30的数据编码对应的译码，并产生输入给所述存储器电路部分30的数据的数据译码装置96B；比较所述地址计数装置104A产生的地址和刷新点地址是否相同，若相同就禁止所述地址产生装置的比较手段102；在所述比较装置102的输出信号为相同时，产生刷新所述存储器电路部分30所用的刷新地址的刷新地址产生装置106；响应控制信号，有选择地将所述地址计数装置104A的输出信号或所述刷新地址产生装置106的输出信号输出到所述地址译码装置104C的选择装置104B；和在测试模式中，完成实现的测试算法，控制所述地址计数装置104A及数据产生装置96A，测试所述存储器电路部分30，在测试中如果所述存储器电路部分30的单元的存取时间间隔大于按预先设计的技术条件求出的刷新时间，则确定刷新次数，确定刷新点地址，提供给所述比较装置102，向所述选择装置104B提供控制信号的BIST控制装置90。
下面，对这样构成的另一实施例中的编码功能进行说明。
从半导体存储器装置的外部看到的地址称为外部或逻辑地址，实际存取单元时所用的地址称为物理或拓扑地址。从逻辑地址变换成拓扑地址的过程称为地址编码。通过外部计数器计数的输出信号(Q0～Q8)为行地址信号，行地址位信号(RA0～RA8)实际上为动态存储器装置的地址信号。也就是说，在行地址的场合由地址产生电路18所产生的地址信号与动态存储器装置的地址不一致，而在列地址的场合则是一致的。
从半导体存储器装置的外部看到的有相同地址的数据的位排列称为逻辑数据，在动态存储器装置的内部实际放置的有相同地址的数据的位排列称为拓朴数据。这样的逻辑数据和拓朴数据间的变换为数据编码。
数据编码利用地址，具有一定规则，半导体存储器装置与行地址关连，有数据编码，没有和列地址关连的数据编码、以及与数据通路关连的编码。从下面表1可知，若行地址位RA0的值为0，则对原码单元(true cell)进行操作，若地址位RA1的值为1，则对补码单元(complement cell)进行操作。
表1
| RA0 | 外部数据 | 拓扑数据 | 单元类型 |
| 0 | 01 | 10 | 原码单元(true cell) |
| 1 | 01 | 01 | 补码单元(complement cell) |
因此，数据8位的外部数据信号为“10101010”，若行地址信号的最低位信号RA0为“0”，则写入存储器单元的数据为“01010101”，若信号RA0为“1”，则写入存储器单元的数据为“10101010”。
也就是说，通过所述的数据及地址编码器的操作，在由数据编码器输入的数据为“10101010”、行地址全部为“00000000”的情况下，写入存储器的数据如下面的表2所示。
表2
| 行地址产生电路的输出信号 | 行地址编码器的输出信号 | 存储器单元地址 | 写入存储器单元的数据 |
| 000000000 | 000000001 | 1 | 10101010 |
| 000000001 | 000000000 | 0 | 01010101 |
| 000000010 | 000000010 | 2 | 01010101 |
| 000000011 | 000000011 | 3 | 10101010 |
| …… | …… | …… | …… |
从上面表2可以知道，在从外部输入的行地址信号为“0”的情况下，向单元地址为1的单元写入数据“10101010”，而在从外部输入的行地址信号为1的情况下，向单元地址为0的单元写入数据“01010101”。在地址信号为2的情况下，向单元地址为2的单元写入“01010101”，在地址信号为3的情况下，向单元地址为3的单元写入数据“10101010”。
因此，如图4所示，在本发明的测试电路部分80中，地址产生部分104由增/减计数器104A、选择装置104B及地址译码器104C构成。即，与仅由单纯的计数器构成的以往电路不同，还配有地址译码器62。
再有，数据产生部分96由数据产生装置96A及数据译码器96B构成。与以往的电路不同，还配有数据译码器96B。
即，本发明的半导体存储器装置的测试电路是在以往的地址产生电路及数据产生电路的后端分别连接译码器而构成的。
附带说明一下，为了研究本发明的操作，在数据产生电路96A的输出信号为“10101010”、行地址全部为“00000000”的情况下，记入存储器的数据如下面表3所示。
表3
| 行地址产生电路的输出信号 | 地址译码器的输出信号 | 数据译码器的输出信号 | 行地址编码器的输出信号 | 存储器单元地址 | 写入存储器单元的数据 |
| 000000000 | 000000001 | 10101010 | 000000000 | 0 | 10101010 |
| 000000001 | 000000000 | 01010101 | 000000001 | 1 | 10101010 |
| 000000010 | 000000010 | 01010101 | 000000010 | 2 | 10101010 |
| 000000011 | 000000011 | 10101010 | 000000011 | 3 | 10101010 |
| …… | …… | …… | …… | …… | …… |
从前面的表3可以知道，从外部输入的地址与存储器电路部分的内部单元地址一致，从外部输入的数据与写入存储器电路部分的数据一致。
除了上述实施例之外，通过组合本发明的刷新功能和编码技术，能够构成各种各样的变形实施例。例如，可以有以下种组合：仅对地址进行编码、仅对数据进行编码、或是对地址及数据进行编码等。
如上所述，在本发明的带有测试电路的半导体集成电路中，对测试时产生的数据正确地完成刷新操作，而且，配合存储器电路部分的编码功能产生适当的测试地址及数据，由于能够这样实现测试电路，所以达到了改进半导体集成电路的测试功能的效果。
Claims (8)
1.带有测试电路的半导体集成电路，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于，测试电路部分包括：产生存储器电路部分测试所用的地址的地址产生装置；产生所述存储器电路部分测试所用的测试数据的数据产生装置；比较所述地址产生装置产生的地址与刷新点地址是否相同，如果相同，就禁止所述地址产生装置的比较装置；如果所述比较装置的输出信号为相同，则产生刷新所述存储器电路部分所用的刷新地址的刷新地址产生装置；响应控制信号，有选择地输出所述地址产生装置的输出信号或所述刷新地址产生装置的输出信号的选择装置；和在测试模式中，控制所述地址产生装置及数据产生装置，测试所述存储器电路部分，在测试中如果所述存储器电路部分的单元存取时间间隔大于按预先设计的技术条件求出的刷新时间，则确定刷新次数，决定刷新点地址，提供给所述比较装置，对所述选择装置提供控制信号的BIST控制装置。
2.如权利要求1所述的带有测试电路的半导体集成电路，其特征在于所述测试电路部分进行跨步测试算法，所述各地址的存取时间间隔相同，并有相同的刷新次数。
3.如权利要求1所述的带有测试电路的半导体集成电路，其特征在于所述存储器电路部分为嵌入式DRAM。
4.带有测试电路的半导体集成电路的测试方法，其中测试电路部分和存储器电路部分形成在同一块芯片上，
其特征在于该方法包括以下步骤：在所述测试电路部分产生所述存储器电路部分的测试用地址及数据，并对要测试的单元进行测试的步骤；
检查所述存储器电路部分的当前要测试的地址值与预先设定的刷新点地址值是否相同的步骤；
若所述检查步骤中为相同，则保持所述测试电路部分的当前地址，产生刷新地址，刷新所述存储器电路部分的步骤；
刷新结束时，从所述被保持的地址单元进行所述测试步骤的步骤。
5.带有测试电路的半导体集成电路，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于包括：
存储器电路部分，包括：对输入的地址信号进行编码的地址编码装置；对输入的数据进行编码的数据编码装置；和将来自所述数据编码装置的数据存储到所述地址编码装置输出的地址中所用的存储器单元阵列；和
测试电路部分，包括：依次对所述存储器电路部分测试用地址进行计数的地址计数装置；对来自所述地址计数装置的地址进行与所述存储器电路部分的地址编码对应的译码，产生输入所述存储器电路部分的地址信号的地址译码装置；产生所述存储器电路部分测试用数据的数据产生装置；对来自所述数据产生装置的数据进行与所述存储器电路部分的数据编码对应的译码，产生输入所述存储器电路部分的数据的数据译码手段；和被外部测试使能信号使能，响应外部时钟信号进行操作，按照实现的测试算法控制所述地址计数装置及数据产生装置，控制所述存储器电路部分测试的控制装置。
6.带有测试电路的半导体集成电路，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于包括：
存储器电路部分，包括：对输入的地址信号进行编码的地址编码装置；和将数据存储到来自所述地址编码装置的输出地址所用的存储器单元阵列；
测试电路部分，包括：依次对所述存储器电路部分的测试用地址进行计数的地址计数装置；对来自所述地址计数装置的地址进行与所述存储器电路部分的地址编码对应的译码，产生输入所述存储器电路部分的地址信号的地址译码装置；产生所述存储器电路部分测试用数据的数据产生装置；和被外部测试使能信号使能，响应外部时钟信号进行操作，按照实现的测试算法控制所述地址计数装置及数据产生装置，控制所述存储器电路部分测试的控制装置。
7.带有测试电路的半导体集成电路，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于包括：
存储器电路部分，包括：对输入数据进行编码的数据编码装置；和在指定地址中存储来自所述数据编码装置的数据所用的存储器单元阵列；和
测试电路部分，包括：依次对所述存储器电路部分测试用地址进行计数的地址计数装置；产生所述存储器电路部分测试用数据的数据产生装置；对来自所述数据产生装置的数据进行与所述存储器电路部分的数据编码对应的译码，产生输入到所述存储器电路部分的数据的数据译码装置；和被外部测试使能信号使能，响应外部时钟信号进行操作，按照实现的测试算法控制所述地址计数装置及数据产生装置，控制所述存储器电路部分测试的控制装置。
8.带有测试电路的半导体集成电路，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于包括：
存储器电路部分，包括：对输入的地址信号进行编码的地址编码手段；对输入的数据进行编码的数据编码装置；将来自所述数据编码装置的数据存储到来自所述地址编码装置所输出的地址所用的存储器单元阵列；和
测试电路部分，包括：依次对所述存储器电路部分测试用地址进行计数的地址计数装置；对输入的地址进行与所述存储器电路部分的地址编码对应的译码，产生输入到所述存储器电路部分的地址信号的地址译码装置；产生所述存储器电路部分测试用数据的数据产生装置；对来自所述数据产生装置的数据进行与所述存储器电路部分的数据编码对应的译码，产生输入所述存储器电路部分的数据的数据译码装置；比较所述地址计数手段产生的地址和刷新点地址是否相同，在其相同时禁止所述地址产生装置的比较装置；如果所述比较装置的输出信号为相同，则产生刷新所述存储器电路部分所用的刷新地址的刷新地址产生装置；响应控制信号，有选择地将所述地址计数装置的输出信号或所述刷新地址产生装置的输出信号输出到所述地址译码装置的选择装置；在测试模式中进行实现的测试算法，控制所述地址计数装置及数据产生装置来测试所述存储器电路部分，在测试中如果所述存储器电路部分的单元的存取时间间隔大于按预先设计的技术要求求出的刷新时间，则确定刷新次数，决定刷新点地址，提供给所述比较装置，并对所述选择装置提供控制信号的控制装置。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016305A KR100212135B1 (ko) | 1996-05-15 | 1996-05-15 | 동적 메모리 장치의 테스트 회로 |
| KR1019960016306A KR100212136B1 (ko) | 1996-05-15 | 1996-05-15 | 동적 메모리 장치의 테스트 회로 |
| KR16305/1996 | 1996-05-15 | ||
| KR16305/96 | 1996-05-15 | ||
| KR16306/1996 | 1996-05-15 | ||
| KR16306/96 | 1996-05-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1170936A true CN1170936A (zh) | 1998-01-21 |
| CN1106648C CN1106648C (zh) | 2003-04-23 |
Family
ID=26631834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN97113300A Expired - Fee Related CN1106648C (zh) | 1996-05-15 | 1997-05-15 | 带有测试电路的半导体集成电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5844914A (zh) |
| JP (1) | JP3699245B2 (zh) |
| CN (1) | CN1106648C (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100345219C (zh) * | 2002-11-11 | 2007-10-24 | 国际商业机器公司 | 测试dram的方法及嵌入式dram的基于处理器的内置自测试系统 |
| CN100356481C (zh) * | 2004-01-30 | 2007-12-19 | 北京中星微电子有限公司 | 一种嵌入式存储器的测试装置 |
| CN100359608C (zh) * | 2002-08-30 | 2008-01-02 | 恩益禧电子股份有限公司 | 存储器测试电路 |
| CN100361402C (zh) * | 2003-07-28 | 2008-01-09 | 夏普株式会社 | 高频接收装置 |
| CN100395557C (zh) * | 2005-03-04 | 2008-06-18 | 清华大学 | 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法 |
| CN100550191C (zh) * | 2003-05-16 | 2009-10-14 | 阿纳洛格装置公司 | 通用可访问完全可编程的存储器内置自测系统和方法 |
| CN1767053B (zh) * | 2004-09-10 | 2010-06-23 | 尔必达存储器株式会社 | 半导体存储装置和测试方法 |
| CN103137211A (zh) * | 2011-11-29 | 2013-06-05 | 上海华虹Nec电子有限公司 | 一种nvm内建自测电路的仿真测试系统 |
| CN106356092A (zh) * | 2016-10-14 | 2017-01-25 | 上海旻艾信息科技有限公司 | 一种应用于ate数字测试的存储器深度扩展装置 |
| CN109100632A (zh) * | 2017-06-21 | 2018-12-28 | 爱思开海力士有限公司 | 包括测试电路的半导体装置 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953272A (en) * | 1997-04-30 | 1999-09-14 | Texas Instruments Incorporated | Data invert jump instruction test for built-in self-test |
| US6272588B1 (en) * | 1997-05-30 | 2001-08-07 | Motorola Inc. | Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry |
| JPH11306695A (ja) * | 1998-04-27 | 1999-11-05 | Mitsumi Electric Co Ltd | 磁気記録媒体のディフェクト管理方法、およびその方法を実現するプログラムを記録した記録媒体 |
| JP3292145B2 (ja) * | 1998-06-26 | 2002-06-17 | 日本電気株式会社 | 半導体記憶装置 |
| JP2001035192A (ja) * | 1999-07-19 | 2001-02-09 | Nec Corp | メモリ搭載集積回路およびそのテスト方法 |
| JP2001195895A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP1331642A4 (en) * | 2000-08-31 | 2008-03-19 | Nec Electronics Corp | SEMICONDUCTOR MEMORY COMPONENT, TEST METHOD AND TESTING |
| WO2002047091A1 (fr) * | 2000-12-08 | 2002-06-13 | Fujitsu Limited | Systeme d'essai de circuit de memoire, dispositif a semiconducteur, et procede relatif a l'essai de memoire |
| JP2002358797A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体集積回路 |
| US20020196687A1 (en) * | 2001-06-08 | 2002-12-26 | Sauvageau Anthony J. | Methods and apparatus for analyzing and repairing memory |
| US6941499B1 (en) * | 2001-06-18 | 2005-09-06 | Taiwan Semiconductor Manufacturing Company | Method to verify the performance of BIST circuitry for testing embedded memory |
| DE10131277A1 (de) * | 2001-06-28 | 2003-01-16 | Infineon Technologies Ag | On Chip Scrambling |
| US6549468B2 (en) | 2001-08-30 | 2003-04-15 | Micron Technology, Inc. | Non-volatile memory with address descrambling |
| US6388930B1 (en) | 2001-09-05 | 2002-05-14 | International Business Machines Corporation | Method and apparatus for ram built-in self test (BIST) address generation using bit-wise masking of counters |
| US6452848B1 (en) | 2001-09-12 | 2002-09-17 | International Business Machines Corporation | Programmable built-in self test (BIST) data generator for semiconductor memory devices |
| KR100437609B1 (ko) | 2001-09-20 | 2004-06-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치 |
| JP2004030765A (ja) * | 2002-06-25 | 2004-01-29 | Fujitsu Ltd | 自己診断機能内蔵の半導体記憶装置 |
| DE102004009692B4 (de) * | 2004-02-27 | 2006-06-14 | Infineon Technologies Ag | Halbleiterspeichervorrichtung |
| US7484140B2 (en) * | 2004-07-07 | 2009-01-27 | Freescale Semiconductor, Inc. | Memory having variable refresh control and method therefor |
| KR100691489B1 (ko) * | 2005-03-31 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 테스트용 셀프 리프레쉬 주기 선택회로 및 방법 |
| JP2008269669A (ja) * | 2007-04-17 | 2008-11-06 | Renesas Technology Corp | 半導体装置及びデータ処理システム |
| TWI362844B (en) * | 2007-05-07 | 2012-04-21 | Realtek Semiconductor Corp | Wireless communication apparatus with built-in channel emulator/noise generator |
| US7757133B1 (en) * | 2007-07-05 | 2010-07-13 | Oracle America, Inc. | Built-in self-test hardware and method for generating memory tests with arbitrary address sequences |
| CN102116792B (zh) * | 2009-12-31 | 2013-01-30 | 国民技术股份有限公司 | 一种芯片电压信号的测试系统及其测试方法 |
| KR20130048999A (ko) * | 2011-11-03 | 2013-05-13 | 삼성전자주식회사 | 반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법 |
| JP6046012B2 (ja) * | 2013-09-11 | 2016-12-14 | 株式会社東芝 | Ｂｉｓｔ回路 |
| JP6868466B2 (ja) * | 2017-05-25 | 2021-05-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11990198B2 (en) * | 2020-12-22 | 2024-05-21 | SK Hynix Inc. | Memory system and operation method of memory system |
| KR20240096234A (ko) * | 2022-12-19 | 2024-06-26 | 삼성전자주식회사 | 집적 회로, 애플리케이션 프로세서 및 데이터 처리 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003810B1 (ko) * | 1993-04-14 | 1997-03-22 | 삼성전자 주식회사 | 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로 |
| US5737748A (en) * | 1995-03-15 | 1998-04-07 | Texas Instruments Incorporated | Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory |
-
1997
- 1997-05-02 US US08/850,807 patent/US5844914A/en not_active Expired - Lifetime
- 1997-05-06 JP JP11579097A patent/JP3699245B2/ja not_active Expired - Fee Related
- 1997-05-15 CN CN97113300A patent/CN1106648C/zh not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359608C (zh) * | 2002-08-30 | 2008-01-02 | 恩益禧电子股份有限公司 | 存储器测试电路 |
| CN100345219C (zh) * | 2002-11-11 | 2007-10-24 | 国际商业机器公司 | 测试dram的方法及嵌入式dram的基于处理器的内置自测试系统 |
| CN100550191C (zh) * | 2003-05-16 | 2009-10-14 | 阿纳洛格装置公司 | 通用可访问完全可编程的存储器内置自测系统和方法 |
| CN100361402C (zh) * | 2003-07-28 | 2008-01-09 | 夏普株式会社 | 高频接收装置 |
| CN100356481C (zh) * | 2004-01-30 | 2007-12-19 | 北京中星微电子有限公司 | 一种嵌入式存储器的测试装置 |
| CN1767053B (zh) * | 2004-09-10 | 2010-06-23 | 尔必达存储器株式会社 | 半导体存储装置和测试方法 |
| CN100395557C (zh) * | 2005-03-04 | 2008-06-18 | 清华大学 | 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法 |
| CN103137211A (zh) * | 2011-11-29 | 2013-06-05 | 上海华虹Nec电子有限公司 | 一种nvm内建自测电路的仿真测试系统 |
| CN103137211B (zh) * | 2011-11-29 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 一种nvm内建自测电路的仿真测试系统 |
| CN106356092A (zh) * | 2016-10-14 | 2017-01-25 | 上海旻艾信息科技有限公司 | 一种应用于ate数字测试的存储器深度扩展装置 |
| CN106356092B (zh) * | 2016-10-14 | 2024-04-09 | 上海旻艾半导体有限公司 | 一种应用于ate数字测试的存储器深度扩展装置 |
| CN109100632A (zh) * | 2017-06-21 | 2018-12-28 | 爱思开海力士有限公司 | 包括测试电路的半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3699245B2 (ja) | 2005-09-28 |
| JPH1069800A (ja) | 1998-03-10 |
| US5844914A (en) | 1998-12-01 |
| CN1106648C (zh) | 2003-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1170936A (zh) | 带有测试电路的半导体集成电路 | |
| US7796451B2 (en) | Integrated circuits and methods to compensate for defective memory in multiple layers of memory | |
| US7032142B2 (en) | Memory circuit having parity cell array | |
| US6357027B1 (en) | On chip data comparator with variable data and compare result compression | |
| CN1283005C (zh) | 半导体存储设备 | |
| US7228468B2 (en) | Method and apparatus of build-in self-diagnosis and repair in a memory with syndrome identification | |
| US5016220A (en) | Semiconductor memory device with logic level responsive testing circuit and method therefor | |
| CN1407560A (zh) | 装有存储器和逻辑芯片的可测试存储器芯片的半导体器件 | |
| JP2013140592A (ja) | メモリ特性情報を保存する半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法 | |
| CN1615526A (zh) | 用于具有邻近位预先充电的闪速eprom阵列的虚拟接地读取的源极侧感测结构 | |
| US20030169621A1 (en) | Nonvolatile multilevel cell memory | |
| CN1041975C (zh) | 带应力电路的半导体集成电路及其应力电压的供给方法 | |
| US6577547B2 (en) | Semiconductor memory device | |
| TW200400514A (en) | Semiconductor integrated circuit and its testing method | |
| US20050166111A1 (en) | Memory built-in self test circuit with full error mapping capability | |
| CN1190240A (zh) | 半导体存储器 | |
| CN1396599A (zh) | 在刷新操作过程中读取数据并能纠错的半导体存储器件 | |
| US5914964A (en) | Memory fail analysis device in semiconductor memory test system | |
| US5285419A (en) | Read/write memory with improved test mode data compare | |
| US6740929B2 (en) | Semiconductor device and method for testing semiconductor device | |
| CN1143317C (zh) | 具有测试模式的半导体存储装置 | |
| US7642803B2 (en) | Address pin reduction mode circuit with parallel input for semiconductor memory device and test method using the same | |
| US7461306B2 (en) | Output data compression scheme using tri-state | |
| US20040187050A1 (en) | Test structure and method for accurate determination of soft error of logic components | |
| US6317373B1 (en) | Semiconductor memory device having a test mode and semiconductor testing method utilizing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030423 |