JP2001195895A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001195895A
JP2001195895A JP2000004881A JP2000004881A JP2001195895A JP 2001195895 A JP2001195895 A JP 2001195895A JP 2000004881 A JP2000004881 A JP 2000004881A JP 2000004881 A JP2000004881 A JP 2000004881A JP 2001195895 A JP2001195895 A JP 2001195895A
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test
data
self
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Tetsushi Tanizaki
哲志 谷▲崎▼
Takeshi Hamamoto
武史 濱本
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • G11CSTATIC STORES
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    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46Test trigger logic
    • GPHYSICS
    • G11INFORMATION STORAGE
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    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【課題】 特別なインタフェース仕様の追加を伴わず
に、内蔵するBIST回路と半導体記憶装置内の他の内
部回路との間のインタフェースを確保する。 【解決手段】 コマンド制御信号およびアドレス信号の
入力源を外部端子14、16、18とBIST回路10
0との間で切換えるための入力切換回路50,52,5
4が出力する内部コマンド制御信号および内部アドレス
信号に応じて、制御回路40は、メモリセルアレイ30
に対する各種コマンドを生成する。入力切換回路は、B
ISTモード時においては、外部端子からの信号入力を
カットし、BIST回路の出力信号に応じて内部コマン
ド制御信号および内部アドレス信号を生成する。BIS
Tモード時への移行および通常動作モードへの復帰は、
外部端子に通常動作モードにおいて入力される信号の組
合わせによって指示される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、BIST(Built In Self Te
st)回路を搭載する半導体記憶装置に関する。
【0002】
【従来の技術】チップ内にテスタ機能を取込み、高価な
LSIテスタを使うことなくチップのテストを可能にす
ることができる構成として、いわゆるBIST回路を搭
載した半導体記憶装置の構成が知られている。
【0003】半導体記憶装置内に具備されるBIST回
路は、起動要求に応じて、セルフテストを行なうために
予め保持されるテストパターンに応じたコマンドおよび
テストデータを被テスト回路に対して出力する。さら
に、BIST回路は、テストパターンに対する被テスト
回路の応答の期待値も発生し、被テスト回路からの出力
と期待値とが合致するかどうかを判定して、この判定結
果を出力することが一般的である。
【0004】一方、半導体記憶装置等のメモリデバイス
においては、デバイス外部との間のインタフェースを考
慮する必要がある。特に汎用品については、このような
インタフェース仕様が統一的に決定されているのが一般
的である。
【0005】
【発明が解決しようとする課題】BIST回路は、デバ
イスのテストにおいて高価なテスト装置が不要になる、
外部からのテスト信号が少なくできる、および、いわゆ
るAT−SPEEDテストが可能である等の利点を有す
るが、特に汎用品のメモリデバイスへの搭載を考えた場
合には、統一的に定められたインタフェース仕様を遵守
したもとで、BIST回路とメモリデバイスの内部回路
との間のインタフェースを確保するかが問題となる。
【0006】たとえば、特開昭60−65360号公報
にはBIST回路に相当するメモリ診断制御回路を内部
に具備する構成の開示があるが、実際にBIST回路と
デバイス内部の内部回路との間でどのようにインタフェ
ースが確保されるかについては、詳細に記載されていな
い。
【0007】また、BIST回路を搭載したメモリデバ
イスについて、特開平10−134599号公報の図4
において、専用に設けられたテスト切替ピンに入力され
るテスト切替信号に応じて、BIST回路に相当する自
己診断回路によって発生されるテスト入力信号と通常時
における入力信号とが選択的に半導体メモリに入力され
る構成が開示されているが、このような構成は専用の入
力ピンを要するため汎用的なインタフェース仕様下では
採用できない。
【0008】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、内蔵
するBIST回路に関連して特別なインタフェース仕様
の追加を伴わずに、BIST回路と内部回路との間のイ
ンタフェースを確保することが可能である、半導体記憶
装置の構成を提供することである。
【0009】
【課題を解決するための手段】請求項1記載の半導体記
憶装置は、複数のコマンド制御信号と複数のアドレスビ
ットを有するアドレス信号とに応答して動作する半導体
記憶装置であって、行列状に配置された複数のメモリセ
ルを有するメモリセルアレイと、外部から複数のコマン
ド制御信号を受けるための複数の外部コマンド端子と、
外部からアドレス信号の各アドレスビットをそれぞれ受
けるための複数の外部アドレス端子と、テスト実行時に
おいて動作し、所定のテストパターンに基づいて、複数
のコマンド制御信号およびアドレス信号の複数のアドレ
スビットを出力するセルフテスト回路と、複数の外部コ
マンド端子およびセルフテスト回路の各々から受ける複
数のコマンド制御信号のいずれか一方を入力としてそれ
ぞれが生成される、複数の内部コマンド制御信号を出力
する第1の入力切換回路と、複数の外部アドレス端子お
よびセルフテスト回路の各々から受けるアドレス信号の
いずれか一方を入力として生成される、内部アドレス信
号の各アドレスビットを出力する第2の入力切換回路
と、複数の内部コマンド制御信号および内部アドレス信
号の複数のアドレスビットの組合わせに応じて、セルフ
テスト回路の動作状態を定めるテストモード回路と、セ
ルフテスト回路の動作状態に応じて、第1および第2の
入力切換回路における入力の切換を制御する制御回路と
を備え、制御回路は、複数の内部コマンド制御信号およ
び内部アドレス信号に応じて、メモリセルアレイに対す
るコマンドを生成する。
【0010】請求項2記載の半導体記憶装置は、請求項
1記載の半導体記憶装置であって、制御回路は、複数の
内部コマンド制御信号の組合わせに応じて、テストモー
ド移行コマンドを生成し、テストモード回路は、テスト
モード移行コマンド生成時において、内部アドレス信号
の各アドレスビットの組合わせに応じて、複数のテスト
モード制御信号を出力し、複数のテストモード制御信号
は、セルフテスト回路を動作させるために活性化される
セルフテスト実行信号を含み、制御回路は、セルフテス
ト実行信号の信号レベルに応じて、第1および第2の入
力切換回路における入力の切換を制御するための入力切
換制御信号を生成する。
【0011】請求項3記載の半導体記憶装置は、請求項
2記載の半導体記憶装置であって、第1の入力切換制御
回路は、複数の内部コマンド制御信号に対応してそれぞ
れ設けられる複数の信号切換ユニットを含み、信号切換
ユニットの各々は、入力切換制御信号に応じて活性化さ
れて、複数の外部コマンド端子のうちの対応する1つの
信号レベルを内部ノードに伝達する信号伝達回路と、信
号伝達回路と相補的に活性化されて、内部ノードの信号
レベルを固定するための信号レベル固定回路と、内部ノ
ードの信号レベルとセルフテスト回路から出力される複
数のコマンド制御信号のうちの対応する1つの信号レベ
ルとに応じて、対応する内部コマンド制御信号を出力す
る論理回路とを含む。
【0012】請求項4記載の半導体記憶装置は、請求項
3記載の半導体記憶装置であって、入力切換制御信号
は、セルフテスト実行信号の活性化に応答して活性化さ
れ、バッファ回路は、入力切換制御信号の非活性化に応
じてオンする第1のトランジスタを介して駆動電流を供
給され、対応する複数の外部コマンド端子のうちの1つ
の信号レベルを反転して出力する第1のインバータと、
第1のインバータと内部ノードとの間に接続される第2
のインバータとを有し、信号レベル固定回路は、複数の
コマンド制御信号の信号レベルのうちの所定の一方に対
応する電圧を供給する電圧ノードと第2のインバータの
入力ノードとの間に電気的に結合され、入力切換制御信
号の活性化に応じてオンされる第2のトランジスタを有
する。
【0013】請求項5記載の半導体記憶装置は、請求項
2記載の半導体記憶装置であって、第2の入力切換制御
回路は、内部アドレス信号の各アドレスビットに対応し
て設けられる信号切換ユニットを含み、信号切換ユニッ
トは、入力切換制御信号に応じて活性化されて、複数の
外部アドレス端子のうちの対応する1つの信号レベルを
内部ノードに伝達する信号伝達回路と、バッファ回路と
相補的に活性化されて、内部ノードの信号レベルを固定
するための信号レベル固定回路と、内部ノードの信号レ
ベルとセルフテスト回路から出力されるアドレス信号の
うちの対応する1つのアドレスビットの信号レベルとに
応じて、対応するアドレスビットを出力する論理回路と
を含む。
【0014】請求項6記載の半導体記憶装置は、請求項
5記載の半導体記憶装置であって、入力切換制御信号
は、セルフテスト実行信号の活性化に応答して活性化さ
れ、バッファ回路は、入力切換制御信号の非活性化に応
じてオンする第1のトランジスタを介して駆動電流を供
給され、対応する複数の外部アドレス端子のうちの1つ
の信号レベルを反転して出力する第1のインバータと、
第1のインバータと内部ノードとの間に接続される第2
のインバータとを有し、信号レベル固定回路は、各アド
レスビットの信号レベルのうちの所定の一方に対応する
電圧を供給する電圧ノードと第2のインバータの入力ノ
ードとの間に電気的に結合され、入力切換制御信号の活
性化に応じてオンされる第2のトランジスタを有する。
【0015】請求項7記載の半導体記憶装置は、請求項
2記載の半導体記憶装置であって、複数の外部アドレス
端子のうちの一部とセルフテスト回路との間に設けられ
るセルフテスト制御回路をさらに備え、セルフテスト制
御回路は、セルフテスト実行信号が活性化されている場
合に、外部アドレス端子のうちの一部にそれぞれ入力さ
れる複数のアドレスビットをセルフテスト制御ビットと
してセルフテスト回路に入力し、セルフテスト回路は、
セルフテスト制御ビットの組合わせに応じて、セルフテ
スト実行信号の非活性化を指示するための各アドレスビ
ットの組合わせを出力する。
【0016】請求項8記載の半導体記憶装置は、請求項
2記載の半導体記憶装置であって、セルフテスト回路と
第1の入力切換回路との間に設けられ、複数のコマンド
制御信号のうちの1つを生成するコマンド制御信号生成
回路をさらに備え、セルフテスト回路は、コマンド制御
信号生成回路によって生成される複数のコマンド制御信
号のうちの1つを除くコマンド制御信号を出力し、コマ
ンド制御信号生成回路は、セルフテスト回路から出力さ
れるコマンド制御信号に応じて、対応する複数のコマン
ド制御信号のうちの1つを生成する。
【0017】請求項9記載の半導体記憶装置は、請求項
8記載の半導体記憶装置であって、コマンド制御信号生
成回路は、チップセレクト信号を出力し、コマンド制御
信号生成回路は、セルフテスト回路が出力する、ロウア
ドレスストーブ信号およびコラムアドレスストローブ信
号のいずれか一方が活性化されている場合に、チップセ
レクト信号を活性化する。
【0018】請求項10記載の半導体記憶装置は、請求
項1記載の半導体記憶装置であって、セルフテスト回路
は、テスト実行時において、所定のテストパターンに基
づいてメモリセルアレイに書込むためのテストデータ信
号を出力するテストデータ出力回路と、テスト実行時に
おいて、メモリセルアレイからの読出データに基づいて
判定を行ない、判定結果データを出力するための判定回
路とを含み、半導体記憶装置は、メモリセルアレイとの
間で入出力されるデータを伝達するためのデータバス
と、制御回路に制御されて、メモリセルアレイとデータ
バスとの間でデータ入出力を実行するためのデータ読出
書込回路と、セルフテスト回路とデータバスとの間でデ
ータ入出力を実行するためのテストインタフェース回路
とをさらに備え、テストインタフェース回路は、制御回
路に制御されるタイミングにおいて、データバス上のデ
ータを読出データとして判定回路に伝達するデータ増幅
回路と、セルフテスト回路の指示に応じて、制御回路に
制御されるタイミングにおいて、セルフテスト回路から
出力されるデータをデータバスに伝達するデータバスド
ライブ回路とを有する。
【0019】請求項11記載の半導体記憶装置は、請求
項10記載の半導体記憶装置であって、制御回路は、メ
モリセルアレイからデータを読出すタイミングを指定す
るための正規データ出力パルスおよび、メモリセルアレ
イにデータを書込むタイミングを指定するための正規デ
ータ入力パルスを生成する第1の信号発生回路と、セル
フテスト回路がイネーブル状態である場合において、正
規データ出力パルスおよび正規データ入力パルスに基づ
いて、テストデータ入出力信号を生成する第2の信号発
生回路とを含み、第2の信号発生回路は、正規データ出
力パルスに基づいてテストデータ入出力信号を生成する
ときと、正規データ入力パルスに基づいてテストデータ
入出力信号を生成するときとのそれぞれにおいて、テス
トデータ入出力信号の活性化タイミングおよび活性化期
間を独立に設定し、データ増幅回路およびデータバスド
ライブ回路は、テストデータ入出力信号に応答して動作
する。
【0020】請求項12記載の半導体記憶装置は、請求
項11記載の半導体記憶装置であって、第2の信号生成
回路は、テスト実行時において活性化されるセルフテス
ト実行信号と正規データ出力パルスとを受けて、セルフ
テスト実行信号の活性化時において正規データ出力パル
スを出力する第1の論理回路と、第1の論理回路の出力
を第1の遅延時間遅らせる第1の遅延回路と、第1の遅
延回路の出力レベルの変化のうちの所定の一方に応じ
て、第1の所定期間活性化されるパルス信号を生成する
第1のパルス生成回路と、セルフテスト実行信号と正規
データ入力パルスとを受けて、セルフテスト実行信号の
活性化時において正規データ入力パルスを出力する第2
の論理回路と、第2の論理回路の出力を第2の遅延時間
遅らせる第2の遅延回路と、第2の遅延回路の出力レベ
ルの変化のうちの所定の一方に応じて、第2の所定期間
活性化されるパルス信号を生成する第2のパルス生成回
路と、第1および第2のパルス生成回路の出力の論理和
演算結果をテストデータ入出力信号として出力する第3
の論理回路とを有する。
【0021】請求項13記載の半導体記憶装置は、請求
項10記載の半導体記憶装置であって、外部との間でデ
ータを授受するための外部データ端子と、データバスと
外部データ端子との間でデータ入出力を実行するための
データ入出力回路と、制御回路によって活性化されて、
データ読出書込回路からデータバスへのデータ読出を中
止するためのリードデータマスク回路とをさらに備え、
制御回路は、テスト実行時においては、判定回路からの
判定結果データがデータバスに出力されるときにリード
データマスク回路を活性化し、通常動作時においては、
複数の内部コマンド制御信号の組合わせに応じてリード
データマスク回路を活性化する。
【0022】請求項14記載の半導体記憶装置は、請求
項13記載の半導体記憶装置であって、データ入出力回
路は、制御回路に制御されて、テスト実行時において外
部データ端子からデータバスへのデータ入力を中止す
る。
【0023】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示す。[コマ
ンド制御信号およびアドレス信号に関するインタフェー
ス]図1は、本発明の実施の形態に従う半導体記憶装置
1000の構成を示すブロック図である。
【0024】図1を参照して、半導体記憶装置1000
は、外部クロック信号EXT.CLKを受けるクロック
端子10と、外部クロックイネーブル信号EXT.CK
Eを受けるクロックイネーブル端子12と、クロック端
子10およびクロックイネーブル端子12から、外部ク
ロック信号EXT.CLKおよび外部クロックイネーブ
ル信号EXT.CKEをそれぞれ受けて、内部クロック
信号INTCLKおよび内部クロックイネーブル信号I
NTCKEを出力するクロックバッファ25と、外部ロ
ーアドレスストローブ信号EXT./RAS、外部コラ
ムアドレスストローブ信号EXT./CAS、および外
部ライトイネーブル信号EXT./WE等のコマンド制
御信号を外部から受けるコマンド制御信号入力端子14
と、外部チップセレクト信号EXT./CSを受ける外
部からチップセレクト端子16とを備える。なお以下に
おいては、外部から入力されるこれらのコマンド制御信
号を総称して、外部コマンド制御信号とも称する。
【0025】半導体記憶装置1000は、さらに、外部
アドレス信号の各ビットである外部アドレスビットEX
T.ADD<12:0>および外部バンクアドレスビッ
トEXT.BA<1:0>を受けるアドレス入力端子1
8と、入出力データ信号EXT.DQ<0:15>を入
出力するデータ入出力端子20とを備える。
【0026】このように、半導体記憶装置1000は、
汎用的なインタフェース仕様に従うものである。
【0027】なお、上記の外部アドレス信号および入出
力データ信号のビット数は例示に過ぎず、これらのビッ
ト数は任意の数に設定することが可能である。また、コ
マンド制御信号入力端子14およびアドレス入力端子1
8は、複数個(ビット)の信号の入力を受けるが、総括
的に単一の端子としてそれぞれ表記されている。
【0028】半導体記憶装置1000は、さらに、デー
タ入出力の一時的な中止を指示するためのデータマスク
端子22およびデータマスク端子22に対応して設けら
れる入力バッファ27を備える。入力バッファ27は、
データマスク端子22に入力されるデータマスク外部制
御信号EXT.DQMに応じて、データマスク制御信号
INTDQMを生成する。制御回路40は、データマス
ク制御信号INTDQMの活性化に応答してデータマス
クコマンドを生成し、読出/書込回路35とデータバス
DBとの間のデータ入出力を一時的に中止させる。
【0029】半導体記憶装置1000は、BIST回路
100をさらに備える。BIST回路100は、セルフ
テストイネーブル信号TMBEによって動作状態とさ
れ、セルフテストを実行する。以下において、BIST
回路100によってセルフテストが実行されている状態
をセルフテストモードあるいはBISTモードとも称す
る。また、BIST回路が非動作状態とされており、外
部からの入力に応答して半導体記憶装置が動作している
状態を通常動作モードともいう。
【0030】BISTモードにおいて、BIST回路1
00は、論理回路70の出力として与えられるセルフテ
スト制御ビットBISTCNT<3:0>に応じて、予
め準備されたテストパターンに対応するコマンド制御信
号およびアドレス信号として、外部から入力されるコマ
ンド制御信号にそれぞれ対応するテスト信号であるテス
トローアドレスストローブ信号/BRAS、テストコラ
ムアドレスストローブ信号/BCASおよびテストライ
トイネーブル信号/BWEと、テストアドレスビットB
ADD<12:0>およびテストバンクアドレスビット
BBA<1:0>を出力する。なお以下においては、B
IST回路100によって生成されるこれらのコマンド
制御信号を総称して、テストコマンド制御信号とも称す
る。
【0031】BIST回路100は、テストデータ生成
回路115を含む。テストデータ生成回路115は、所
定のセルフテストを実行するために被試験対象に入力さ
れるテストデータ信号を出力するとともに、被試験対象
のリード(データ出力)時は期待値を発生する。
【0032】これらのコマンド制御信号、アドレス信号
およびテストデータ信号を用いて、BIST回路100
は、メモリセルアレイ30に対するセルフテストを実行
する。
【0033】BIST回路100は、判定回路110を
さらに含む。判定回路110は、テストパターンに応じ
た入力を与えられた被試験対象からの出力を受けて、期
待値と合致するかどうかを判定し、判定結果を出力す
る。
【0034】半導体記憶装置1000は、さらに、行列
状に配置された複数のメモリセルを有するメモリセルア
レイ30と、メモリセルアレイ30に対する読出/書込
動作とを制御するための制御回路40と、制御回路40
に制御されてメモリセルアレイ30に対してデータの読
出および書込を実行するための読出/書込回路35とを
備える。これらのメモリセルアレイ30、制御回路4
0、および読出/書込回路35がBIST回路100の
被試験対象となる。
【0035】制御回路40は、入力切換回路50,5
2,54から出力される内部コマンド制御信号INTR
AS、INTCAS、INTWEおよび内部チップセレ
クト信号INTCSと、内部アドレスビットZINTA
DD<12:0>および内部バンクアドレスビットZI
NTBA<1:0>とに応答して、内部アドレスビット
およびバンクアドレスビットによって選択されるメモリ
セルに対して、内部コマンド制御信号の組合せに対応す
るデータ読出/書込動作等の所定コマンドを実行する。
【0036】半導体記憶装置1000は、さらに、入力
切換回路50、52および54を備える。
【0037】入力切換回路50は、制御信号入力端子1
4から受けるコマンド制御信号EXT./RAS、EX
T./CASおよびEXT./WEと、BIST回路1
00から受けるコマンド制御信号/BRAS、/BCA
Sおよび/BWEを受けて、内部コマンド制御信号IN
TRAS、INTCASおよびINTWEを生成する。
内部コマンド制御信号INTRAS、INTCASおよ
びINTWEはそれぞれ、メモリセルアレイ30に対し
て所定コマンドを実行するための制御回路40に対して
与えられる、ロウアドレスストローブ信号、コラムアド
レスストローブ信号およびライトイネーブル信号であ
る。
【0038】入力切換回路50は、入力切換信号ZEN
に応じて、通常動作モードにおいては、これらの内部コ
マンド制御信号の信号レベルを外部から入力されたコマ
ンド制御信号の信号レベルに応じて設定する。一方、B
ISTモードにおいては、BIST回路から出力された
コマンド制御信号の信号レベルに基づいて、これらの内
部コマンド制御信号の信号レベルを設定する。
【0039】図2は、入力切換信号生成回路140の構
成を示す回路図である。図2を参照して、入力切換信号
生成回路140は、セルフテストイネーブル信号TMB
Eを反転出力するインバータIV40と、内部クロック
イネーブル信号INTCKEとインバータIV40の出
力信号とに応じたNAND論理演算結果を入力切換信号
ZENとして出力する論理ゲートLG40とを含む。制
御回路140は、制御回路40中に含まれる。
【0040】このような構成とすることにより、入力切
換信号ZENは、内部クロックイネーブル信号INTC
KEがイネーブル状態(Hレベル)とされ、かつセルフ
テストイネーブル信号TMBEが非活性化(Lレベル)
される通常動作モードにおいて、各端子からの外部入力
をメモリセルアレイに伝達するべく活性化(Lレベル)
される。
【0041】一方、内部クロックイネーブル信号INT
CKEがディスエーブル状態(Lレベル)に設定される
か、セルフテストイネーブル信号TMBEが活性化(H
レベル)されてセルフテストが指示された場合において
は、入力切換信号ZENは非活性化(Hレベル)され、
外部入力をカットして、BIST回路100からの入力
を制御回路40に対して伝達する。
【0042】図3は、入力切換回路50、52および5
4の構成を詳細に説明するための回路図である。
【0043】図3を参照して、入力切換回路50は、コ
マンド制御信号入力端子14の信号レベルを反転出力す
るためのインバータIV52と、インバータIV52の
出力をさらに反転するためのインバータIV54と、イ
ンバータIV54の出力とインバータIV52の入力に
対応するテストコマンド制御信号とのNAND論理演算
結果を出力するための論理ゲートLG56とを含む。
【0044】入力切換回路50は、インバータIV52
に駆動電流を供給するためのP型トランジスタQPT
と、インバータIV54の入力ノードと接地ノードとの
間に接続されるN型トランジスタQNTとを含む。トラ
ンジスタQPTおよびQNTのゲートには入力切換制御
信号ZENが与えられる。
【0045】入力切換信号ZENが、非活性状態(Hレ
ベル)とされた場合には、トランジスタQPTのオフに
よってインバータIV52に電流が供給されず、かつ、
トランジスタQNTのオンによりインバータIV54の
入力ノードの電位レベルは、コマンド制御信号入力端子
14への入力に関わらず接地電位に固定される。これに
より外部からの入力はカットされ、論理回路LG56の
出力である内部コマンド制御信号は、テストコマンド制
御信号の信号レベルに応じて決定される。
【0046】一方、入力切換信号ZENが活性化(Lレ
ベル)された場合には、トランジスタQPTのオンによ
ってインバータIV52に駆動電流が供給されるととも
に、トランジスタQNTのオフによってインバータIV
54の入力ノードが接地ノードと切離される。したがっ
て、BIST回路100が非動作状態におけるテストコ
マンド制御信号の信号レベルをHレベルに固定すること
によって、論理ゲートLG56は、コマンド制御信号入
力端子14に入力された外部コマンド制御信号に応じ
て、内部コマンド制御信号の信号レベルを設定する。
【0047】図3に示す入力切換回路50は、表記の都
合上単一の回路として記載されているが、入力切換回路
50の回路構成は、ロウアドレスストローブ信号、コラ
ムアドレスストローブ信号およびライトイネーブル信号
の各々に対応して設けられるが、表記の都合上単一の回
路として記載している。
【0048】また、内部クロックイネーブル信号INT
CKEがディスエーブル状態(Lレベル)である場合に
は、入力切換信号ZENは活性状態(Hレベル)とされ
てインバータIV54の出力レベルは固定される。これ
により、クロックイネーブル信号のディスエーブル状態
に応じて入力回路初段の貫通通電流をカットする構成と
して、半導体記憶装置で一般的に適用されるいわゆるパ
ワーダウンモードに対応することも可能である。
【0049】なお、上述したように、内部コマンド制御
信号の信号レベルが、外部から入力されるコマンド制御
信号およびBIST回路によって出力されるコマンド制
御信号のいずれか一方に、入力切換信号ZENに応じて
切り換えられる構成であれば、図3に示した構成に限ら
れず任意の回路構成を適用することができる。
【0050】入力切換回路52は、チップセレクト端子
16に入力される外部チップセレクト信号EXT./C
Sと、BIST回路100からのテストコマンド制御信
号/BRASおよび/BCASに応じた信号レベルを出
力する論理回路60の出力信号とを受けて、入力切換信
号ZENに応じて、内部チップセレクト信号INTCS
を出力する。
【0051】入力切換回路52は、通常動作モードにお
いては、外部チップセレクト信号EXT./CSの信号
レベルに応じて内部チップセレクト信号INTCSの信
号レベルを設定する。
【0052】一方、BISTモードにおいては、入力切
換回路52は、論理回路60の出力する信号レベルに応
答して内部チップセレクト信号INTCSの信号レベル
を設定する。ここで、BISTモードにおいては、何ら
かのテスト動作がBIST回路100から出力される場
合には、テストローアドレスストローブ信号/BRAS
およびテストコラムアドレスストローブ信号/BCAS
の少なくとも一方が活性化(Lレベル)されるため、こ
れによって、外部チップセレクト信号EXT./CSに
対応する信号を生成することができる。
【0053】このように、BIST回路によって出力さ
れるテストコマンド制御信号の一部を用いて、論理演算
の組合せによって他のテスト制御コマンド信号を対応す
る入力切換回路の近傍で生成する構成とすることによ
り、BISTモードにおけるチップセレクト信号を、B
IST回路によって独立して生成する必要がなくなり、
さらにこの信号をBIST回路100から入力切換回路
52までの間伝達するための配線も不要になるため、信
号配線数の削減による省レイアウト化を図ることが可能
となる。
【0054】入力切換回路52の構成および動作は、デ
ータ入力回路50と同様であるので説明は繰返さない。
【0055】図1に示した、アドレス信号に対応して配
置される入力切換回路54は、アドレスビットのうち、
EXT.ADD<6:3>およびテストアドレスビット
BADD<6:3>に対応して設けられる入力切換回路
55aと、それ以外のアドレスビットおよびテストアド
レスビットに対応して設けられる入力切換回路55bと
を含む。
【0056】入力切換回路55aは、内部アドレスビッ
トZINTADD<6:3>を出力し、入力切換回路5
5aは、内部アドレスビットZINTADD<12:7
>およびZINTADD<2:0>と、内部バンクアド
レスビットZINTBA<1:0>を出力する。
【0057】このように両者を分割して記載したのは、
BISTモードにおいては、前述したセルフテスト制御
ビットBISTCNT<3:0>が、外部アドレスビッ
トEXT.ADD<6:3>に応じて設定されるからで
ある。
【0058】入力切換回路55aおよび55bについて
も、データ入力回路50と同様の構成を有し、入力切換
信号ZENの信号レベルに応じて、外部アドレス端子に
入力されたアドレスビットとBIST回路100から出
力されたアドレスビットのいずれか一方の信号レベルを
反映して、内部アドレスビットおよび内部バンクアドレ
スビットを生成する。入力切換回路55aおよび55b
の回路構成は入力切換回路50と同様であるので説明は
繰返さない。
【0059】再び図1を参照して、半導体記憶装置10
00は、制御回路40の出力するモードレジスタセット
信号INTMRSおよび各アドレスビットの信号レベル
に応じてテストモード信号を出力するためのテストモー
ド回路90を備える。制御回路40は、たとえば内部コ
マンド制御信号および内部チップセレクト信号INTR
AS,INTCAS,INTWE,INTCSが全てL
レベルである場合にモードレジスタセット信号INTM
RSを活性化する。
【0060】図4は、テストモード回路90の構成を示
すブロック図である。図4を参照して、モードレジスタ
セット信号INTMRSは、外部バンクアドレスビット
EXT.BA<1:0>に高電位が印加されたことを検
知する高電位検出回路92を含む。なお、高電位印加の
対象を外部バンクアドレスビットEXT.BA<1:0
>としてのは例示に過ぎず、通常動作モードにおいて使
用される任意の外部端子に対する高電位印加を動作モー
ド移行へのトリガとすることによって、新たな専用端子
を設けることなくBISTモードへの移行を外部から指
示することができる。
【0061】テストモード回路90は、各種のテストモ
ード信号を生成するテストモードデコーダ94をさらに
含む。テストモードデコーダ94は、高電位検出回路9
2によって所定のアドレスビットに高電位が印加された
ことを検出し、かつ外部からのコマンド制御信号の組合
せによってモードレジスタセット信号INTMRSが活
性化された場合に、内部アドレスビットZINT<1
2:0>および内部バンクアドレスビットZINTBA
<1:0>の各ビットの信号レベルの組合せに応じて、
対応するテストモード信号を活性化する。既に説明した
セルフテストイネーブル信号TMBEもこれらのテスト
モード信号の一種であり、内部アドレスビットおよびバ
ンクアドレスビットの信号レベルの組合せに応じて活性
化/非活性化が制御される。
【0062】このような構成とすることにより、テスト
モード回路90は、通常動作モードからBISTモード
への移行時は、外部から入力される外部コマンド制御信
号および外部バンクアドレスビット、外部アドレスビッ
トを元に生成される内部アドレスビットの信号レベルに
基づいてテストイネーブル信号TMBEを活性化しBI
ST回路によるセルフテストを開始することができる。
【0063】一方,セルフテストを終了して通常動作モ
ードに復帰する場合には、外部から入力される外部アド
レスビットの一部であるEXT.ADD<6:3>に基
づいて生成されるセルフテスト制御ビットBISTCN
D<3:0>の信号レベルに応じて、テストイネーブル
信号TMBEを非活性化するためのテストアドレスビッ
トの組合せをBIST回路100より出力することがで
きる。
【0064】また、セルフテスト制御ビットBISTC
ND<3:0>の組合せに応じて、ある一定のテストパ
ターンが終了すれば、自動的にこのようなTMBEを非
活性化することのできるテストアドレスビットの組合せ
を出力することとして、自動的にセルフテストが終了す
る構成とすることも可能である。
【0065】既に説明したように、セルフテストイネー
ブル信号TMBEの信号レベルの変化に応じて、入力切
換信号ZENの活性化/非活性化も切換えられるので、
制御回路40およびメモリセルアレイ30に対する信号
入力源を各外部端子からBIST回路に切換えると、各
外部端子からの入力は一切受付けられない。
【0066】反対に、外部端子から入力されるアドレス
ビットの一部に基づいてセルフテストを終了するための
テストアドレスビットの組合せがBIST回路100か
ら出力されて、セルフテストイネーブル信号TMBEが
非活性化されると、これに伴って入力切換信号ZENは
活性化(Lレベル)され、制御回路40およびメモリセ
ルアレイ30への入力は、再び各外部端子からの入力に
切換わる。
【0067】したがって、本発明の実施の形態に従う半
導体記憶装置1000においては、外部との間でセルフ
テスト専用のインタフェースを設けることなく、内部に
搭載されたBIST回路によるセルフテストを実行する
ことが可能である。[データ信号に関するインタフェー
ス]再び図1を参照して、半導体記憶装置1000は、
メモリセルアレイ30に対して入出力されるデータを伝
達するためのデータバスDBと、データバスDB上のデ
ータを外部端子20によって外部との間で授受するため
のデータ入出力回路45とを備える。
【0068】制御回路40は、内部コマンド制御信号の
組合わせに応じて、ライトコマンドおよびリードコマン
ドが指示された場合において、読出/書込回路35に対
してデータ入力およびデータ出力をそれぞれ指示するた
めのデータ入力パルスWDBEおよびデータ出力パルス
RDBEを生成するデータ入出力パルス生成回路145
を有する。
【0069】図5は、データ入力パルスWDBEに応答
した通常動作時におけるメモリアレイ30からのデータ
入力を説明するタイミングチャートである。なお、半導
体記憶装置1000においては、一例としてキャスレイ
テンシCL=3およびバースト長BL=4であるとす
る。
【0070】図5を参照して、時刻t0において外部コ
マンド制御信号の組合せ(EXT./RAS=Lレベ
ル,EXT./CAS=EXT./WE=Hレベル)に
よって、アクティベートコマンドACTが指示され、外
部バンクアドレスビットEXT.BA<1:0>によっ
て選択されるバンクアドレスBAおよび、外部アドレス
ビットEXT.ADD<12:0>によって選択される
行アドレスXが取込まれる。
【0071】これに応じて、制御回路40によって、メ
モリセルアレイ30中のバンクアドレスBAおよび行ア
ドレスXに対応するメモリセル群に対して行系動作が活
性化される。
【0072】アクティベートコマンドACTの生成から
2クロックサイクル経過後の時刻t1において、外部コ
マンド制御信号の組合せの組合せ(EXT./RAS=
Hレベル,EXT./CAS=EXT./WE=Lレベ
ル)に応じて、ライトコマンドWTが生成され、外部ア
ドレスビットEXT.ADD<12:0>によって指示
される列アドレスYに対して書込動作が指示される。
【0073】データ入出力パルス生成回路145は、ラ
イトコマンドWTが指示される時刻t1から所定時間t
d0w経過後の時刻t2において、データ入力パルスW
DBEを所定期間tw0wの間活性化する。半導体記憶
装置1000においては、バースト長BL=4であるの
で、データ入力パルスWDBEは、4クロックサイクル
にわたって外部クロック信号EXT.CLKと同一周期
で活性化/非活性化を繰り返す。
【0074】読出/書込回路35は、データ入力パルス
WDBEの各活性化期間において、データバスDB上に
伝達されるバースト長分のデータD0〜D3を順にメモ
リアレイ30へ入力する。
【0075】バースト長分のクロックサイクルが経過
し、データ入力が終了した時刻t3において、テストコ
マンド制御信号の組合せ(EXT./CAS=Hレベ
ル,EXT./RAS=EXT./WE=Lレベル)に
応じて、同一のバンクアドレスBAに対してプリチャー
ジコマンドPREが活性化され、次のコマンドの入力に
向けた準備が実行される。
【0076】図6は、データ出力パルスRDBEに応答
した通常動作時におけるメモリアレイ30からのデータ
出力を説明するタイミングチャートである。
【0077】図6を参照して、時刻t0において外部コ
マンド制御信号の組合せ(EXT./RAS=Lレベ
ル,EXT./CAS=EXT./WE=Hレベル)に
よって、アクティベートコマンドACTが指示され、外
部バンクアドレスビットEXT.BA<1:0>によっ
て選択されるバンクアドレスBAおよび、外部アドレス
ビットEXT.ADD<12:0>によって選択される
行アドレスXが取込まれる。
【0078】これに応じて、制御回路40によって、メ
モリセルアレイ30中のバンクアドレスBAおよび行ア
ドレスXに対応するメモリセル群に対して行系動作が活
性化される。
【0079】アクティベートコマンドACTの生成から
2クロックサイクル経過後の時刻t1において、外部コ
マンド制御信号の組合せの組合せ(EXT./CAS=
Lレベル,EXT./RAS=EXT./WE=Hレベ
ル)に応じて、リードコマンドRDが生成され、外部ア
ドレスビットEXT.ADD<12:0>によって指示
される列アドレスYに対して読出動作が指示される。
【0080】データ入出力パルス生成回路145は、ラ
イトコマンドRDが指示されてから1クロックサイクル
経過後の時刻t1′から所定時間td0r経過後の時刻
t2において、データ出力パルスRDBEを所定期間t
w0rの間活性化する。バースト長BL=4に対応し
て、データ出力パルスRDBEは、4クロックサイクル
にわたって外部クロック信号EXT.CLKと同一周期
で活性化/非活性化を繰り返す。
【0081】読出/書込回路35は、データ出力パルス
RDBEの各活性化期間において、バースト長分のデー
タD0〜D3を、メモリアレイ30からデータバスDB
に順に出力する。
【0082】バースト長分のクロックサイクルが経過
し、データ出力が終了した時刻t3において、テストコ
マンド制御信号の組合せ(EXT./CAS=Hレベ
ル,EXT./RAS=EXT./WE=Lレベル)に
応じて、同一のバンクアドレスBAに対してプリチャー
ジコマンドPREが活性化され、次のコマンドの入力に
向けた準備が実行される。
【0083】次に、メモリセルアレイ30とBIST回
路100の間におけるデータの授受について説明する。
【0084】再び図1を参照して、半導体記憶装置10
00は、さらにデータバスインタフェース回路120を
備える。データバスインタフェース回路120は、BI
ST回路100から出力される16ビットのデータ信号
A2DIN<15:0>をデータバスDBに出力するた
めのデータバスドライブ回路122と、データバスDB
上のデータを判定回路110に伝達するためのアンプ回
路124とを含む。データ信号A2DIN<15:0>
は、テストデータ生成回路115から出力されるテスト
データ信号もしくは、判定回路110から出力される判
定結果データである。
【0085】制御回路40は、BISTデータバスイネ
ーブル信号生成回路150をさらに有する。BISTデ
ータバスイネーブル信号生成回路150は、セルフテス
トイネーブル信号TMBEが活性化されたBISTモー
ドにおいて、BIST回路100とデータバスDBとの
間でデータの授受が必要なタイミングに合わせてBIS
Tデータバスイネーブル信号BISTDBEを活性化す
る。
【0086】図7は、データバスイネーブル信号生成回
路150の構成を示すブロック図である。
【0087】図7を参照して、データバスイネーブル信
号生成回路150は、データ出力パルスRDBEおよび
セルフテストイネーブル信号TMBEに応じたAND論
理演算結果をノードNa1に出力する論理ゲートLG6
0と、ノードNa1に出力される信号を所定時間遅延し
てノードNa2に出力する遅延回路152aと、ノード
Na2の信号レベルの所定の変化に応答して所定パルス
幅を有するパルス信号をノードNa3に出力するパルス
幅設定回路154aとを有する。
【0088】データバスイネーブル信号生成回路150
は、さらに、データ入力パルスWDBEおよびセルフテ
ストイネーブル信号TMBEに応じたAND論理演算結
果をノードNb1に出力する論理ゲートLG62と、ノ
ードNb1に出力される信号を所定時間遅延してノード
Nb2に出力する遅延回路152bと、ノードNb2の
信号レベルの所定の変化に応答して所定パルス幅を有す
るパルス信号をノードNb3に出力するパルス幅設定回
路154bと、ノードNa3およびノードNb3の信号
レベルのOR論理演算結果をBISTデータバスイネー
ブル信号BISTDBEとして出力する論理ゲートLG
65とを有する。
【0089】図8は、遅延回路152aおよび152b
の構成を示す回路図である。図8を参照して、遅延回路
152aは、ノードNa1およびノードNa2の間に接
続されるn個(n:自然数)のバッファ素子157−1
〜157−nを有する。バッファ素子の個数:nによっ
て、遅延時間の調整が可能であり、データ出力パルスR
DBEとBISTデータバスイネーブル信号BISTD
BEとの間の活性化タイミング差を調整することが可能
となる。
【0090】遅延回路152bは、遅延回路152aと
同様の構成を有し、ノードNb1およびノードNb2の
間に接続される複数個のバッファ素子を有する。データ
出力パルスRDBEに対応する遅延回路152aとデー
タ入力パルスWDBEに対応する遅延回路152bとに
おいて、遅延時間を決定するバッファ素子の数は、それ
ぞれ独立に設定することができる。
【0091】図9は、パルス幅設定回路154aおよび
154bの構成を示す回路図である。
【0092】図9を参照して、パルス幅設定回路154
aは、ノードNa2に出力される信号を所定時間遅延す
るためのバッファ素子159−1〜159−m(m:自
然数)と、バッファ素子の出力を反転するインバータI
V60と、インバータIV60の出力およびノードNa
2の信号レベルに応じたAND論理演算結果をノードN
a3に出力する論理ゲートLG67とを有する。
【0093】このような構成とすることにより、ノード
Na3には、ノードNa2の信号レベルのLレベルから
Hレベルの立上がりに応答して、バッファ素子159−
1〜159−mによって与えられる遅延時間に相当する
パルス幅を有するワンショットパルスが生成される。
【0094】パルス幅設定回路154bは、パルス幅設
定回路154aと同様の構成を有し、ノードNb3に、
ノードNb2の信号レベルのLレベルからHレベルの立
上がりに応答して、バッファ素子によって与えられる遅
延時間に相当するパルス幅を有するワンショットパルス
を生成する。
【0095】データ出力パルスRDBEに対応するパル
ス幅設定回路154aとデータ入力パルスWDBEに対
応するパルス幅設定回路154bとにおいて、遅延時間
を決定するバッファ素子の数は、それぞれ独立に設定す
ることができる。
【0096】したがって、データバスイネーブル信号生
成回路150は、セルフテストイネーブル信号TMBE
が活性化(Hレベル)されるBISTモードにおいて、
データ入力パルスWDBEおよびデータ出力パルスRD
BEに基づいて、活性化タイミングおよび活性化期間を
それぞれ独立に調整してBISTデータバスイネーブル
信号BISTDBEを生成する。セルフテストイネーブ
ル信号TMBEが非活性化(Lレベル)される通常動作
モードにおいては、データバスイネーブル信号生成回路
150は、BISTデータバスイネーブル信号BIST
DBEの非活性状態(Lレベル)を維持するので、BI
ST回路100とデータバスDBとの間でデータ入出力
が実行されることはない。
【0097】図10および図11は、BIST回路から
データバスへデータ信号を出力する場合および、データ
バスからBIST回路へデータを入力する場合におけ
る、データバスイネーブル信号の活性化タイミングをそ
れぞれ説明する図である。
【0098】図10を参照して、データバスイネーブル
信号生成回路150によってデータ入力パルスWDBE
に基づいて生成されたBISTデータバスイネーブル信
号BISTDBEは、ライトコマンドWTの生成が指示
される時刻t1からtd1w経過後の時刻t2において
活性化され、tw1wの期間活性化される。ここで、t
d1wは、データ入力パルスWDBEの有するタイミン
グ差td0w(図5)と遅延回路152b中のバッファ
素子による遅延時間との和に相当する。また、tw1w
は、パルス幅調整回路154bにおいてバッファ素子に
よって与えられる遅延時間に相当する。
【0099】図11を参照して、データバスイネーブル
信号生成回路150によってデータ出力パルスRDBE
に基づいて生成されたBISTデータバスイネーブル信
号BISTDBEは、リードコマンドRDの生成が指示
される時刻t1より1クロックサイクル経過後の時刻t
1′からtd1rが経過した時刻t2において活性化さ
れ、tw1rの期間活性化される。ここで、td1r
は、データ出力パルスRDBEの有するタイミング差t
d0r(図6)と遅延回路152a中のバッファ素子に
よる遅延時間との和に相当する。また、tw1rは、パ
ルス幅調整回路154aにおいてバッファ素子によって
与えられる遅延時間に相当する。
【0100】このように、ライトコマンドおよびリード
コマンドの生成が指示されるタイミングからデータバス
イネーブル信号BISTDBEが活性化されるまでの期
間td1wおよびtd1rおよびデータバスイネーブル
信号BISTDBEの活性化期間tw1wおよびtw1
rは、それぞれ独立に設定することが可能となる。
【0101】以上述べたように、BIST回路からデー
タバスに対するデータ入力時とデータ出力時において、
BISTデータバスイネーブル信号BISTDBEを独
自に調整することが可能となる。
【0102】この結果、セルフテストモードにおける読
出・書込テストのタイミング調整をより容易に実行する
ことができ、セルフテストのパフォーマンスを向上する
ことができる。
【0103】再び図1を参照して、アンプ回路124
は、BISTデータバスイネーブル信号BISTDBE
に応じて動作し、データバスDB上のデータを判定用デ
ータE2DQ<15:0>として判定回路100に伝達
する。
【0104】データバスドライブ回路122は、テスト
データ出力時にBIST回路100によって活性化され
るドライバイネーブル信号A2DRVおよびBISTデ
ータバスイネーブル信号BISTDBEに応じて、BI
ST回路から出力されるデータ信号A2DIN<15:
0>をデータバスDBに出力する。
【0105】図12は、セルフテストモードにおけるデ
ータバスイネーブル信号に応答したセルフテスト回路か
らのデータ出力を説明するタイミングチャートである。
【0106】図12を図5と比較して、セルフテストモ
ードにおいては、通常動作モードにおける外部コマンド
制御信号EXT./CAS、EXT./RASおよびE
XT./WEにそれぞれ対応する、テストコマンド制御
信号/BRAS、/BCASおよび/BWEの組合わせ
に応答してコマンドが生成される。また、メモリセルア
レイ30中のアドレス選択は、テストアドレスビットB
ADD<12:0>およびテストバンクアドレスビット
BBA<1:0>に応じて実行される。
【0107】時刻t1において指示されるライトコマン
ドWTの生成に応じて、データ入力パルスWDBEおよ
びBISTデータバスイネーブル信号BISTDBEが
活性化され、データバスドライブ回路122は、ドライ
バイネーブル信号A2DRVおよびBISTデータバス
イネーブル信号BISTDBEに応じて、BIST回路
から出力されるデータ信号A2DIN<15:0>をデ
ータバスDBに出力する。読出/書込回路35は、デー
タ入力パルスWDBEに応答して、データバスDB上の
データ信号A2DIN<15:0>を、テストアドレス
ビットBADD<12:0>およびテストバンクアドレ
スビットBBA<1:0>によって選択されるアドレス
のメモリセルに入力する。
【0108】バースト長分のクロックサイクルが経過
し、BIST回路100からの出力される所定データの
メモリセルアレイ30への書込みが完了した時刻t3に
おいて、テストコマンド制御信号の組合せ(EXT./
CAS=Hレベル,EXT./RAS=EXT./WE
=Lレベル)に応じて、同一のバンクアドレスBAに対
してプリチャージコマンドPREが活性化され、次のコ
マンドの入力に向けた準備が実行される。
【0109】図13は、セルフテストモードにおけるデ
ータバスイネーブル信号に応答したセルフテスト回路に
対するデータ入力を説明するタイミングチャートであ
る。
【0110】図13を図6と比較して、セルフテストモ
ードにおいては、通常動作モードにおける外部コマンド
制御信号EXT./CAS、EXT./RASおよびE
XT./WEにそれぞれ対応する、テストコマンド制御
信号/BRAS、/BCASおよび/BWEの組合わせ
に応答してコマンドが生成される。また、メモリセルア
レイ30中のアドレス選択は、テストアドレスビットB
ADD<12:0>およびテストバンクアドレスビット
BBA<1:0>に応じて実行される。
【0111】時刻t1において指示されるリードRDの
生成に応じて、データ出力パルスRDBEおよびBIS
Tデータバスイネーブル信号BISTDBEが活性化さ
れる。読出/書込回路35は、データ出力パルスRDB
Eに応答して、テストアドレスビットBADD<12:
0>およびテストバンクアドレスビットBBA<1:0
>によって選択されるアドレスのメモリセルからの読出
データをデータバスDB上に伝達する。
【0112】アンプ回路124は、BISTデータバス
イネーブル信号BISTDBEに応じて動作し、データ
バスDB上に出力されたデータを判定用データE2DQ
<15:0>として判定回路100に伝達する。
【0113】バースト長分のクロックサイクルが経過
し、所定データのBIST回路100への入力が完了し
た時刻t3において、テストコマンド制御信号の組合せ
(EXT./CAS=Hレベル,EXT./RAS=E
XT./WE=Lレベル)に応じて、同一のバンクアド
レスBAに対してプリチャージコマンドPREが活性化
され、次のコマンドの入力に向けた準備が実行される。
【0114】このように、BIST回路100とメモリ
セルアレイ30との間のデータ入出力は、通常動作モー
ドにおいて使用されるデータバスDBを用いて実行する
ことが可能である。
【0115】次に、判定回路110からの判定結果出力
におけるインタフェースについて説明する。
【0116】BIST回路100は、さらにBIST読
出制御信号BISTRE1およびBISTRE2を制御
回路40に出力する。
【0117】BIST読出制御信号BISTRE1は、
判定回路100からの判定結果データをデータバスDB
へ出力する場合に、BIST回路100によって活性化
される。BISTモード時においては、データ入出力回
路45は、BIST読出制御信号BISTRE1の活性
化に応じて動作し、データバスDB上のデータ信号をデ
ータ入出力端子20を介して外部に出力する。なお、デ
ータバスイネーブル信号が活性化されるBISTモード
時においては、データ入出力回路45は、入力切換回路
50,52,54と同様に、データ入出力端子20を介
する外部からのデータ入力を受け付けない。
【0118】判定回路100からの判定結果データの出
力は、BIST回路によるリードコマンドの生成によっ
て実行される。リードコマンドの生成に応じて、BIS
Tデータバスイネーブル信号BISTDBEが生成さ
れ、データバスドライブ回路122によるデータバスD
Bへの判定結果データの出力が可能となる。
【0119】BIST読出制御信号BISTRE2は、
この際における、メモリセルアレイ30からデータバス
DBへのデータ出力を中止するために生成される。
【0120】図14は、リードデータマスク回路135
の構成を示す回路図である。リードデータマスク回路1
35は、読出/書込回路35に内包され、通常動作モー
ドの読出動作時においてデータマスクコマンドの生成に
応じて、メモリアレイ30からのデータ出力を中止する
ための回路である。
【0121】データマスクコマンドは、図1中のデータ
マスク端子22に入力されるデータマスク外部制御信号
EXT.DQMに応じて、入力バッファ27によって生
成されるデータマスク制御信号INTDQMの活性化に
応答して実行される。入力バッファ27は、入力切換信
号ZENではなく内部クロックイネーブル信号INTC
KEに応じて活性化されて、データマスク制御信号IN
TDQMを生成する。
【0122】図14を参照して、リードデータマスク回
路135は、メモリセルアレイ30からの読出データを
増幅するプリアンプ回路132とデータバスDBとの間
に配置される。
【0123】リードデータマスク回路135は、通常動
作モードにおけるデータマスクコマンドの生成時に活性
化(Hレベル)されるデータマスク制御信号INTDQ
Mを反転するインバータIV35と、BISTモードに
おいて判定結果データ出力時に活性化(Hレベル)BI
ST読出制御信号BISTRE2を反転するインバータ
IV36と、セルフテストイネーブル信号TMBEの信
号レベルに応じて、インバータIV35およびインバー
タIV36の出力のいずれか一方をデータマスクドライ
ブ信号DRVEとして出力するマルチプレクサ137と
を含む。
【0124】マルチプレクサ137は、セルフテストイ
ネーブル信号TMBEが活性状態(Hレベル)であるB
ISTモードの場合には、インバータIV36の出力を
選択し、BIST読出制御信号BISTRE2に応じて
データマスクドライブ信号DRVEを設定する。
【0125】一方、セルフテストイネーブル信号TMB
Eが非活性状態(Lレベル)である通常動作モードの場
合には、マルチプレクサ137は、インバータIV35
の出力を選択してデータマスク制御信号INTDQMに
応じてデータマスクドライブ信号DRVEを設定するリ
ードデータマスク回路135は、さらに、プリアンプ回
路132の出力をデータバスDBに伝達するためのバッ
ファ回路139を含む。バッファ回路139は、データ
マスクドライブ信号DRVEが非活性化(Hレベル)さ
れている場合には、バッファとして機能し信号伝達を実
行するが、データマスクドライブ信号DRVEが活性化
(Lレベル)されている場合には、両者の間を遮断し信
号の伝達を実行しない。
【0126】このような構成とすることにより、リード
データマスク回路135は、通常動作モードではデータ
マスク制御信号INTDQMの活性化に応答して、メモ
リセルアレイ30からデータバスDBへのデータ出力を
中止する。一方、BISTモードでは、リードデータマ
スク回路135は、BIST読出制御信号BISTRE
2の活性化に応答して、メモリセルアレイ30からデー
タバスDBへのデータ出力を中止する。
【0127】したがって、本発明の実施の形態に従う半
導体記憶装置1000は、BIST回路による判定結果
の外部出力についても、特別のインタフェースを設ける
ことなく、通常動作モードにおいて使用される、データ
バスDB、リードデータマスク回路135およびデータ
入出力回路45を用いて実行することが可能である。
【0128】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0129】
【発明の効果】請求項1から6に記載の半導体記憶装置
は、制御回路に対するコマンド制御信号およびアドレス
信号の入力源を、外部コマンド端子および外部アドレス
端子とセルフテスト回路との間でセルフテスト回路の動
作状態に応じて切換えることができる。したがって、外
部との間で特別なインタフェースを設けることなく、テ
ストモード時においてセルフテスト回路からの出力信号
に応じて半導体記憶装置を動作させることができる。
【0130】請求項7記載の半導体記憶装置は、テスト
実行時において外部アドレス端子の一部に入力されるア
ドレスビットの信号レベルの組合わせに応じてセルフテ
スト実行信号の非活性化を指示できる。したがって、請
求項1記載の半導体記憶装置が奏する効果に加えて、テ
スト動作時において切換えられたコマンド制御信号およ
びアドレス信号の入力源を、外部との間で特別なインタ
フェースを設けることなく、コマンド端子および外部ア
ドレス端子に復帰させることが可能である。
【0131】請求項8および9に記載の半導体記憶装置
は、テスト実行時に出力されるコマンド制御信号の一部
を、セルフテスト回路から出力される他のコマンド制御
信号に基づいて生成する。したがって、請求項1記載の
半導体記憶装置が奏する効果に加えて、セルフテスト回
路から第1の入力切換回路間の信号配線数を削減するこ
とができる。
【0132】請求項10記載の半導体記憶装置は、セル
フテスト回路とデータバスとの間でデータ入出力を実行
するデータバスインタフェース回路をさらに備えるの
で、請求項1記載の半導体記憶装置が奏する効果に加え
て、セルフテスト回路とメモリセルアレイとの間におけ
るデータ伝達をデータバスを介して実行できる。
【0133】請求項11および12記載の半導体記憶装
置は、データバスインタフェース回路中のデータ増幅回
路およびデータバスドライブ回路の活性化タイミングを
それぞれ独立に設定することができる。したがって、請
求項10記載の半導体記憶装置が奏する効果に加えて、
テスト実行時におけるタイミング調整を容易に実行する
ことが可能である。
【0134】請求項13および14記載の半導体記憶装
置は、セルフテスト回路から判定結果データをデータバ
スに出力するとともに、通常動作時においても使用され
るデータマスク制御回路によって、セルフテスト回路か
らの判定結果データ出力時におけるメモリセルアレイか
らデータバスへのデータ出力を中止する。したがって、
請求項10記載の半導体記憶装置が奏する効果に加え
て、外部との間で特別なインタフェースを設けることな
く、テストモード時における判定結果データを外部に出
力することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態に従う半導体記憶装置1
000の構成を示すブロック図である。
【図2】 入力切換信号生成回路140の構成を示す回
路図である。
【図3】 入力切換回路50、52および54の構成を
詳細に説明するための回路図である。
【図4】 テストモード回路90の構成を示すブロック
図である。
【図5】 データ入力パルスWDBEに応答したメモリ
セルアレイ30へのデータ入力を説明するタイミングチ
ャートである。
【図6】 データ出力パルスRDBEに応答したメモリ
セルアレイ30へのデータ出力を説明するタイミングチ
ャートである。
【図7】 データバスイネーブル信号生成回路150の
構成を示すブロック図である。
【図8】 遅延回路の構成を示す回路図である。
【図9】 パルス幅設定回路の構成を示す回路図であ
る。
【図10】 BIST回路からデータバスへデータ信号
を出力する場合における、データバスイネーブル信号の
活性化タイミングを説明する図である。
【図11】 データバスからBIST回路へデータを入
力する場合における、データバスイネーブル信号の活性
化タイミングを説明する図である。
【図12】 セルフテストモードにおける、データバス
イネーブル信号に応答したセルフテスト回路からのデー
タ出力を説明するタイミングチャートである。
【図13】 セルフテストモードにおける、データバス
イネーブル信号に応答したセルフテスト回路に対するデ
ータ入力を説明するタイミングチャートである。
【図14】 リードデータマスク回路135の構成を示
す回路図である。
【符号の説明】
50,52,54,55a,55b 入力切換回路、9
0 テストモード回路、100 BIST回路、110
判定回路、120 データバスインタフェース回路、
140 入力切換制御信号生成回路。

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 複数のコマンド制御信号と複数のアドレ
    スビットを有するアドレス信号とに応答して動作する半
    導体記憶装置であって、 行列状に配置された複数のメモリセルを有するメモリセ
    ルアレイと、 外部から前記複数のコマンド制御信号を受けるための複
    数の外部コマンド端子と、 外部から前記アドレス信号の各前記アドレスビットをそ
    れぞれ受けるための複数の外部アドレス端子と、 テスト実行時において動作し、所定のテストパターンに
    基づいて、前記複数のコマンド制御信号および前記アド
    レス信号の前記複数のアドレスビットを出力するセルフ
    テスト回路と、 前記複数の外部コマンド端子および前記セルフテスト回
    路の各々から受ける前記複数のコマンド制御信号のいず
    れか一方を入力としてそれぞれが生成される、複数の内
    部コマンド制御信号を出力する第1の入力切換回路と、 前記複数の外部アドレス端子および前記セルフテスト回
    路の各々から受ける前記アドレス信号のいずれか一方を
    入力として生成される、内部アドレス信号の各アドレス
    ビットを出力する第2の入力切換回路と、 前記複数の内部コマンド制御信号および前記内部アドレ
    ス信号の前記複数のアドレスビットの組合わせに応じ
    て、前記セルフテスト回路の動作状態を定めるテストモ
    ード回路と、 前記セルフテスト回路の前記動作状態に応じて、前記第
    1および前記第2の入力切換回路における前記入力の切
    換を制御する制御回路とを備え、 前記制御回路は、前記複数の内部コマンド制御信号およ
    び前記内部アドレス信号に応じて、前記メモリセルアレ
    イに対するコマンドを生成する、半導体記憶装置。
  2. 【請求項2】 前記制御回路は、前記複数の内部コマン
    ド制御信号の組合わせに応じて、テストモード移行コマ
    ンドを生成し、 前記テストモード回路は、前記テストモード移行コマン
    ド生成時において、前記内部アドレス信号の各アドレス
    ビットの組合わせに応じて、複数のテストモード制御信
    号を出力し、 前記複数のテストモード制御信号は、前記セルフテスト
    回路を動作させるために活性化されるセルフテスト実行
    信号を含み、 前記制御回路は、前記セルフテスト実行信号の信号レベ
    ルに応じて、前記第1および前記第2の入力切換回路に
    おける前記入力の切換を制御するための入力切換制御信
    号を生成する、請求項1記載の半導体記憶装置。
  3. 【請求項3】 前記第1の入力切換制御回路は、 前記複数の内部コマンド制御信号に対応してそれぞれ設
    けられる複数の信号切換ユニットを含み、 前記信号切換ユニットの各々は、 前記入力切換制御信号に応じて活性化されて、前記複数
    の外部コマンド端子のうちの対応する1つの信号レベル
    を内部ノードに伝達する信号伝達回路と、 前記信号伝達回路と相補的に活性化されて、前記内部ノ
    ードの信号レベルを固定するための信号レベル固定回路
    と、 前記内部ノードの信号レベルと前記セルフテスト回路か
    ら出力される複数のコマンド制御信号のうちの対応する
    1つの信号レベルとに応じて、前記対応する内部コマン
    ド制御信号を出力する論理回路とを含む、請求項2記載
    の半導体記憶装置。
  4. 【請求項4】 前記入力切換制御信号は、前記セルフテ
    スト実行信号の活性化に応答して活性化され、 前記バッファ回路は、 前記入力切換制御信号の非活性化に応じてオンする第1
    のトランジスタを介して駆動電流を供給され、対応する
    前記複数の外部コマンド端子のうちの1つの信号レベル
    を反転して出力する第1のインバータと、 前記第1のインバータと前記内部ノードとの間に接続さ
    れる第2のインバータとを有し、 前記信号レベル固定回路は、前記複数のコマンド制御信
    号の信号レベルのうちの所定の一方に対応する電圧を供
    給する電圧ノードと前記第2のインバータの入力ノード
    との間に電気的に結合され、前記入力切換制御信号の活
    性化に応じてオンされる第2のトランジスタを有する、
    請求項3記載の半導体記憶装置。
  5. 【請求項5】 前記第2の入力切換制御回路は、 前記内部アドレス信号の各アドレスビットに対応して設
    けられる信号切換ユニットを含み、 前記信号切換ユニットは、 前記入力切換制御信号に応じて活性化されて、前記複数
    の外部アドレス端子のうちの対応する1つの信号レベル
    を内部ノードに伝達する信号伝達回路と、 前記バッファ回路と相補的に活性化されて、前記内部ノ
    ードの信号レベルを固定するための信号レベル固定回路
    と、 前記内部ノードの信号レベルと前記セルフテスト回路か
    ら出力される前記アドレス信号のうちの対応する1つの
    アドレスビットの信号レベルとに応じて、前記対応する
    アドレスビットを出力する論理回路とを含む、請求項2
    記載の半導体記憶装置。
  6. 【請求項6】 前記入力切換制御信号は、前記セルフテ
    スト実行信号の活性化に応答して活性化され、 前記バッファ回路は、 前記入力切換制御信号の非活性化に応じてオンする第1
    のトランジスタを介して駆動電流を供給され、対応する
    前記複数の外部アドレス端子のうちの1つの信号レベル
    を反転して出力する第1のインバータと、 前記第1のインバータと前記内部ノードとの間に接続さ
    れる第2のインバータとを有し、 前記信号レベル固定回路は、各前記アドレスビットの信
    号レベルのうちの所定の一方に対応する電圧を供給する
    電圧ノードと前記第2のインバータの入力ノードとの間
    に電気的に結合され、前記入力切換制御信号の活性化に
    応じてオンされる第2のトランジスタを有する、請求項
    5記載の半導体記憶装置。
  7. 【請求項7】 前記複数の外部アドレス端子のうちの一
    部と前記セルフテスト回路との間に設けられるセルフテ
    スト制御回路をさらに備え、 前記セルフテスト制御回路は、前記セルフテスト実行信
    号が活性化されている場合に、前記外部アドレス端子の
    うちの一部にそれぞれ入力される複数の前記アドレスビ
    ットをセルフテスト制御ビットとして前記セルフテスト
    回路に入力し、 前記セルフテスト回路は、前記セルフテスト制御ビット
    の組合わせに応じて、前記セルフテスト実行信号の非活
    性化を指示するための各前記アドレスビットの組合わせ
    を出力する、請求項2記載の半導体記憶装置。
  8. 【請求項8】 前記セルフテスト回路と前記第1の入力
    切換回路との間に設けられ、前記複数のコマンド制御信
    号のうちの1つを生成するコマンド制御信号生成回路を
    さらに備え、 前記セルフテスト回路は、前記コマンド制御信号生成回
    路によって生成される前記複数のコマンド制御信号のう
    ちの1つを除くコマンド制御信号を出力し、 前記コマンド制御信号生成回路は、前記セルフテスト回
    路から出力されるコマンド制御信号に応じて、対応する
    前記複数のコマンド制御信号のうちの1つを生成する、
    請求項2記載の半導体記憶装置。
  9. 【請求項9】 前記コマンド制御信号生成回路は、チッ
    プセレクト信号を出力し、 前記コマンド制御信号生成回路は、前記セルフテスト回
    路が出力する、ロウアドレスストーブ信号およびコラム
    アドレスストローブ信号のいずれか一方が活性化されて
    いる場合に、チップセレクト信号を活性化する、請求項
    8記載の半導体記憶装置。
  10. 【請求項10】 前記セルフテスト回路は、 前記テスト実行時において、所定のテストパターンに基
    づいて前記メモリセルアレイに書込むためのテストデー
    タ信号を出力するテストデータ出力回路と、 前記テスト実行時において、前記メモリセルアレイから
    の読出データに基づいて判定を行ない、判定結果データ
    を出力するための判定回路とを含み、 前記半導体記憶装置は、 前記メモリセルアレイとの間で入出力されるデータを伝
    達するためのデータバスと、 前記制御回路に制御されて、前記メモリセルアレイと前
    記データバスとの間でデータ入出力を実行するためのデ
    ータ読出書込回路と、 前記セルフテスト回路と前記データバスとの間でデータ
    入出力を実行するためのテストインタフェース回路とを
    さらに備え、 前記テストインタフェース回路は、 前記制御回路に制御されるタイミングにおいて、前記デ
    ータバス上のデータを前記読出データとして前記判定回
    路に伝達するデータ増幅回路と、 前記セルフテスト回路の指示に応じて、前記制御回路に
    制御されるタイミングにおいて、前記セルフテスト回路
    から出力されるデータを前記データバスに伝達するデー
    タバスドライブ回路とを有する、請求項1記載の半導体
    記憶装置。
  11. 【請求項11】 前記制御回路は、 前記メモリセルアレイからデータを読出すタイミングを
    指定するための正規データ出力パルスおよび、前記メモ
    リセルアレイにデータを書込むタイミングを指定するた
    めの正規データ入力パルスを生成する第1の信号発生回
    路と、 前記セルフテスト回路がイネーブル状態である場合にお
    いて、前記正規データ出力パルスおよび前記正規データ
    入力パルスに基づいて、テストデータ入出力信号を生成
    する第2の信号発生回路とを含み、 前記第2の信号発生回路は、前記正規データ出力パルス
    に基づいて前記テストデータ入出力信号を生成するとき
    と、前記正規データ入力パルスに基づいて前記テストデ
    ータ入出力信号を生成するときとのそれぞれにおいて、
    前記テストデータ入出力信号の活性化タイミングおよび
    活性化期間を独立に設定し、 前記データ増幅回路および前記データバスドライブ回路
    は、前記テストデータ入出力信号に応答して動作する、
    請求項10記載の半導体記憶装置。
  12. 【請求項12】 前記第2の信号生成回路は、 前記テスト実行時において活性化されるセルフテスト実
    行信号と前記正規データ出力パルスとを受けて、前記セ
    ルフテスト実行信号の活性化時において前記正規データ
    出力パルスを出力する第1の論理回路と、 前記第1の論理回路の出力を第1の遅延時間遅らせる第
    1の遅延回路と、 前記第1の遅延回路の出力レベルの変化のうちの所定の
    一方に応じて、第1の所定期間活性化されるパルス信号
    を生成する第1のパルス生成回路と、 前記セルフテスト実行信号と前記正規データ入力パルス
    とを受けて、前記セルフテスト実行信号の活性化時にお
    いて前記正規データ入力パルスを出力する第2の論理回
    路と、 前記第2の論理回路の出力を第2の遅延時間遅らせる第
    2の遅延回路と、 前記第2の遅延回路の出力レベルの変化のうちの所定の
    一方に応じて、第2の所定期間活性化されるパルス信号
    を生成する第2のパルス生成回路と、 前記第1および前記第2のパルス生成回路の出力の論理
    和演算結果を前記テストデータ入出力信号として出力す
    る第3の論理回路とを有する、請求項11記載の半導体
    記憶装置。
  13. 【請求項13】 外部との間でデータを授受するための
    外部データ端子と、 前記データバスと前記外部データ端子との間でデータ入
    出力を実行するためのデータ入出力回路と、 前記制御回路によって活性化されて、前記データ読出書
    込回路から前記データバスへのデータ読出を中止するた
    めのリードデータマスク回路とをさらに備え、 前記制御回路は、前記テスト実行時においては、前記判
    定回路からの前記判定結果データが前記データバスに出
    力されるときに前記リードデータマスク回路を活性化
    し、通常動作時においては、前記複数の内部コマンド制
    御信号の組合わせに応じて前記リードデータマスク回路
    を活性化する、請求項10記載の半導体記憶装置。
  14. 【請求項14】 前記データ入出力回路は、前記制御回
    路に制御されて、前記テスト実行時において前記外部デ
    ータ端子から前記データバスへのデータ入力を中止す
    る、請求項13記載の半導体記憶装置。
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