JP2001195895A

JP2001195895A - 半導体記憶装置

Info

Publication number: JP2001195895A
Application number: JP2000004881A
Authority: JP
Inventors: Tetsushi Tanizaki; 哲志谷▲崎▼; Takeshi Hamamoto; 武史濱本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-01-13
Filing date: 2000-01-13
Publication date: 2001-07-19
Also published as: US20010054164A1; US6782498B2

Abstract

(57)【要約】【課題】特別なインタフェース仕様の追加を伴わず
に、内蔵するＢＩＳＴ回路と半導体記憶装置内の他の内
部回路との間のインタフェースを確保する。【解決手段】コマンド制御信号およびアドレス信号の
入力源を外部端子１４、１６、１８とＢＩＳＴ回路１０
０との間で切換えるための入力切換回路５０，５２，５
４が出力する内部コマンド制御信号および内部アドレス
信号に応じて、制御回路４０は、メモリセルアレイ３０
に対する各種コマンドを生成する。入力切換回路は、Ｂ
ＩＳＴモード時においては、外部端子からの信号入力を
カットし、ＢＩＳＴ回路の出力信号に応じて内部コマン
ド制御信号および内部アドレス信号を生成する。ＢＩＳ
Ｔモード時への移行および通常動作モードへの復帰は、
外部端子に通常動作モードにおいて入力される信号の組
合わせによって指示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、ＢＩＳＴ（Built In Self Te
st）回路を搭載する半導体記憶装置に関する。

【０００２】

【従来の技術】チップ内にテスタ機能を取込み、高価な
ＬＳＩテスタを使うことなくチップのテストを可能にす
ることができる構成として、いわゆるＢＩＳＴ回路を搭
載した半導体記憶装置の構成が知られている。

【０００３】半導体記憶装置内に具備されるＢＩＳＴ回
路は、起動要求に応じて、セルフテストを行なうために
予め保持されるテストパターンに応じたコマンドおよび
テストデータを被テスト回路に対して出力する。さら
に、ＢＩＳＴ回路は、テストパターンに対する被テスト
回路の応答の期待値も発生し、被テスト回路からの出力
と期待値とが合致するかどうかを判定して、この判定結
果を出力することが一般的である。

【０００４】一方、半導体記憶装置等のメモリデバイス
においては、デバイス外部との間のインタフェースを考
慮する必要がある。特に汎用品については、このような
インタフェース仕様が統一的に決定されているのが一般
的である。

【０００５】

【発明が解決しようとする課題】ＢＩＳＴ回路は、デバ
イスのテストにおいて高価なテスト装置が不要になる、
外部からのテスト信号が少なくできる、および、いわゆ
るＡＴ−ＳＰＥＥＤテストが可能である等の利点を有す
るが、特に汎用品のメモリデバイスへの搭載を考えた場
合には、統一的に定められたインタフェース仕様を遵守
したもとで、ＢＩＳＴ回路とメモリデバイスの内部回路
との間のインタフェースを確保するかが問題となる。

【０００６】たとえば、特開昭６０−６５３６０号公報
にはＢＩＳＴ回路に相当するメモリ診断制御回路を内部
に具備する構成の開示があるが、実際にＢＩＳＴ回路と
デバイス内部の内部回路との間でどのようにインタフェ
ースが確保されるかについては、詳細に記載されていな
い。

【０００７】また、ＢＩＳＴ回路を搭載したメモリデバ
イスについて、特開平１０−１３４５９９号公報の図４
において、専用に設けられたテスト切替ピンに入力され
るテスト切替信号に応じて、ＢＩＳＴ回路に相当する自
己診断回路によって発生されるテスト入力信号と通常時
における入力信号とが選択的に半導体メモリに入力され
る構成が開示されているが、このような構成は専用の入
力ピンを要するため汎用的なインタフェース仕様下では
採用できない。

【０００８】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、内蔵
するＢＩＳＴ回路に関連して特別なインタフェース仕様
の追加を伴わずに、ＢＩＳＴ回路と内部回路との間のイ
ンタフェースを確保することが可能である、半導体記憶
装置の構成を提供することである。

【０００９】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、複数のコマンド制御信号と複数のアドレスビ
ットを有するアドレス信号とに応答して動作する半導体
記憶装置であって、行列状に配置された複数のメモリセ
ルを有するメモリセルアレイと、外部から複数のコマン
ド制御信号を受けるための複数の外部コマンド端子と、
外部からアドレス信号の各アドレスビットをそれぞれ受
けるための複数の外部アドレス端子と、テスト実行時に
おいて動作し、所定のテストパターンに基づいて、複数
のコマンド制御信号およびアドレス信号の複数のアドレ
スビットを出力するセルフテスト回路と、複数の外部コ
マンド端子およびセルフテスト回路の各々から受ける複
数のコマンド制御信号のいずれか一方を入力としてそれ
ぞれが生成される、複数の内部コマンド制御信号を出力
する第１の入力切換回路と、複数の外部アドレス端子お
よびセルフテスト回路の各々から受けるアドレス信号の
いずれか一方を入力として生成される、内部アドレス信
号の各アドレスビットを出力する第２の入力切換回路
と、複数の内部コマンド制御信号および内部アドレス信
号の複数のアドレスビットの組合わせに応じて、セルフ
テスト回路の動作状態を定めるテストモード回路と、セ
ルフテスト回路の動作状態に応じて、第１および第２の
入力切換回路における入力の切換を制御する制御回路と
を備え、制御回路は、複数の内部コマンド制御信号およ
び内部アドレス信号に応じて、メモリセルアレイに対す
るコマンドを生成する。

【００１０】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、制御回路は、複数の
内部コマンド制御信号の組合わせに応じて、テストモー
ド移行コマンドを生成し、テストモード回路は、テスト
モード移行コマンド生成時において、内部アドレス信号
の各アドレスビットの組合わせに応じて、複数のテスト
モード制御信号を出力し、複数のテストモード制御信号
は、セルフテスト回路を動作させるために活性化される
セルフテスト実行信号を含み、制御回路は、セルフテス
ト実行信号の信号レベルに応じて、第１および第２の入
力切換回路における入力の切換を制御するための入力切
換制御信号を生成する。

【００１１】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、第１の入力切換制御
回路は、複数の内部コマンド制御信号に対応してそれぞ
れ設けられる複数の信号切換ユニットを含み、信号切換
ユニットの各々は、入力切換制御信号に応じて活性化さ
れて、複数の外部コマンド端子のうちの対応する１つの
信号レベルを内部ノードに伝達する信号伝達回路と、信
号伝達回路と相補的に活性化されて、内部ノードの信号
レベルを固定するための信号レベル固定回路と、内部ノ
ードの信号レベルとセルフテスト回路から出力される複
数のコマンド制御信号のうちの対応する１つの信号レベ
ルとに応じて、対応する内部コマンド制御信号を出力す
る論理回路とを含む。

【００１２】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、入力切換制御信号
は、セルフテスト実行信号の活性化に応答して活性化さ
れ、バッファ回路は、入力切換制御信号の非活性化に応
じてオンする第１のトランジスタを介して駆動電流を供
給され、対応する複数の外部コマンド端子のうちの１つ
の信号レベルを反転して出力する第１のインバータと、
第１のインバータと内部ノードとの間に接続される第２
のインバータとを有し、信号レベル固定回路は、複数の
コマンド制御信号の信号レベルのうちの所定の一方に対
応する電圧を供給する電圧ノードと第２のインバータの
入力ノードとの間に電気的に結合され、入力切換制御信
号の活性化に応じてオンされる第２のトランジスタを有
する。

【００１３】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、第２の入力切換制御
回路は、内部アドレス信号の各アドレスビットに対応し
て設けられる信号切換ユニットを含み、信号切換ユニッ
トは、入力切換制御信号に応じて活性化されて、複数の
外部アドレス端子のうちの対応する１つの信号レベルを
内部ノードに伝達する信号伝達回路と、バッファ回路と
相補的に活性化されて、内部ノードの信号レベルを固定
するための信号レベル固定回路と、内部ノードの信号レ
ベルとセルフテスト回路から出力されるアドレス信号の
うちの対応する１つのアドレスビットの信号レベルとに
応じて、対応するアドレスビットを出力する論理回路と
を含む。

【００１４】請求項６記載の半導体記憶装置は、請求項
５記載の半導体記憶装置であって、入力切換制御信号
は、セルフテスト実行信号の活性化に応答して活性化さ
れ、バッファ回路は、入力切換制御信号の非活性化に応
じてオンする第１のトランジスタを介して駆動電流を供
給され、対応する複数の外部アドレス端子のうちの１つ
の信号レベルを反転して出力する第１のインバータと、
第１のインバータと内部ノードとの間に接続される第２
のインバータとを有し、信号レベル固定回路は、各アド
レスビットの信号レベルのうちの所定の一方に対応する
電圧を供給する電圧ノードと第２のインバータの入力ノ
ードとの間に電気的に結合され、入力切換制御信号の活
性化に応じてオンされる第２のトランジスタを有する。

【００１５】請求項７記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、複数の外部アドレス
端子のうちの一部とセルフテスト回路との間に設けられ
るセルフテスト制御回路をさらに備え、セルフテスト制
御回路は、セルフテスト実行信号が活性化されている場
合に、外部アドレス端子のうちの一部にそれぞれ入力さ
れる複数のアドレスビットをセルフテスト制御ビットと
してセルフテスト回路に入力し、セルフテスト回路は、
セルフテスト制御ビットの組合わせに応じて、セルフテ
スト実行信号の非活性化を指示するための各アドレスビ
ットの組合わせを出力する。

【００１６】請求項８記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、セルフテスト回路と
第１の入力切換回路との間に設けられ、複数のコマンド
制御信号のうちの１つを生成するコマンド制御信号生成
回路をさらに備え、セルフテスト回路は、コマンド制御
信号生成回路によって生成される複数のコマンド制御信
号のうちの１つを除くコマンド制御信号を出力し、コマ
ンド制御信号生成回路は、セルフテスト回路から出力さ
れるコマンド制御信号に応じて、対応する複数のコマン
ド制御信号のうちの１つを生成する。

【００１７】請求項９記載の半導体記憶装置は、請求項
８記載の半導体記憶装置であって、コマンド制御信号生
成回路は、チップセレクト信号を出力し、コマンド制御
信号生成回路は、セルフテスト回路が出力する、ロウア
ドレスストーブ信号およびコラムアドレスストローブ信
号のいずれか一方が活性化されている場合に、チップセ
レクト信号を活性化する。

【００１８】請求項１０記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、セルフテスト回路
は、テスト実行時において、所定のテストパターンに基
づいてメモリセルアレイに書込むためのテストデータ信
号を出力するテストデータ出力回路と、テスト実行時に
おいて、メモリセルアレイからの読出データに基づいて
判定を行ない、判定結果データを出力するための判定回
路とを含み、半導体記憶装置は、メモリセルアレイとの
間で入出力されるデータを伝達するためのデータバス
と、制御回路に制御されて、メモリセルアレイとデータ
バスとの間でデータ入出力を実行するためのデータ読出
書込回路と、セルフテスト回路とデータバスとの間でデ
ータ入出力を実行するためのテストインタフェース回路
とをさらに備え、テストインタフェース回路は、制御回
路に制御されるタイミングにおいて、データバス上のデ
ータを読出データとして判定回路に伝達するデータ増幅
回路と、セルフテスト回路の指示に応じて、制御回路に
制御されるタイミングにおいて、セルフテスト回路から
出力されるデータをデータバスに伝達するデータバスド
ライブ回路とを有する。

【００１９】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、制御回路は、メ
モリセルアレイからデータを読出すタイミングを指定す
るための正規データ出力パルスおよび、メモリセルアレ
イにデータを書込むタイミングを指定するための正規デ
ータ入力パルスを生成する第１の信号発生回路と、セル
フテスト回路がイネーブル状態である場合において、正
規データ出力パルスおよび正規データ入力パルスに基づ
いて、テストデータ入出力信号を生成する第２の信号発
生回路とを含み、第２の信号発生回路は、正規データ出
力パルスに基づいてテストデータ入出力信号を生成する
ときと、正規データ入力パルスに基づいてテストデータ
入出力信号を生成するときとのそれぞれにおいて、テス
トデータ入出力信号の活性化タイミングおよび活性化期
間を独立に設定し、データ増幅回路およびデータバスド
ライブ回路は、テストデータ入出力信号に応答して動作
する。

【００２０】請求項１２記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置であって、第２の信号生成
回路は、テスト実行時において活性化されるセルフテス
ト実行信号と正規データ出力パルスとを受けて、セルフ
テスト実行信号の活性化時において正規データ出力パル
スを出力する第１の論理回路と、第１の論理回路の出力
を第１の遅延時間遅らせる第１の遅延回路と、第１の遅
延回路の出力レベルの変化のうちの所定の一方に応じ
て、第１の所定期間活性化されるパルス信号を生成する
第１のパルス生成回路と、セルフテスト実行信号と正規
データ入力パルスとを受けて、セルフテスト実行信号の
活性化時において正規データ入力パルスを出力する第２
の論理回路と、第２の論理回路の出力を第２の遅延時間
遅らせる第２の遅延回路と、第２の遅延回路の出力レベ
ルの変化のうちの所定の一方に応じて、第２の所定期間
活性化されるパルス信号を生成する第２のパルス生成回
路と、第１および第２のパルス生成回路の出力の論理和
演算結果をテストデータ入出力信号として出力する第３
の論理回路とを有する。

【００２１】請求項１３記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、外部との間でデ
ータを授受するための外部データ端子と、データバスと
外部データ端子との間でデータ入出力を実行するための
データ入出力回路と、制御回路によって活性化されて、
データ読出書込回路からデータバスへのデータ読出を中
止するためのリードデータマスク回路とをさらに備え、
制御回路は、テスト実行時においては、判定回路からの
判定結果データがデータバスに出力されるときにリード
データマスク回路を活性化し、通常動作時においては、
複数の内部コマンド制御信号の組合わせに応じてリード
データマスク回路を活性化する。

【００２２】請求項１４記載の半導体記憶装置は、請求
項１３記載の半導体記憶装置であって、データ入出力回
路は、制御回路に制御されて、テスト実行時において外
部データ端子からデータバスへのデータ入力を中止す
る。

【００２３】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示す。［コマ
ンド制御信号およびアドレス信号に関するインタフェー
ス］図１は、本発明の実施の形態に従う半導体記憶装置
１０００の構成を示すブロック図である。

【００２４】図１を参照して、半導体記憶装置１０００
は、外部クロック信号ＥＸＴ．ＣＬＫを受けるクロック
端子１０と、外部クロックイネーブル信号ＥＸＴ．ＣＫ
Ｅを受けるクロックイネーブル端子１２と、クロック端
子１０およびクロックイネーブル端子１２から、外部ク
ロック信号ＥＸＴ．ＣＬＫおよび外部クロックイネーブ
ル信号ＥＸＴ．ＣＫＥをそれぞれ受けて、内部クロック
信号ＩＮＴＣＬＫおよび内部クロックイネーブル信号Ｉ
ＮＴＣＫＥを出力するクロックバッファ２５と、外部ロ
ーアドレスストローブ信号ＥＸＴ．／ＲＡＳ、外部コラ
ムアドレスストローブ信号ＥＸＴ．／ＣＡＳ、および外
部ライトイネーブル信号ＥＸＴ．／ＷＥ等のコマンド制
御信号を外部から受けるコマンド制御信号入力端子１４
と、外部チップセレクト信号ＥＸＴ．／ＣＳを受ける外
部からチップセレクト端子１６とを備える。なお以下に
おいては、外部から入力されるこれらのコマンド制御信
号を総称して、外部コマンド制御信号とも称する。

【００２５】半導体記憶装置１０００は、さらに、外部
アドレス信号の各ビットである外部アドレスビットＥＸ
Ｔ．ＡＤＤ＜１２：０＞および外部バンクアドレスビッ
トＥＸＴ．ＢＡ＜１：０＞を受けるアドレス入力端子１
８と、入出力データ信号ＥＸＴ．ＤＱ＜０：１５＞を入
出力するデータ入出力端子２０とを備える。

【００２６】このように、半導体記憶装置１０００は、
汎用的なインタフェース仕様に従うものである。

【００２７】なお、上記の外部アドレス信号および入出
力データ信号のビット数は例示に過ぎず、これらのビッ
ト数は任意の数に設定することが可能である。また、コ
マンド制御信号入力端子１４およびアドレス入力端子１
８は、複数個（ビット）の信号の入力を受けるが、総括
的に単一の端子としてそれぞれ表記されている。

【００２８】半導体記憶装置１０００は、さらに、デー
タ入出力の一時的な中止を指示するためのデータマスク
端子２２およびデータマスク端子２２に対応して設けら
れる入力バッファ２７を備える。入力バッファ２７は、
データマスク端子２２に入力されるデータマスク外部制
御信号ＥＸＴ．ＤＱＭに応じて、データマスク制御信号
ＩＮＴＤＱＭを生成する。制御回路４０は、データマス
ク制御信号ＩＮＴＤＱＭの活性化に応答してデータマス
クコマンドを生成し、読出／書込回路３５とデータバス
ＤＢとの間のデータ入出力を一時的に中止させる。

【００２９】半導体記憶装置１０００は、ＢＩＳＴ回路
１００をさらに備える。ＢＩＳＴ回路１００は、セルフ
テストイネーブル信号ＴＭＢＥによって動作状態とさ
れ、セルフテストを実行する。以下において、ＢＩＳＴ
回路１００によってセルフテストが実行されている状態
をセルフテストモードあるいはＢＩＳＴモードとも称す
る。また、ＢＩＳＴ回路が非動作状態とされており、外
部からの入力に応答して半導体記憶装置が動作している
状態を通常動作モードともいう。

【００３０】ＢＩＳＴモードにおいて、ＢＩＳＴ回路１
００は、論理回路７０の出力として与えられるセルフテ
スト制御ビットＢＩＳＴＣＮＴ＜３：０＞に応じて、予
め準備されたテストパターンに対応するコマンド制御信
号およびアドレス信号として、外部から入力されるコマ
ンド制御信号にそれぞれ対応するテスト信号であるテス
トローアドレスストローブ信号／ＢＲＡＳ、テストコラ
ムアドレスストローブ信号／ＢＣＡＳおよびテストライ
トイネーブル信号／ＢＷＥと、テストアドレスビットＢ
ＡＤＤ＜１２：０＞およびテストバンクアドレスビット
ＢＢＡ＜１：０＞を出力する。なお以下においては、Ｂ
ＩＳＴ回路１００によって生成されるこれらのコマンド
制御信号を総称して、テストコマンド制御信号とも称す
る。

【００３１】ＢＩＳＴ回路１００は、テストデータ生成
回路１１５を含む。テストデータ生成回路１１５は、所
定のセルフテストを実行するために被試験対象に入力さ
れるテストデータ信号を出力するとともに、被試験対象
のリード（データ出力）時は期待値を発生する。

【００３２】これらのコマンド制御信号、アドレス信号
およびテストデータ信号を用いて、ＢＩＳＴ回路１００
は、メモリセルアレイ３０に対するセルフテストを実行
する。

【００３３】ＢＩＳＴ回路１００は、判定回路１１０を
さらに含む。判定回路１１０は、テストパターンに応じ
た入力を与えられた被試験対象からの出力を受けて、期
待値と合致するかどうかを判定し、判定結果を出力す
る。

【００３４】半導体記憶装置１０００は、さらに、行列
状に配置された複数のメモリセルを有するメモリセルア
レイ３０と、メモリセルアレイ３０に対する読出／書込
動作とを制御するための制御回路４０と、制御回路４０
に制御されてメモリセルアレイ３０に対してデータの読
出および書込を実行するための読出／書込回路３５とを
備える。これらのメモリセルアレイ３０、制御回路４
０、および読出／書込回路３５がＢＩＳＴ回路１００の
被試験対象となる。

【００３５】制御回路４０は、入力切換回路５０，５
２，５４から出力される内部コマンド制御信号ＩＮＴＲ
ＡＳ、ＩＮＴＣＡＳ、ＩＮＴＷＥおよび内部チップセレ
クト信号ＩＮＴＣＳと、内部アドレスビットＺＩＮＴＡ
ＤＤ＜１２：０＞および内部バンクアドレスビットＺＩ
ＮＴＢＡ＜１：０＞とに応答して、内部アドレスビット
およびバンクアドレスビットによって選択されるメモリ
セルに対して、内部コマンド制御信号の組合せに対応す
るデータ読出／書込動作等の所定コマンドを実行する。

【００３６】半導体記憶装置１０００は、さらに、入力
切換回路５０、５２および５４を備える。

【００３７】入力切換回路５０は、制御信号入力端子１
４から受けるコマンド制御信号ＥＸＴ．／ＲＡＳ、ＥＸ
Ｔ．／ＣＡＳおよびＥＸＴ．／ＷＥと、ＢＩＳＴ回路１
００から受けるコマンド制御信号／ＢＲＡＳ、／ＢＣＡ
Ｓおよび／ＢＷＥを受けて、内部コマンド制御信号ＩＮ
ＴＲＡＳ、ＩＮＴＣＡＳおよびＩＮＴＷＥを生成する。
内部コマンド制御信号ＩＮＴＲＡＳ、ＩＮＴＣＡＳおよ
びＩＮＴＷＥはそれぞれ、メモリセルアレイ３０に対し
て所定コマンドを実行するための制御回路４０に対して
与えられる、ロウアドレスストローブ信号、コラムアド
レスストローブ信号およびライトイネーブル信号であ
る。

【００３８】入力切換回路５０は、入力切換信号ＺＥＮ
に応じて、通常動作モードにおいては、これらの内部コ
マンド制御信号の信号レベルを外部から入力されたコマ
ンド制御信号の信号レベルに応じて設定する。一方、Ｂ
ＩＳＴモードにおいては、ＢＩＳＴ回路から出力された
コマンド制御信号の信号レベルに基づいて、これらの内
部コマンド制御信号の信号レベルを設定する。

【００３９】図２は、入力切換信号生成回路１４０の構
成を示す回路図である。図２を参照して、入力切換信号
生成回路１４０は、セルフテストイネーブル信号ＴＭＢ
Ｅを反転出力するインバータＩＶ４０と、内部クロック
イネーブル信号ＩＮＴＣＫＥとインバータＩＶ４０の出
力信号とに応じたＮＡＮＤ論理演算結果を入力切換信号
ＺＥＮとして出力する論理ゲートＬＧ４０とを含む。制
御回路１４０は、制御回路４０中に含まれる。

【００４０】このような構成とすることにより、入力切
換信号ＺＥＮは、内部クロックイネーブル信号ＩＮＴＣ
ＫＥがイネーブル状態（Ｈレベル）とされ、かつセルフ
テストイネーブル信号ＴＭＢＥが非活性化（Ｌレベル）
される通常動作モードにおいて、各端子からの外部入力
をメモリセルアレイに伝達するべく活性化（Ｌレベル）
される。

【００４１】一方、内部クロックイネーブル信号ＩＮＴ
ＣＫＥがディスエーブル状態（Ｌレベル）に設定される
か、セルフテストイネーブル信号ＴＭＢＥが活性化（Ｈ
レベル）されてセルフテストが指示された場合において
は、入力切換信号ＺＥＮは非活性化（Ｈレベル）され、
外部入力をカットして、ＢＩＳＴ回路１００からの入力
を制御回路４０に対して伝達する。

【００４２】図３は、入力切換回路５０、５２および５
４の構成を詳細に説明するための回路図である。

【００４３】図３を参照して、入力切換回路５０は、コ
マンド制御信号入力端子１４の信号レベルを反転出力す
るためのインバータＩＶ５２と、インバータＩＶ５２の
出力をさらに反転するためのインバータＩＶ５４と、イ
ンバータＩＶ５４の出力とインバータＩＶ５２の入力に
対応するテストコマンド制御信号とのＮＡＮＤ論理演算
結果を出力するための論理ゲートＬＧ５６とを含む。

【００４４】入力切換回路５０は、インバータＩＶ５２
に駆動電流を供給するためのＰ型トランジスタＱＰＴ
と、インバータＩＶ５４の入力ノードと接地ノードとの
間に接続されるＮ型トランジスタＱＮＴとを含む。トラ
ンジスタＱＰＴおよびＱＮＴのゲートには入力切換制御
信号ＺＥＮが与えられる。

【００４５】入力切換信号ＺＥＮが、非活性状態（Ｈレ
ベル）とされた場合には、トランジスタＱＰＴのオフに
よってインバータＩＶ５２に電流が供給されず、かつ、
トランジスタＱＮＴのオンによりインバータＩＶ５４の
入力ノードの電位レベルは、コマンド制御信号入力端子
１４への入力に関わらず接地電位に固定される。これに
より外部からの入力はカットされ、論理回路ＬＧ５６の
出力である内部コマンド制御信号は、テストコマンド制
御信号の信号レベルに応じて決定される。

【００４６】一方、入力切換信号ＺＥＮが活性化（Ｌレ
ベル）された場合には、トランジスタＱＰＴのオンによ
ってインバータＩＶ５２に駆動電流が供給されるととも
に、トランジスタＱＮＴのオフによってインバータＩＶ
５４の入力ノードが接地ノードと切離される。したがっ
て、ＢＩＳＴ回路１００が非動作状態におけるテストコ
マンド制御信号の信号レベルをＨレベルに固定すること
によって、論理ゲートＬＧ５６は、コマンド制御信号入
力端子１４に入力された外部コマンド制御信号に応じ
て、内部コマンド制御信号の信号レベルを設定する。

【００４７】図３に示す入力切換回路５０は、表記の都
合上単一の回路として記載されているが、入力切換回路
５０の回路構成は、ロウアドレスストローブ信号、コラ
ムアドレスストローブ信号およびライトイネーブル信号
の各々に対応して設けられるが、表記の都合上単一の回
路として記載している。

【００４８】また、内部クロックイネーブル信号ＩＮＴ
ＣＫＥがディスエーブル状態（Ｌレベル）である場合に
は、入力切換信号ＺＥＮは活性状態（Ｈレベル）とされ
てインバータＩＶ５４の出力レベルは固定される。これ
により、クロックイネーブル信号のディスエーブル状態
に応じて入力回路初段の貫通通電流をカットする構成と
して、半導体記憶装置で一般的に適用されるいわゆるパ
ワーダウンモードに対応することも可能である。

【００４９】なお、上述したように、内部コマンド制御
信号の信号レベルが、外部から入力されるコマンド制御
信号およびＢＩＳＴ回路によって出力されるコマンド制
御信号のいずれか一方に、入力切換信号ＺＥＮに応じて
切り換えられる構成であれば、図３に示した構成に限ら
れず任意の回路構成を適用することができる。

【００５０】入力切換回路５２は、チップセレクト端子
１６に入力される外部チップセレクト信号ＥＸＴ．／Ｃ
Ｓと、ＢＩＳＴ回路１００からのテストコマンド制御信
号／ＢＲＡＳおよび／ＢＣＡＳに応じた信号レベルを出
力する論理回路６０の出力信号とを受けて、入力切換信
号ＺＥＮに応じて、内部チップセレクト信号ＩＮＴＣＳ
を出力する。

【００５１】入力切換回路５２は、通常動作モードにお
いては、外部チップセレクト信号ＥＸＴ．／ＣＳの信号
レベルに応じて内部チップセレクト信号ＩＮＴＣＳの信
号レベルを設定する。

【００５２】一方、ＢＩＳＴモードにおいては、入力切
換回路５２は、論理回路６０の出力する信号レベルに応
答して内部チップセレクト信号ＩＮＴＣＳの信号レベル
を設定する。ここで、ＢＩＳＴモードにおいては、何ら
かのテスト動作がＢＩＳＴ回路１００から出力される場
合には、テストローアドレスストローブ信号／ＢＲＡＳ
およびテストコラムアドレスストローブ信号／ＢＣＡＳ
の少なくとも一方が活性化（Ｌレベル）されるため、こ
れによって、外部チップセレクト信号ＥＸＴ．／ＣＳに
対応する信号を生成することができる。

【００５３】このように、ＢＩＳＴ回路によって出力さ
れるテストコマンド制御信号の一部を用いて、論理演算
の組合せによって他のテスト制御コマンド信号を対応す
る入力切換回路の近傍で生成する構成とすることによ
り、ＢＩＳＴモードにおけるチップセレクト信号を、Ｂ
ＩＳＴ回路によって独立して生成する必要がなくなり、
さらにこの信号をＢＩＳＴ回路１００から入力切換回路
５２までの間伝達するための配線も不要になるため、信
号配線数の削減による省レイアウト化を図ることが可能
となる。

【００５４】入力切換回路５２の構成および動作は、デ
ータ入力回路５０と同様であるので説明は繰返さない。

【００５５】図１に示した、アドレス信号に対応して配
置される入力切換回路５４は、アドレスビットのうち、
ＥＸＴ．ＡＤＤ＜６：３＞およびテストアドレスビット
ＢＡＤＤ＜６：３＞に対応して設けられる入力切換回路
５５ａと、それ以外のアドレスビットおよびテストアド
レスビットに対応して設けられる入力切換回路５５ｂと
を含む。

【００５６】入力切換回路５５ａは、内部アドレスビッ
トＺＩＮＴＡＤＤ＜６：３＞を出力し、入力切換回路５
５ａは、内部アドレスビットＺＩＮＴＡＤＤ＜１２：７
＞およびＺＩＮＴＡＤＤ＜２：０＞と、内部バンクアド
レスビットＺＩＮＴＢＡ＜１：０＞を出力する。

【００５７】このように両者を分割して記載したのは、
ＢＩＳＴモードにおいては、前述したセルフテスト制御
ビットＢＩＳＴＣＮＴ＜３：０＞が、外部アドレスビッ
トＥＸＴ．ＡＤＤ＜６：３＞に応じて設定されるからで
ある。

【００５８】入力切換回路５５ａおよび５５ｂについて
も、データ入力回路５０と同様の構成を有し、入力切換
信号ＺＥＮの信号レベルに応じて、外部アドレス端子に
入力されたアドレスビットとＢＩＳＴ回路１００から出
力されたアドレスビットのいずれか一方の信号レベルを
反映して、内部アドレスビットおよび内部バンクアドレ
スビットを生成する。入力切換回路５５ａおよび５５ｂ
の回路構成は入力切換回路５０と同様であるので説明は
繰返さない。

【００５９】再び図１を参照して、半導体記憶装置１０
００は、制御回路４０の出力するモードレジスタセット
信号ＩＮＴＭＲＳおよび各アドレスビットの信号レベル
に応じてテストモード信号を出力するためのテストモー
ド回路９０を備える。制御回路４０は、たとえば内部コ
マンド制御信号および内部チップセレクト信号ＩＮＴＲ
ＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥ，ＩＮＴＣＳが全てＬ
レベルである場合にモードレジスタセット信号ＩＮＴＭ
ＲＳを活性化する。

【００６０】図４は、テストモード回路９０の構成を示
すブロック図である。図４を参照して、モードレジスタ
セット信号ＩＮＴＭＲＳは、外部バンクアドレスビット
ＥＸＴ．ＢＡ＜１：０＞に高電位が印加されたことを検
知する高電位検出回路９２を含む。なお、高電位印加の
対象を外部バンクアドレスビットＥＸＴ．ＢＡ＜１：０
＞としてのは例示に過ぎず、通常動作モードにおいて使
用される任意の外部端子に対する高電位印加を動作モー
ド移行へのトリガとすることによって、新たな専用端子
を設けることなくＢＩＳＴモードへの移行を外部から指
示することができる。

【００６１】テストモード回路９０は、各種のテストモ
ード信号を生成するテストモードデコーダ９４をさらに
含む。テストモードデコーダ９４は、高電位検出回路９
２によって所定のアドレスビットに高電位が印加された
ことを検出し、かつ外部からのコマンド制御信号の組合
せによってモードレジスタセット信号ＩＮＴＭＲＳが活
性化された場合に、内部アドレスビットＺＩＮＴ＜１
２：０＞および内部バンクアドレスビットＺＩＮＴＢＡ
＜１：０＞の各ビットの信号レベルの組合せに応じて、
対応するテストモード信号を活性化する。既に説明した
セルフテストイネーブル信号ＴＭＢＥもこれらのテスト
モード信号の一種であり、内部アドレスビットおよびバ
ンクアドレスビットの信号レベルの組合せに応じて活性
化／非活性化が制御される。

【００６２】このような構成とすることにより、テスト
モード回路９０は、通常動作モードからＢＩＳＴモード
への移行時は、外部から入力される外部コマンド制御信
号および外部バンクアドレスビット、外部アドレスビッ
トを元に生成される内部アドレスビットの信号レベルに
基づいてテストイネーブル信号ＴＭＢＥを活性化しＢＩ
ＳＴ回路によるセルフテストを開始することができる。

【００６３】一方，セルフテストを終了して通常動作モ
ードに復帰する場合には、外部から入力される外部アド
レスビットの一部であるＥＸＴ．ＡＤＤ＜６：３＞に基
づいて生成されるセルフテスト制御ビットＢＩＳＴＣＮ
Ｄ＜３：０＞の信号レベルに応じて、テストイネーブル
信号ＴＭＢＥを非活性化するためのテストアドレスビッ
トの組合せをＢＩＳＴ回路１００より出力することがで
きる。

【００６４】また、セルフテスト制御ビットＢＩＳＴＣ
ＮＤ＜３：０＞の組合せに応じて、ある一定のテストパ
ターンが終了すれば、自動的にこのようなＴＭＢＥを非
活性化することのできるテストアドレスビットの組合せ
を出力することとして、自動的にセルフテストが終了す
る構成とすることも可能である。

【００６５】既に説明したように、セルフテストイネー
ブル信号ＴＭＢＥの信号レベルの変化に応じて、入力切
換信号ＺＥＮの活性化／非活性化も切換えられるので、
制御回路４０およびメモリセルアレイ３０に対する信号
入力源を各外部端子からＢＩＳＴ回路に切換えると、各
外部端子からの入力は一切受付けられない。

【００６６】反対に、外部端子から入力されるアドレス
ビットの一部に基づいてセルフテストを終了するための
テストアドレスビットの組合せがＢＩＳＴ回路１００か
ら出力されて、セルフテストイネーブル信号ＴＭＢＥが
非活性化されると、これに伴って入力切換信号ＺＥＮは
活性化（Ｌレベル）され、制御回路４０およびメモリセ
ルアレイ３０への入力は、再び各外部端子からの入力に
切換わる。

【００６７】したがって、本発明の実施の形態に従う半
導体記憶装置１０００においては、外部との間でセルフ
テスト専用のインタフェースを設けることなく、内部に
搭載されたＢＩＳＴ回路によるセルフテストを実行する
ことが可能である。［データ信号に関するインタフェー
ス］再び図１を参照して、半導体記憶装置１０００は、
メモリセルアレイ３０に対して入出力されるデータを伝
達するためのデータバスＤＢと、データバスＤＢ上のデ
ータを外部端子２０によって外部との間で授受するため
のデータ入出力回路４５とを備える。

【００６８】制御回路４０は、内部コマンド制御信号の
組合わせに応じて、ライトコマンドおよびリードコマン
ドが指示された場合において、読出／書込回路３５に対
してデータ入力およびデータ出力をそれぞれ指示するた
めのデータ入力パルスＷＤＢＥおよびデータ出力パルス
ＲＤＢＥを生成するデータ入出力パルス生成回路１４５
を有する。

【００６９】図５は、データ入力パルスＷＤＢＥに応答
した通常動作時におけるメモリアレイ３０からのデータ
入力を説明するタイミングチャートである。なお、半導
体記憶装置１０００においては、一例としてキャスレイ
テンシＣＬ＝３およびバースト長ＢＬ＝４であるとす
る。

【００７０】図５を参照して、時刻ｔ０において外部コ
マンド制御信号の組合せ（ＥＸＴ．／ＲＡＳ＝Ｌレベ
ル，ＥＸＴ．／ＣＡＳ＝ＥＸＴ．／ＷＥ＝Ｈレベル）に
よって、アクティベートコマンドＡＣＴが指示され、外
部バンクアドレスビットＥＸＴ．ＢＡ＜１：０＞によっ
て選択されるバンクアドレスＢＡおよび、外部アドレス
ビットＥＸＴ．ＡＤＤ＜１２：０＞によって選択される
行アドレスＸが取込まれる。

【００７１】これに応じて、制御回路４０によって、メ
モリセルアレイ３０中のバンクアドレスＢＡおよび行ア
ドレスＸに対応するメモリセル群に対して行系動作が活
性化される。

【００７２】アクティベートコマンドＡＣＴの生成から
２クロックサイクル経過後の時刻ｔ１において、外部コ
マンド制御信号の組合せの組合せ（ＥＸＴ．／ＲＡＳ＝
Ｈレベル，ＥＸＴ．／ＣＡＳ＝ＥＸＴ．／ＷＥ＝Ｌレベ
ル）に応じて、ライトコマンドＷＴが生成され、外部ア
ドレスビットＥＸＴ．ＡＤＤ＜１２：０＞によって指示
される列アドレスＹに対して書込動作が指示される。

【００７３】データ入出力パルス生成回路１４５は、ラ
イトコマンドＷＴが指示される時刻ｔ１から所定時間ｔ
ｄ０ｗ経過後の時刻ｔ２において、データ入力パルスＷ
ＤＢＥを所定期間ｔｗ０ｗの間活性化する。半導体記憶
装置１０００においては、バースト長ＢＬ＝４であるの
で、データ入力パルスＷＤＢＥは、４クロックサイクル
にわたって外部クロック信号ＥＸＴ．ＣＬＫと同一周期
で活性化／非活性化を繰り返す。

【００７４】読出／書込回路３５は、データ入力パルス
ＷＤＢＥの各活性化期間において、データバスＤＢ上に
伝達されるバースト長分のデータＤ０〜Ｄ３を順にメモ
リアレイ３０へ入力する。

【００７５】バースト長分のクロックサイクルが経過
し、データ入力が終了した時刻ｔ３において、テストコ
マンド制御信号の組合せ（ＥＸＴ．／ＣＡＳ＝Ｈレベ
ル，ＥＸＴ．／ＲＡＳ＝ＥＸＴ．／ＷＥ＝Ｌレベル）に
応じて、同一のバンクアドレスＢＡに対してプリチャー
ジコマンドＰＲＥが活性化され、次のコマンドの入力に
向けた準備が実行される。

【００７６】図６は、データ出力パルスＲＤＢＥに応答
した通常動作時におけるメモリアレイ３０からのデータ
出力を説明するタイミングチャートである。

【００７７】図６を参照して、時刻ｔ０において外部コ
マンド制御信号の組合せ（ＥＸＴ．／ＲＡＳ＝Ｌレベ
ル，ＥＸＴ．／ＣＡＳ＝ＥＸＴ．／ＷＥ＝Ｈレベル）に
よって、アクティベートコマンドＡＣＴが指示され、外
部バンクアドレスビットＥＸＴ．ＢＡ＜１：０＞によっ
て選択されるバンクアドレスＢＡおよび、外部アドレス
ビットＥＸＴ．ＡＤＤ＜１２：０＞によって選択される
行アドレスＸが取込まれる。

【００７８】これに応じて、制御回路４０によって、メ
モリセルアレイ３０中のバンクアドレスＢＡおよび行ア
ドレスＸに対応するメモリセル群に対して行系動作が活
性化される。

【００７９】アクティベートコマンドＡＣＴの生成から
２クロックサイクル経過後の時刻ｔ１において、外部コ
マンド制御信号の組合せの組合せ（ＥＸＴ．／ＣＡＳ＝
Ｌレベル，ＥＸＴ．／ＲＡＳ＝ＥＸＴ．／ＷＥ＝Ｈレベ
ル）に応じて、リードコマンドＲＤが生成され、外部ア
ドレスビットＥＸＴ．ＡＤＤ＜１２：０＞によって指示
される列アドレスＹに対して読出動作が指示される。

【００８０】データ入出力パルス生成回路１４５は、ラ
イトコマンドＲＤが指示されてから１クロックサイクル
経過後の時刻ｔ１′から所定時間ｔｄ０ｒ経過後の時刻
ｔ２において、データ出力パルスＲＤＢＥを所定期間ｔ
ｗ０ｒの間活性化する。バースト長ＢＬ＝４に対応し
て、データ出力パルスＲＤＢＥは、４クロックサイクル
にわたって外部クロック信号ＥＸＴ．ＣＬＫと同一周期
で活性化／非活性化を繰り返す。

【００８１】読出／書込回路３５は、データ出力パルス
ＲＤＢＥの各活性化期間において、バースト長分のデー
タＤ０〜Ｄ３を、メモリアレイ３０からデータバスＤＢ
に順に出力する。

【００８２】バースト長分のクロックサイクルが経過
し、データ出力が終了した時刻ｔ３において、テストコ
マンド制御信号の組合せ（ＥＸＴ．／ＣＡＳ＝Ｈレベ
ル，ＥＸＴ．／ＲＡＳ＝ＥＸＴ．／ＷＥ＝Ｌレベル）に
応じて、同一のバンクアドレスＢＡに対してプリチャー
ジコマンドＰＲＥが活性化され、次のコマンドの入力に
向けた準備が実行される。

【００８３】次に、メモリセルアレイ３０とＢＩＳＴ回
路１００の間におけるデータの授受について説明する。

【００８４】再び図１を参照して、半導体記憶装置１０
００は、さらにデータバスインタフェース回路１２０を
備える。データバスインタフェース回路１２０は、ＢＩ
ＳＴ回路１００から出力される１６ビットのデータ信号
Ａ２ＤＩＮ＜１５：０＞をデータバスＤＢに出力するた
めのデータバスドライブ回路１２２と、データバスＤＢ
上のデータを判定回路１１０に伝達するためのアンプ回
路１２４とを含む。データ信号Ａ２ＤＩＮ＜１５：０＞
は、テストデータ生成回路１１５から出力されるテスト
データ信号もしくは、判定回路１１０から出力される判
定結果データである。

【００８５】制御回路４０は、ＢＩＳＴデータバスイネ
ーブル信号生成回路１５０をさらに有する。ＢＩＳＴデ
ータバスイネーブル信号生成回路１５０は、セルフテス
トイネーブル信号ＴＭＢＥが活性化されたＢＩＳＴモー
ドにおいて、ＢＩＳＴ回路１００とデータバスＤＢとの
間でデータの授受が必要なタイミングに合わせてＢＩＳ
Ｔデータバスイネーブル信号ＢＩＳＴＤＢＥを活性化す
る。

【００８６】図７は、データバスイネーブル信号生成回
路１５０の構成を示すブロック図である。

【００８７】図７を参照して、データバスイネーブル信
号生成回路１５０は、データ出力パルスＲＤＢＥおよび
セルフテストイネーブル信号ＴＭＢＥに応じたＡＮＤ論
理演算結果をノードＮａ１に出力する論理ゲートＬＧ６
０と、ノードＮａ１に出力される信号を所定時間遅延し
てノードＮａ２に出力する遅延回路１５２ａと、ノード
Ｎａ２の信号レベルの所定の変化に応答して所定パルス
幅を有するパルス信号をノードＮａ３に出力するパルス
幅設定回路１５４ａとを有する。

【００８８】データバスイネーブル信号生成回路１５０
は、さらに、データ入力パルスＷＤＢＥおよびセルフテ
ストイネーブル信号ＴＭＢＥに応じたＡＮＤ論理演算結
果をノードＮｂ１に出力する論理ゲートＬＧ６２と、ノ
ードＮｂ１に出力される信号を所定時間遅延してノード
Ｎｂ２に出力する遅延回路１５２ｂと、ノードＮｂ２の
信号レベルの所定の変化に応答して所定パルス幅を有す
るパルス信号をノードＮｂ３に出力するパルス幅設定回
路１５４ｂと、ノードＮａ３およびノードＮｂ３の信号
レベルのＯＲ論理演算結果をＢＩＳＴデータバスイネー
ブル信号ＢＩＳＴＤＢＥとして出力する論理ゲートＬＧ
６５とを有する。

【００８９】図８は、遅延回路１５２ａおよび１５２ｂ
の構成を示す回路図である。図８を参照して、遅延回路
１５２ａは、ノードＮａ１およびノードＮａ２の間に接
続されるｎ個（ｎ：自然数）のバッファ素子１５７−１
〜１５７−ｎを有する。バッファ素子の個数：ｎによっ
て、遅延時間の調整が可能であり、データ出力パルスＲ
ＤＢＥとＢＩＳＴデータバスイネーブル信号ＢＩＳＴＤ
ＢＥとの間の活性化タイミング差を調整することが可能
となる。

【００９０】遅延回路１５２ｂは、遅延回路１５２ａと
同様の構成を有し、ノードＮｂ１およびノードＮｂ２の
間に接続される複数個のバッファ素子を有する。データ
出力パルスＲＤＢＥに対応する遅延回路１５２ａとデー
タ入力パルスＷＤＢＥに対応する遅延回路１５２ｂとに
おいて、遅延時間を決定するバッファ素子の数は、それ
ぞれ独立に設定することができる。

【００９１】図９は、パルス幅設定回路１５４ａおよび
１５４ｂの構成を示す回路図である。

【００９２】図９を参照して、パルス幅設定回路１５４
ａは、ノードＮａ２に出力される信号を所定時間遅延す
るためのバッファ素子１５９−１〜１５９−ｍ（ｍ：自
然数）と、バッファ素子の出力を反転するインバータＩ
Ｖ６０と、インバータＩＶ６０の出力およびノードＮａ
２の信号レベルに応じたＡＮＤ論理演算結果をノードＮ
ａ３に出力する論理ゲートＬＧ６７とを有する。

【００９３】このような構成とすることにより、ノード
Ｎａ３には、ノードＮａ２の信号レベルのＬレベルから
Ｈレベルの立上がりに応答して、バッファ素子１５９−
１〜１５９−ｍによって与えられる遅延時間に相当する
パルス幅を有するワンショットパルスが生成される。

【００９４】パルス幅設定回路１５４ｂは、パルス幅設
定回路１５４ａと同様の構成を有し、ノードＮｂ３に、
ノードＮｂ２の信号レベルのＬレベルからＨレベルの立
上がりに応答して、バッファ素子によって与えられる遅
延時間に相当するパルス幅を有するワンショットパルス
を生成する。

【００９５】データ出力パルスＲＤＢＥに対応するパル
ス幅設定回路１５４ａとデータ入力パルスＷＤＢＥに対
応するパルス幅設定回路１５４ｂとにおいて、遅延時間
を決定するバッファ素子の数は、それぞれ独立に設定す
ることができる。

【００９６】したがって、データバスイネーブル信号生
成回路１５０は、セルフテストイネーブル信号ＴＭＢＥ
が活性化（Ｈレベル）されるＢＩＳＴモードにおいて、
データ入力パルスＷＤＢＥおよびデータ出力パルスＲＤ
ＢＥに基づいて、活性化タイミングおよび活性化期間を
それぞれ独立に調整してＢＩＳＴデータバスイネーブル
信号ＢＩＳＴＤＢＥを生成する。セルフテストイネーブ
ル信号ＴＭＢＥが非活性化（Ｌレベル）される通常動作
モードにおいては、データバスイネーブル信号生成回路
１５０は、ＢＩＳＴデータバスイネーブル信号ＢＩＳＴ
ＤＢＥの非活性状態（Ｌレベル）を維持するので、ＢＩ
ＳＴ回路１００とデータバスＤＢとの間でデータ入出力
が実行されることはない。

【００９７】図１０および図１１は、ＢＩＳＴ回路から
データバスへデータ信号を出力する場合および、データ
バスからＢＩＳＴ回路へデータを入力する場合におけ
る、データバスイネーブル信号の活性化タイミングをそ
れぞれ説明する図である。

【００９８】図１０を参照して、データバスイネーブル
信号生成回路１５０によってデータ入力パルスＷＤＢＥ
に基づいて生成されたＢＩＳＴデータバスイネーブル信
号ＢＩＳＴＤＢＥは、ライトコマンドＷＴの生成が指示
される時刻ｔ１からｔｄ１ｗ経過後の時刻ｔ２において
活性化され、ｔｗ１ｗの期間活性化される。ここで、ｔ
ｄ１ｗは、データ入力パルスＷＤＢＥの有するタイミン
グ差ｔｄ０ｗ（図５）と遅延回路１５２ｂ中のバッファ
素子による遅延時間との和に相当する。また、ｔｗ１ｗ
は、パルス幅調整回路１５４ｂにおいてバッファ素子に
よって与えられる遅延時間に相当する。

【００９９】図１１を参照して、データバスイネーブル
信号生成回路１５０によってデータ出力パルスＲＤＢＥ
に基づいて生成されたＢＩＳＴデータバスイネーブル信
号ＢＩＳＴＤＢＥは、リードコマンドＲＤの生成が指示
される時刻ｔ１より１クロックサイクル経過後の時刻ｔ
１′からｔｄ１ｒが経過した時刻ｔ２において活性化さ
れ、ｔｗ１ｒの期間活性化される。ここで、ｔｄ１ｒ
は、データ出力パルスＲＤＢＥの有するタイミング差ｔ
ｄ０ｒ（図６）と遅延回路１５２ａ中のバッファ素子に
よる遅延時間との和に相当する。また、ｔｗ１ｒは、パ
ルス幅調整回路１５４ａにおいてバッファ素子によって
与えられる遅延時間に相当する。

【０１００】このように、ライトコマンドおよびリード
コマンドの生成が指示されるタイミングからデータバス
イネーブル信号ＢＩＳＴＤＢＥが活性化されるまでの期
間ｔｄ１ｗおよびｔｄ１ｒおよびデータバスイネーブル
信号ＢＩＳＴＤＢＥの活性化期間ｔｗ１ｗおよびｔｗ１
ｒは、それぞれ独立に設定することが可能となる。

【０１０１】以上述べたように、ＢＩＳＴ回路からデー
タバスに対するデータ入力時とデータ出力時において、
ＢＩＳＴデータバスイネーブル信号ＢＩＳＴＤＢＥを独
自に調整することが可能となる。

【０１０２】この結果、セルフテストモードにおける読
出・書込テストのタイミング調整をより容易に実行する
ことができ、セルフテストのパフォーマンスを向上する
ことができる。

【０１０３】再び図１を参照して、アンプ回路１２４
は、ＢＩＳＴデータバスイネーブル信号ＢＩＳＴＤＢＥ
に応じて動作し、データバスＤＢ上のデータを判定用デ
ータＥ２ＤＱ＜１５：０＞として判定回路１００に伝達
する。

【０１０４】データバスドライブ回路１２２は、テスト
データ出力時にＢＩＳＴ回路１００によって活性化され
るドライバイネーブル信号Ａ２ＤＲＶおよびＢＩＳＴデ
ータバスイネーブル信号ＢＩＳＴＤＢＥに応じて、ＢＩ
ＳＴ回路から出力されるデータ信号Ａ２ＤＩＮ＜１５：
０＞をデータバスＤＢに出力する。

【０１０５】図１２は、セルフテストモードにおけるデ
ータバスイネーブル信号に応答したセルフテスト回路か
らのデータ出力を説明するタイミングチャートである。

【０１０６】図１２を図５と比較して、セルフテストモ
ードにおいては、通常動作モードにおける外部コマンド
制御信号ＥＸＴ．／ＣＡＳ、ＥＸＴ．／ＲＡＳおよびＥ
ＸＴ．／ＷＥにそれぞれ対応する、テストコマンド制御
信号／ＢＲＡＳ、／ＢＣＡＳおよび／ＢＷＥの組合わせ
に応答してコマンドが生成される。また、メモリセルア
レイ３０中のアドレス選択は、テストアドレスビットＢ
ＡＤＤ＜１２：０＞およびテストバンクアドレスビット
ＢＢＡ＜１：０＞に応じて実行される。

【０１０７】時刻ｔ１において指示されるライトコマン
ドＷＴの生成に応じて、データ入力パルスＷＤＢＥおよ
びＢＩＳＴデータバスイネーブル信号ＢＩＳＴＤＢＥが
活性化され、データバスドライブ回路１２２は、ドライ
バイネーブル信号Ａ２ＤＲＶおよびＢＩＳＴデータバス
イネーブル信号ＢＩＳＴＤＢＥに応じて、ＢＩＳＴ回路
から出力されるデータ信号Ａ２ＤＩＮ＜１５：０＞をデ
ータバスＤＢに出力する。読出／書込回路３５は、デー
タ入力パルスＷＤＢＥに応答して、データバスＤＢ上の
データ信号Ａ２ＤＩＮ＜１５：０＞を、テストアドレス
ビットＢＡＤＤ＜１２：０＞およびテストバンクアドレ
スビットＢＢＡ＜１：０＞によって選択されるアドレス
のメモリセルに入力する。

【０１０８】バースト長分のクロックサイクルが経過
し、ＢＩＳＴ回路１００からの出力される所定データの
メモリセルアレイ３０への書込みが完了した時刻ｔ３に
おいて、テストコマンド制御信号の組合せ（ＥＸＴ．／
ＣＡＳ＝Ｈレベル，ＥＸＴ．／ＲＡＳ＝ＥＸＴ．／ＷＥ
＝Ｌレベル）に応じて、同一のバンクアドレスＢＡに対
してプリチャージコマンドＰＲＥが活性化され、次のコ
マンドの入力に向けた準備が実行される。

【０１０９】図１３は、セルフテストモードにおけるデ
ータバスイネーブル信号に応答したセルフテスト回路に
対するデータ入力を説明するタイミングチャートであ
る。

【０１１０】図１３を図６と比較して、セルフテストモ
ードにおいては、通常動作モードにおける外部コマンド
制御信号ＥＸＴ．／ＣＡＳ、ＥＸＴ．／ＲＡＳおよびＥ
ＸＴ．／ＷＥにそれぞれ対応する、テストコマンド制御
信号／ＢＲＡＳ、／ＢＣＡＳおよび／ＢＷＥの組合わせ
に応答してコマンドが生成される。また、メモリセルア
レイ３０中のアドレス選択は、テストアドレスビットＢ
ＡＤＤ＜１２：０＞およびテストバンクアドレスビット
ＢＢＡ＜１：０＞に応じて実行される。

【０１１１】時刻ｔ１において指示されるリードＲＤの
生成に応じて、データ出力パルスＲＤＢＥおよびＢＩＳ
Ｔデータバスイネーブル信号ＢＩＳＴＤＢＥが活性化さ
れる。読出／書込回路３５は、データ出力パルスＲＤＢ
Ｅに応答して、テストアドレスビットＢＡＤＤ＜１２：
０＞およびテストバンクアドレスビットＢＢＡ＜１：０
＞によって選択されるアドレスのメモリセルからの読出
データをデータバスＤＢ上に伝達する。

【０１１２】アンプ回路１２４は、ＢＩＳＴデータバス
イネーブル信号ＢＩＳＴＤＢＥに応じて動作し、データ
バスＤＢ上に出力されたデータを判定用データＥ２ＤＱ
＜１５：０＞として判定回路１００に伝達する。

【０１１３】バースト長分のクロックサイクルが経過
し、所定データのＢＩＳＴ回路１００への入力が完了し
た時刻ｔ３において、テストコマンド制御信号の組合せ
（ＥＸＴ．／ＣＡＳ＝Ｈレベル，ＥＸＴ．／ＲＡＳ＝Ｅ
ＸＴ．／ＷＥ＝Ｌレベル）に応じて、同一のバンクアド
レスＢＡに対してプリチャージコマンドＰＲＥが活性化
され、次のコマンドの入力に向けた準備が実行される。

【０１１４】このように、ＢＩＳＴ回路１００とメモリ
セルアレイ３０との間のデータ入出力は、通常動作モー
ドにおいて使用されるデータバスＤＢを用いて実行する
ことが可能である。

【０１１５】次に、判定回路１１０からの判定結果出力
におけるインタフェースについて説明する。

【０１１６】ＢＩＳＴ回路１００は、さらにＢＩＳＴ読
出制御信号ＢＩＳＴＲＥ１およびＢＩＳＴＲＥ２を制御
回路４０に出力する。

【０１１７】ＢＩＳＴ読出制御信号ＢＩＳＴＲＥ１は、
判定回路１００からの判定結果データをデータバスＤＢ
へ出力する場合に、ＢＩＳＴ回路１００によって活性化
される。ＢＩＳＴモード時においては、データ入出力回
路４５は、ＢＩＳＴ読出制御信号ＢＩＳＴＲＥ１の活性
化に応じて動作し、データバスＤＢ上のデータ信号をデ
ータ入出力端子２０を介して外部に出力する。なお、デ
ータバスイネーブル信号が活性化されるＢＩＳＴモード
時においては、データ入出力回路４５は、入力切換回路
５０，５２，５４と同様に、データ入出力端子２０を介
する外部からのデータ入力を受け付けない。

【０１１８】判定回路１００からの判定結果データの出
力は、ＢＩＳＴ回路によるリードコマンドの生成によっ
て実行される。リードコマンドの生成に応じて、ＢＩＳ
Ｔデータバスイネーブル信号ＢＩＳＴＤＢＥが生成さ
れ、データバスドライブ回路１２２によるデータバスＤ
Ｂへの判定結果データの出力が可能となる。

【０１１９】ＢＩＳＴ読出制御信号ＢＩＳＴＲＥ２は、
この際における、メモリセルアレイ３０からデータバス
ＤＢへのデータ出力を中止するために生成される。

【０１２０】図１４は、リードデータマスク回路１３５
の構成を示す回路図である。リードデータマスク回路１
３５は、読出／書込回路３５に内包され、通常動作モー
ドの読出動作時においてデータマスクコマンドの生成に
応じて、メモリアレイ３０からのデータ出力を中止する
ための回路である。

【０１２１】データマスクコマンドは、図１中のデータ
マスク端子２２に入力されるデータマスク外部制御信号
ＥＸＴ．ＤＱＭに応じて、入力バッファ２７によって生
成されるデータマスク制御信号ＩＮＴＤＱＭの活性化に
応答して実行される。入力バッファ２７は、入力切換信
号ＺＥＮではなく内部クロックイネーブル信号ＩＮＴＣ
ＫＥに応じて活性化されて、データマスク制御信号ＩＮ
ＴＤＱＭを生成する。

【０１２２】図１４を参照して、リードデータマスク回
路１３５は、メモリセルアレイ３０からの読出データを
増幅するプリアンプ回路１３２とデータバスＤＢとの間
に配置される。

【０１２３】リードデータマスク回路１３５は、通常動
作モードにおけるデータマスクコマンドの生成時に活性
化（Ｈレベル）されるデータマスク制御信号ＩＮＴＤＱ
Ｍを反転するインバータＩＶ３５と、ＢＩＳＴモードに
おいて判定結果データ出力時に活性化（Ｈレベル）ＢＩ
ＳＴ読出制御信号ＢＩＳＴＲＥ２を反転するインバータ
ＩＶ３６と、セルフテストイネーブル信号ＴＭＢＥの信
号レベルに応じて、インバータＩＶ３５およびインバー
タＩＶ３６の出力のいずれか一方をデータマスクドライ
ブ信号ＤＲＶＥとして出力するマルチプレクサ１３７と
を含む。

【０１２４】マルチプレクサ１３７は、セルフテストイ
ネーブル信号ＴＭＢＥが活性状態（Ｈレベル）であるＢ
ＩＳＴモードの場合には、インバータＩＶ３６の出力を
選択し、ＢＩＳＴ読出制御信号ＢＩＳＴＲＥ２に応じて
データマスクドライブ信号ＤＲＶＥを設定する。

【０１２５】一方、セルフテストイネーブル信号ＴＭＢ
Ｅが非活性状態（Ｌレベル）である通常動作モードの場
合には、マルチプレクサ１３７は、インバータＩＶ３５
の出力を選択してデータマスク制御信号ＩＮＴＤＱＭに
応じてデータマスクドライブ信号ＤＲＶＥを設定するリ
ードデータマスク回路１３５は、さらに、プリアンプ回
路１３２の出力をデータバスＤＢに伝達するためのバッ
ファ回路１３９を含む。バッファ回路１３９は、データ
マスクドライブ信号ＤＲＶＥが非活性化（Ｈレベル）さ
れている場合には、バッファとして機能し信号伝達を実
行するが、データマスクドライブ信号ＤＲＶＥが活性化
（Ｌレベル）されている場合には、両者の間を遮断し信
号の伝達を実行しない。

【０１２６】このような構成とすることにより、リード
データマスク回路１３５は、通常動作モードではデータ
マスク制御信号ＩＮＴＤＱＭの活性化に応答して、メモ
リセルアレイ３０からデータバスＤＢへのデータ出力を
中止する。一方、ＢＩＳＴモードでは、リードデータマ
スク回路１３５は、ＢＩＳＴ読出制御信号ＢＩＳＴＲＥ
２の活性化に応答して、メモリセルアレイ３０からデー
タバスＤＢへのデータ出力を中止する。

【０１２７】したがって、本発明の実施の形態に従う半
導体記憶装置１０００は、ＢＩＳＴ回路による判定結果
の外部出力についても、特別のインタフェースを設ける
ことなく、通常動作モードにおいて使用される、データ
バスＤＢ、リードデータマスク回路１３５およびデータ
入出力回路４５を用いて実行することが可能である。

【０１２８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１２９】

【発明の効果】請求項１から６に記載の半導体記憶装置
は、制御回路に対するコマンド制御信号およびアドレス
信号の入力源を、外部コマンド端子および外部アドレス
端子とセルフテスト回路との間でセルフテスト回路の動
作状態に応じて切換えることができる。したがって、外
部との間で特別なインタフェースを設けることなく、テ
ストモード時においてセルフテスト回路からの出力信号
に応じて半導体記憶装置を動作させることができる。

【０１３０】請求項７記載の半導体記憶装置は、テスト
実行時において外部アドレス端子の一部に入力されるア
ドレスビットの信号レベルの組合わせに応じてセルフテ
スト実行信号の非活性化を指示できる。したがって、請
求項１記載の半導体記憶装置が奏する効果に加えて、テ
スト動作時において切換えられたコマンド制御信号およ
びアドレス信号の入力源を、外部との間で特別なインタ
フェースを設けることなく、コマンド端子および外部ア
ドレス端子に復帰させることが可能である。

【０１３１】請求項８および９に記載の半導体記憶装置
は、テスト実行時に出力されるコマンド制御信号の一部
を、セルフテスト回路から出力される他のコマンド制御
信号に基づいて生成する。したがって、請求項１記載の
半導体記憶装置が奏する効果に加えて、セルフテスト回
路から第１の入力切換回路間の信号配線数を削減するこ
とができる。

【０１３２】請求項１０記載の半導体記憶装置は、セル
フテスト回路とデータバスとの間でデータ入出力を実行
するデータバスインタフェース回路をさらに備えるの
で、請求項１記載の半導体記憶装置が奏する効果に加え
て、セルフテスト回路とメモリセルアレイとの間におけ
るデータ伝達をデータバスを介して実行できる。

【０１３３】請求項１１および１２記載の半導体記憶装
置は、データバスインタフェース回路中のデータ増幅回
路およびデータバスドライブ回路の活性化タイミングを
それぞれ独立に設定することができる。したがって、請
求項１０記載の半導体記憶装置が奏する効果に加えて、
テスト実行時におけるタイミング調整を容易に実行する
ことが可能である。

【０１３４】請求項１３および１４記載の半導体記憶装
置は、セルフテスト回路から判定結果データをデータバ
スに出力するとともに、通常動作時においても使用され
るデータマスク制御回路によって、セルフテスト回路か
らの判定結果データ出力時におけるメモリセルアレイか
らデータバスへのデータ出力を中止する。したがって、
請求項１０記載の半導体記憶装置が奏する効果に加え
て、外部との間で特別なインタフェースを設けることな
く、テストモード時における判定結果データを外部に出
力することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に従う半導体記憶装置１
０００の構成を示すブロック図である。

【図２】入力切換信号生成回路１４０の構成を示す回
路図である。

【図３】入力切換回路５０、５２および５４の構成を
詳細に説明するための回路図である。

【図４】テストモード回路９０の構成を示すブロック
図である。

【図５】データ入力パルスＷＤＢＥに応答したメモリ
セルアレイ３０へのデータ入力を説明するタイミングチ
ャートである。

【図６】データ出力パルスＲＤＢＥに応答したメモリ
セルアレイ３０へのデータ出力を説明するタイミングチ
ャートである。

【図７】データバスイネーブル信号生成回路１５０の
構成を示すブロック図である。

【図８】遅延回路の構成を示す回路図である。

【図９】パルス幅設定回路の構成を示す回路図であ
る。

【図１０】ＢＩＳＴ回路からデータバスへデータ信号
を出力する場合における、データバスイネーブル信号の
活性化タイミングを説明する図である。

【図１１】データバスからＢＩＳＴ回路へデータを入
力する場合における、データバスイネーブル信号の活性
化タイミングを説明する図である。

【図１２】セルフテストモードにおける、データバス
イネーブル信号に応答したセルフテスト回路からのデー
タ出力を説明するタイミングチャートである。

【図１３】セルフテストモードにおける、データバス
イネーブル信号に応答したセルフテスト回路に対するデ
ータ入力を説明するタイミングチャートである。

【図１４】リードデータマスク回路１３５の構成を示
す回路図である。

【符号の説明】

５０，５２，５４，５５ａ，５５ｂ入力切換回路、９
０テストモード回路、１００ＢＩＳＴ回路、１１０
判定回路、１２０データバスインタフェース回路、
１４０入力切換制御信号生成回路。

Claims

【特許請求の範囲】

【請求項１】複数のコマンド制御信号と複数のアドレ
スビットを有するアドレス信号とに応答して動作する半
導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセ
ルアレイと、外部から前記複数のコマンド制御信号を受けるための複
数の外部コマンド端子と、外部から前記アドレス信号の各前記アドレスビットをそ
れぞれ受けるための複数の外部アドレス端子と、テスト実行時において動作し、所定のテストパターンに
基づいて、前記複数のコマンド制御信号および前記アド
レス信号の前記複数のアドレスビットを出力するセルフ
テスト回路と、前記複数の外部コマンド端子および前記セルフテスト回
路の各々から受ける前記複数のコマンド制御信号のいず
れか一方を入力としてそれぞれが生成される、複数の内
部コマンド制御信号を出力する第１の入力切換回路と、前記複数の外部アドレス端子および前記セルフテスト回
路の各々から受ける前記アドレス信号のいずれか一方を
入力として生成される、内部アドレス信号の各アドレス
ビットを出力する第２の入力切換回路と、前記複数の内部コマンド制御信号および前記内部アドレ
ス信号の前記複数のアドレスビットの組合わせに応じ
て、前記セルフテスト回路の動作状態を定めるテストモ
ード回路と、前記セルフテスト回路の前記動作状態に応じて、前記第
１および前記第２の入力切換回路における前記入力の切
換を制御する制御回路とを備え、前記制御回路は、前記複数の内部コマンド制御信号およ
び前記内部アドレス信号に応じて、前記メモリセルアレ
イに対するコマンドを生成する、半導体記憶装置。
【請求項２】前記制御回路は、前記複数の内部コマン
ド制御信号の組合わせに応じて、テストモード移行コマ
ンドを生成し、前記テストモード回路は、前記テストモード移行コマン
ド生成時において、前記内部アドレス信号の各アドレス
ビットの組合わせに応じて、複数のテストモード制御信
号を出力し、前記複数のテストモード制御信号は、前記セルフテスト
回路を動作させるために活性化されるセルフテスト実行
信号を含み、前記制御回路は、前記セルフテスト実行信号の信号レベ
ルに応じて、前記第１および前記第２の入力切換回路に
おける前記入力の切換を制御するための入力切換制御信
号を生成する、請求項１記載の半導体記憶装置。
【請求項３】前記第１の入力切換制御回路は、前記複数の内部コマンド制御信号に対応してそれぞれ設
けられる複数の信号切換ユニットを含み、前記信号切換ユニットの各々は、前記入力切換制御信号に応じて活性化されて、前記複数
の外部コマンド端子のうちの対応する１つの信号レベル
を内部ノードに伝達する信号伝達回路と、前記信号伝達回路と相補的に活性化されて、前記内部ノ
ードの信号レベルを固定するための信号レベル固定回路
と、前記内部ノードの信号レベルと前記セルフテスト回路か
ら出力される複数のコマンド制御信号のうちの対応する
１つの信号レベルとに応じて、前記対応する内部コマン
ド制御信号を出力する論理回路とを含む、請求項２記載
の半導体記憶装置。
【請求項４】前記入力切換制御信号は、前記セルフテ
スト実行信号の活性化に応答して活性化され、前記バッファ回路は、前記入力切換制御信号の非活性化に応じてオンする第１
のトランジスタを介して駆動電流を供給され、対応する
前記複数の外部コマンド端子のうちの１つの信号レベル
を反転して出力する第１のインバータと、前記第１のインバータと前記内部ノードとの間に接続さ
れる第２のインバータとを有し、前記信号レベル固定回路は、前記複数のコマンド制御信
号の信号レベルのうちの所定の一方に対応する電圧を供
給する電圧ノードと前記第２のインバータの入力ノード
との間に電気的に結合され、前記入力切換制御信号の活
性化に応じてオンされる第２のトランジスタを有する、
請求項３記載の半導体記憶装置。
【請求項５】前記第２の入力切換制御回路は、前記内部アドレス信号の各アドレスビットに対応して設
けられる信号切換ユニットを含み、前記信号切換ユニットは、前記入力切換制御信号に応じて活性化されて、前記複数
の外部アドレス端子のうちの対応する１つの信号レベル
を内部ノードに伝達する信号伝達回路と、前記バッファ回路と相補的に活性化されて、前記内部ノ
ードの信号レベルを固定するための信号レベル固定回路
と、前記内部ノードの信号レベルと前記セルフテスト回路か
ら出力される前記アドレス信号のうちの対応する１つの
アドレスビットの信号レベルとに応じて、前記対応する
アドレスビットを出力する論理回路とを含む、請求項２
記載の半導体記憶装置。
【請求項６】前記入力切換制御信号は、前記セルフテ
スト実行信号の活性化に応答して活性化され、前記バッファ回路は、前記入力切換制御信号の非活性化に応じてオンする第１
のトランジスタを介して駆動電流を供給され、対応する
前記複数の外部アドレス端子のうちの１つの信号レベル
を反転して出力する第１のインバータと、前記第１のインバータと前記内部ノードとの間に接続さ
れる第２のインバータとを有し、前記信号レベル固定回路は、各前記アドレスビットの信
号レベルのうちの所定の一方に対応する電圧を供給する
電圧ノードと前記第２のインバータの入力ノードとの間
に電気的に結合され、前記入力切換制御信号の活性化に
応じてオンされる第２のトランジスタを有する、請求項
５記載の半導体記憶装置。
【請求項７】前記複数の外部アドレス端子のうちの一
部と前記セルフテスト回路との間に設けられるセルフテ
スト制御回路をさらに備え、前記セルフテスト制御回路は、前記セルフテスト実行信
号が活性化されている場合に、前記外部アドレス端子の
うちの一部にそれぞれ入力される複数の前記アドレスビ
ットをセルフテスト制御ビットとして前記セルフテスト
回路に入力し、前記セルフテスト回路は、前記セルフテスト制御ビット
の組合わせに応じて、前記セルフテスト実行信号の非活
性化を指示するための各前記アドレスビットの組合わせ
を出力する、請求項２記載の半導体記憶装置。
【請求項８】前記セルフテスト回路と前記第１の入力
切換回路との間に設けられ、前記複数のコマンド制御信
号のうちの１つを生成するコマンド制御信号生成回路を
さらに備え、前記セルフテスト回路は、前記コマンド制御信号生成回
路によって生成される前記複数のコマンド制御信号のう
ちの１つを除くコマンド制御信号を出力し、前記コマンド制御信号生成回路は、前記セルフテスト回
路から出力されるコマンド制御信号に応じて、対応する
前記複数のコマンド制御信号のうちの１つを生成する、
請求項２記載の半導体記憶装置。
【請求項９】前記コマンド制御信号生成回路は、チッ
プセレクト信号を出力し、前記コマンド制御信号生成回路は、前記セルフテスト回
路が出力する、ロウアドレスストーブ信号およびコラム
アドレスストローブ信号のいずれか一方が活性化されて
いる場合に、チップセレクト信号を活性化する、請求項
８記載の半導体記憶装置。
【請求項１０】前記セルフテスト回路は、前記テスト実行時において、所定のテストパターンに基
づいて前記メモリセルアレイに書込むためのテストデー
タ信号を出力するテストデータ出力回路と、前記テスト実行時において、前記メモリセルアレイから
の読出データに基づいて判定を行ない、判定結果データ
を出力するための判定回路とを含み、前記半導体記憶装置は、前記メモリセルアレイとの間で入出力されるデータを伝
達するためのデータバスと、前記制御回路に制御されて、前記メモリセルアレイと前
記データバスとの間でデータ入出力を実行するためのデ
ータ読出書込回路と、前記セルフテスト回路と前記データバスとの間でデータ
入出力を実行するためのテストインタフェース回路とを
さらに備え、前記テストインタフェース回路は、前記制御回路に制御されるタイミングにおいて、前記デ
ータバス上のデータを前記読出データとして前記判定回
路に伝達するデータ増幅回路と、前記セルフテスト回路の指示に応じて、前記制御回路に
制御されるタイミングにおいて、前記セルフテスト回路
から出力されるデータを前記データバスに伝達するデー
タバスドライブ回路とを有する、請求項１記載の半導体
記憶装置。
【請求項１１】前記制御回路は、前記メモリセルアレイからデータを読出すタイミングを
指定するための正規データ出力パルスおよび、前記メモ
リセルアレイにデータを書込むタイミングを指定するた
めの正規データ入力パルスを生成する第１の信号発生回
路と、前記セルフテスト回路がイネーブル状態である場合にお
いて、前記正規データ出力パルスおよび前記正規データ
入力パルスに基づいて、テストデータ入出力信号を生成
する第２の信号発生回路とを含み、前記第２の信号発生回路は、前記正規データ出力パルス
に基づいて前記テストデータ入出力信号を生成するとき
と、前記正規データ入力パルスに基づいて前記テストデ
ータ入出力信号を生成するときとのそれぞれにおいて、
前記テストデータ入出力信号の活性化タイミングおよび
活性化期間を独立に設定し、前記データ増幅回路および前記データバスドライブ回路
は、前記テストデータ入出力信号に応答して動作する、
請求項１０記載の半導体記憶装置。
【請求項１２】前記第２の信号生成回路は、前記テスト実行時において活性化されるセルフテスト実
行信号と前記正規データ出力パルスとを受けて、前記セ
ルフテスト実行信号の活性化時において前記正規データ
出力パルスを出力する第１の論理回路と、前記第１の論理回路の出力を第１の遅延時間遅らせる第
１の遅延回路と、前記第１の遅延回路の出力レベルの変化のうちの所定の
一方に応じて、第１の所定期間活性化されるパルス信号
を生成する第１のパルス生成回路と、前記セルフテスト実行信号と前記正規データ入力パルス
とを受けて、前記セルフテスト実行信号の活性化時にお
いて前記正規データ入力パルスを出力する第２の論理回
路と、前記第２の論理回路の出力を第２の遅延時間遅らせる第
２の遅延回路と、前記第２の遅延回路の出力レベルの変化のうちの所定の
一方に応じて、第２の所定期間活性化されるパルス信号
を生成する第２のパルス生成回路と、前記第１および前記第２のパルス生成回路の出力の論理
和演算結果を前記テストデータ入出力信号として出力す
る第３の論理回路とを有する、請求項１１記載の半導体
記憶装置。
【請求項１３】外部との間でデータを授受するための
外部データ端子と、前記データバスと前記外部データ端子との間でデータ入
出力を実行するためのデータ入出力回路と、前記制御回路によって活性化されて、前記データ読出書
込回路から前記データバスへのデータ読出を中止するた
めのリードデータマスク回路とをさらに備え、前記制御回路は、前記テスト実行時においては、前記判
定回路からの前記判定結果データが前記データバスに出
力されるときに前記リードデータマスク回路を活性化
し、通常動作時においては、前記複数の内部コマンド制
御信号の組合わせに応じて前記リードデータマスク回路
を活性化する、請求項１０記載の半導体記憶装置。
【請求項１４】前記データ入出力回路は、前記制御回
路に制御されて、前記テスト実行時において前記外部デ
ータ端子から前記データバスへのデータ入力を中止す
る、請求項１３記載の半導体記憶装置。