CN109100632A - 包括测试电路的半导体装置 - Google Patents

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Abstract

本发明公开一种包括测试电路的半导体装置。该半导体装置包括：测试焊盘，在晶圆测试期间联接至测试装置的探针；正常焊盘，被配置成在正常模式期间接收电力或信号；以及测试电路，被配置成基于通过测试焊盘接收的测试信号执行预定的测试操作。测试电路设置在正常焊盘下方。

Description

包括测试电路的半导体装置
相关申请的交叉引用
本申请要求于2017年6月21日提交的申请号为10-2017-0078731的韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开的实施例涉及一种半导体装置，并且更特别地涉及一种用于改善在晶圆测试中使用的测试电路的布局结构的半导体装置。
背景技术
通常，半导体装置的集成电路(IC)被制造为晶圆上的管芯，并且彼此隔离，然后被封装。
为了防止与封装所有集成电路(IC)中的缺陷集成电路(IC)相关联的不必要的成本，优选的是使所有集成电路(IC)都在晶圆状态下经历测试。
这种晶圆测试可以包括一系列步骤。更详细地，当响应于高电平的测试模式信号进入测试模式时，晶圆测试可以包括通过使探针接触与正常焊盘隔离的测试焊盘，来通过测试焊盘将测试信号传输至测试电路，并监测测试电路基于测试信号生成的信号。
根据相关技术，在半导体装置的主电路区域中已经形成在晶圆测试中使用的测试电路之后，在半导体装置的测试模式期间，通过使用焊盘或输入/输出(I/O)引脚来执行测试电路的电参数监控(EPM)测量。
然而，保证半导体装置的网状管芯(net die)以及保证配电网络(PDN)特性变得越来越重要。另外，在每个半导体装置中形成的测试电路占据的区域的尺寸正在逐渐增大。
在使用被配置成将每个半导体装置的内部和外部互连的焊盘的情况下，与半导体装置的整个区域相比，由焊盘占据的区域的尺寸较大。但是，由于由探针的物理接触引起的冲击发生在晶圆测试中，所以没有电路形成在焊盘下方。
发明内容
本公开的各种实施例旨在提供一种包括测试电路的半导体装置，其基本上消除由于相关技术的限制和缺点而导致的一个或多个问题。
本公开的实施例涉及一种半导体装置，其通过改善在晶圆测试中使用的测试电路的布局结构来保证最大数量的网状管芯和配电网络(PDN)特性。
根据本公开的一方面，一种半导体装置包括：测试焊盘，被配置成在晶圆测试期间联接至测试装置的探针；正常焊盘，被配置成在正常模式期间接收电力或信号；以及测试电路，被配置成基于通过测试焊盘接收的测试信号执行预定的测试操作，其中测试电路设置在正常焊盘下方。
根据本公开的另一方面，一种半导体装置包括：第一焊盘；第二焊盘；以及开关元件，电联接至第一焊盘并设置在第二焊盘下方。
将理解的是，前面的一般描述和下面的实施例的具体实施方式是示例性的和解释性的。
附图说明
通过参照结合附图考虑时的下面具体实施方式，本公开的以上和其它特征和优点将变得显而易见，其中：
图1是说明根据本公开的实施例的半导体装置的结构图；
图2是说明图1所示的开关电路和开关控制器的结构图；以及
图3是说明根据本公开的另一实施例的开关电路的结构图。
附图标记
12：测试焊盘
14：正常焊盘
20：测试电路
30：电源电路
40，60：开关电路
50：开关控制器
具体实施方式
现在将详细参照某些实施例，其示例在附图中示出。在描述之前，在本公开和权利要求中使用的术语或词语不被解释为具有通用含义或词典含义，而是应当基于发明人可以适当地定义术语的概念以最佳模式来描述本公开的原则，被解释为具有符合本公开的技术范围和精神的含义和概念。因此，说明书中描述的和附图中示出的实施例是纯说明性的，并不旨在表示本发明的所有方面，使得可以在不脱离本发明的精神的情况下做出各种等同方案和修改。
图1是说明根据本公开的实施例的半导体装置的结构图。
参照图1，根据本公开的一个实施例的半导体装置或半导体芯片可以包括测试焊盘12、正常焊盘14、测试电路20、电源电路30、开关电路40以及开关控制器50。
测试焊盘12可以是在晶圆测试期间电联接至测试装置所需的测试用探针卡引脚的焊盘。也就是说，测试焊盘12可以仅用于测试处于晶圆状态的半导体装置。在完成晶圆测试之后的封装状态下，不使用测试焊盘12。测试焊盘12可以形成在金属-3(M3)层中。测试焊盘12可以通过接触部联接至形成在下金属层M2、M1和M0中的金属线以及形成在衬底SUB上的电路。金属层M0-M3是其中形成用于在半导体装置中传输信号或电力的金属层的层。金属层M0是最下面的金属层，并且金属层M1、M2和M3连续地形成在金属层M0上。虽然为了方便描述和更好地理解本公开，图1仅示例性地公开了一个测试焊盘12，但是可以存在多个测试焊盘。
在正常模式期间，即在半导体装置执行除了测试操作之外的正常操作期间，正常焊盘14可以接收外部电力，或者可以传输一个或多个信号，即数据。正常焊盘14可以是在晶圆测试期间不被使用的焊盘，并且可以是在封装期间为引线键合的或凸起的焊盘。正常焊盘14也可以形成在金属-3(M3)层中。至少一个金属层M2、M1和M0可以形成在正常焊盘14和测试电路20之间。
测试电路20可以通过开关电路40的第一开关SW0电联接至测试焊盘12。如果测试电路20通过开关电路40接收到施加到测试焊盘12的测试信号，则在晶圆测试期间，测试电路20可以执行预定的测试操作，并且可以输出测试操作的结果。测试电路20可以仅用于其中使用测试焊盘12的晶圆测试，并且可不影响其中使用正常焊盘14的正常操作。具体地，根据本实施例的测试电路20可以形成在正常焊盘14下方。也就是说，可以使用衬底SUB以及金属层M0和M1来形成测试电路20，其中衬底SUB包括有源区域和绝缘区域，金属层M0和M1设置在正常焊盘14下方。在这种情况下，测试电路20可以设置在正常焊盘14下方，使得在垂直于正常焊盘14的底表面的垂直方向上，测试电路20的全部或一些可以与正常焊盘14重叠。
电源电路30可以向测试电路20提供操作电源电压。电源电路30可以通过开关电路40的第二开关SW1选择性地联接至测试电路20，从而在晶圆测试期间提供操作电源电压。
可以基于从开关控制器50生成的开关信号SS来接通或断开开关电路40，使得测试电路20可以电联接至测试焊盘12和电源电路30，或者与测试焊盘12和电源电路30电分离。例如，当开关信号SS被激活时，可以接通开关电路40的第一开关SW0和第二开关SW1。在这种情况下，测试电路20可以电联接至测试焊盘12和电源电路30。相反，当开关信号SS被停用时，可以断开开关电路40。在这种情况下，测试电路20可以与测试焊盘12和电源电路30电隔离。开关电路40可以包括第一开关SW0和第二开关SW1。第一开关SW0可以基于开关信号SS将测试焊盘12和测试电路20选择性地互连。第二开关SW1可以基于开关信号SS将测试电路20和电源电路30选择性地互连。
开关控制器50可以在晶圆测试期间激活开关信号SS，使得开关电路40的第一开关SW0和第二开关SW1被接通。在完成晶圆测试之后的正常模式期间，开关控制器50使开关信号SS停用，使得开关电路40的第一开关SW0和第二开关SW1断开。例如，开关控制器50可以基于在晶圆测试期间生成的测试模式信号TMS来输出开关信号SS。
图2是说明图1所示的开关电路40和开关控制器50的结构图。
参照图2，开关电路40的第一开关SW0和第二开关SW1中的每一个可以包括基于开关信号SS选择性地接通或断开的金属氧化物半导体(MOS)晶体管，例如NMOS晶体管。
开关控制器50可以包括熔断部，熔断部联接在测试模式信号TMS的输入端与开关电路40的第一开关SW0和第二开关SW1之间。例如，熔断部可以联接在接收测试模式信号TMS的端部和对应于第一开关SW0和第二开关SW1的MOS晶体管的共栅节点之间。熔断部可以在晶圆测试期间保持不被切断，并且可以在完成晶圆测试之后被切断或断开。
因此，在晶圆测试期间，开关控制器50可传输测试模式信号TMS，使得测试模式信号TMS可作为开关信号SS被输出。因此，因为第一开关SW0和第二开关SW1被接通，所以测试电路20可以接收来自电源电路30的操作电源电压，并且可以基于通过测试焊盘12接收的测试信号来执行测试操作。
此外，因为在完成晶圆测试之后不再需要测试电路20，所以熔断部被切断或熔断以断开测试模式信号TMS的传输路径，使得开关信号SS被停用，并且第一开关SW0和第二开关SW1被断开。因此，测试电路20可以与测试焊盘12和电源电路30电隔离。
图3是说明根据本公开的另一实施例的开关电路的结构图。
虽然为了便于说明，上述实施例已经公开了图1和图2的开关电路40由例如MOS晶体管的开关元件构成，其中例如MOS晶体管的开关元件基于开关信号SS被选择性地接通或断开，但是应注意的是，在不脱离本公开的范围或精神的情况下，图3所示的开关电路60也可以由熔断部形成。
用于本公开的开关电路60可以在晶圆测试期间将测试电路20电联接至测试焊盘12和电源电路30。完成晶圆测试后，开关电路60可以将测试电路20与测试焊盘12和电源电路30电分离并且电隔离。
因此，从该实施例中可以看出，如果开关电路60由熔断部形成，则在完成晶圆测试之后，开关电路60的熔断部在晶圆状态下被熔断或切断，使得可以实现原始目的。
在这种情况下，可不形成开关控制器50。
如上所述，仅在晶圆测试中使用的测试电路20不同于其它电路结构，并且设置在不在晶圆测试中使用的正常焊盘14下方。
因此，对测试电路20的物理应力可以被最小化，其中该物理应力被施加到在晶圆测试期间与探针物理地接触的测试焊盘12。
鉴于现有技术不包括设置在正常焊盘14下方的区域中的电路，本公开包括设置在正常焊盘14下方的区域，即焊盘区域中的测试电路20，其中测试电路20仅在晶圆测试中被临时使用。因此，在半导体装置内构建电路所需区域的大小可由于测试电路20的大小而被减小，并且因此可以使必要区域的大小最小化，并且可以保证最大数量的网状管芯。另外，在完成晶圆测试之后，测试电路20被电隔离，从而获得PDN特性。
虽然测试电路20形成在正常焊盘14下方，但是测试电路20仅用于晶圆测试并且对于其它目的不是必需的，并且在完成晶圆测试之后与其它电路结构电隔离。因此，虽然在封装过程期间由于引线键合等而对正常焊盘14施加应力或冲击，但是半导体装置的操作不受影响。
从以上描述中显而易见的是，本公开的实施例可以通过改善在半导体装置的晶圆测试中使用的测试电路的布局结构来保证最大数量的网状管芯和配电网络(PDN)特性。
本领域技术人员将认识到，在不脱离这些实施例的精神和基本特性的情况下，可以以不同于本文阐述的方式的其它方式来执行本公开的实施例。因此，上述实施例在所有方面都应被解释为说明性而非限制性的。
本公开的上述实施例是说明性的而不是限制性的。各种替代方案和等同方案是可能的。上述实施例不受本文所述的沉积、蚀刻抛光和图案化步骤的类型的限制。实施例也不限于任何特定类型的半导体装置。例如，本公开可以在动态随机存取存储器(DRAM)装置或非易失性存储器装置中实施。考虑到本公开内容，其它增加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (10)

1.一种半导体装置，其包括：
测试焊盘，被配置成在晶圆测试期间联接至测试装置的探针；
正常焊盘，被配置成在正常模式期间接收电力或信号；以及
测试电路，被配置成基于通过所述测试焊盘接收的测试信号来执行预定的测试操作，
其中所述测试电路设置在所述正常焊盘下方。
2.根据权利要求1所述的半导体装置，其进一步包括：
第一开关，被配置成基于开关信号将所述测试焊盘选择性地电联接至所述测试电路；以及
开关控制器，被配置成基于在所述晶圆测试期间激活的控制信号来输出所述开关信号。
3.根据权利要求2所述的半导体装置，其中：
在所述晶圆测试期间，所述开关控制器通过传输作为所述开关信号的所述控制信号来激活所述开关信号；以及
在所述正常模式期间，所述开关控制器通过阻止所述控制信号的传输来停用所述开关信号。
4.根据权利要求3所述的半导体装置，其中所述开关控制器包括：
熔断部，联接在所述控制信号的输入端和所述第一开关之间。
5.根据权利要求2所述的半导体装置，其进一步包括：
电源电路，被配置成向所述测试电路提供操作电源电压；以及
第二开关，被配置成基于所述开关信号将所述电源电路选择性地电联接至所述测试电路。
6.根据权利要求1所述的半导体装置，其中所述测试电路的全部或一些被布置成在垂直于所述正常焊盘的底表面的方向上与所述正常焊盘重叠。
7.根据权利要求1所述的半导体装置，其进一步包括：
金属层，设置在所述正常焊盘和所述测试电路之间。
8.根据权利要求1所述的半导体装置，其进一步包括：
熔断部，被配置成在所述晶圆测试期间将所述测试焊盘电联接至所述测试电路。
9.一种半导体装置，其包括：
第一焊盘；
第二焊盘；以及
开关元件，可断开地电联接至所述第一焊盘并设置在所述第二焊盘下方。
10.根据权利要求9所述的半导体装置，其中所述开关元件被布置成在垂直于所述第二焊盘的底表面的方向上与所述第二焊盘重叠。
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