CN102902293A - 半导体集成电路 - Google Patents

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Abstract

本发明公开了一种半导体集成电路，包括：第一焊盘，所述第一焊盘被配置成接收第一电压；第二焊盘，所述第二焊盘被配置成接收第二电压；内部电压发生电路，所述内部电压发生电路被配置成在测试模式期间响应于第二电压而产生具有与第一电压相同的电压电平的第三电压；以及内部电路，所述内部电路被配置成在正常模式期间使用第一电压和第二电压来执行正常操作而在测试模式期间使用第二电压和第三电压来执行测试操作。

Description

半导体集成电路
相关申请的交叉引用
本申请要求2011年7月26日提交的申请号为10-2011-0074188的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，且更具体而言，涉及一种半导体集成电路。
背景技术
根据本发明的技术的半导体集成电路可以包括半导体存储器，诸如动态随机存取存储器(DRAM)。
图1是示出使用外部电源电压和内部电源电压的现有的双数据速率3动态随机存取存储(DDR3 DRAM)器件的框图。
参见图1，DDR3 DRAM器件10包括电源电压焊盘12、升压器14和内部电路16。电源电压焊盘12从外部接收电源电压VDD。升压器14将经由电源电压焊盘12施加的电源电压VDD升高以产生电压电平高于电源电压VDD的电压电平的升压电压VPP。内部电路16基于电源电压VDD和升压电压VPP来执行指定的操作。
图2是示出使用外部电源电压和内部电源电压的现有的DDR4 DRAM器件的框图。
参见图2，DDR4 DRAM器件20包括电源电压焊盘22、升压器焊盘24和内部电路26。电源电压焊盘22从外部接收电源电压VDD。升压器焊盘24从外部接收电压电平高于电源电压VDD的电压电平的升压电压VPP。内部电路26基于经由电源电压焊盘22和升压器焊盘24接收的电源电压VDD和升压电压VPP来执行指定的操作。简言之，与DDR3 DRAM器件10相比，对于正常操作，DDR4 DRAM器件20可以不包括升压器14。
然而，如在正常模式中一样，即使在测试模式中，DDR4 DRAM器件20仍要从外部接收电源电压VDD和升压电压VPP两者。这是因为DDR4 DRAM器件20不包括用于产生升压电压VPP的升压器。由于这种原因，探针测试器件将通道分配给DDR4DRAM器件20的电源电压焊盘22和升压器焊盘24，以在测试模式中提供电源电压VDD和升压电压VPP。为所述焊盘分配通道意味着与探针测试器件电连接以接收来自探针测试器件的相应的电源和信号。因为DDR4 DRAM器件20具有分配了通道的增加数目的焊盘22和24，所以减少了在测试模式中要同时测试的DRAM器件的数目。因此，会增加生产成本和时间来执行测试操作。
发明内容
本发明的一个实施例涉及一种半导体集成电路，所述半导体集成电路包括最小数目的在测试模式期间要被分配通道的焊盘。
本发明的另一个实施例涉及一种半导体集成电路，所述半导体集成电路在正常模式中具有稳定的电源，同时占有最小的面积。
根据本发明的一个实施例，一种半导体集成电路包括：第一焊盘，所述第一焊盘被配置成接收第一电压；第二焊盘，所述第二焊盘被配置成接收第二电压；内部电压发生电路，所述内部电压发生电路被配置成在测试模式期间响应于第二电压而产生具有与第一电压相同的电压电平的第三电压；以及内部电路，所述内部电路被配置成在正常模式期间使用第一电压和第二电压来执行正常操作而在测试模式期间使用第二电压和第三电压来执行测试操作。
根据本发明的另一个实施例，一种半导体集成电路包括：第一焊盘，所述第一焊盘被配置成接收第一电压；第二焊盘，所述第二焊盘被配置成接收具有高于第一电压的电压电平的第二电压；内部电压发生电路，所述内部电压发生电路被配置成响应于第二电压而产生第三电压，其中，所述第三电压在正常模式期间具有低于第一电压的电压电平而在测试模式期间具有与第一电压相同的电压电平；以及内部电路，所述内部电路被配置成在正常模式期间使用第一电压至第三电压来执行正常操作而在测试模式期间使用第二电压和第三电压来执行测试操作。
根据本发明的另一个实施例，一种半导体集成电路包括：第一焊盘，所述第一焊盘被配置成在半导体集成电路的正常模式中接收第一电压；第二焊盘，所述第二焊盘被配置成在半导体集成电路的正常模式和测试模式中接收第二电压；以及内部电压发生电路，所述内部电压发生电路被配置成响应于第二电压而产生第三电压，其中，所述第三电压在正常模式期间具有低于第一电压的电压电平而在测试模式期间具有与第一电压相同的电压电平。
附图说明
图1是现有的双数据速率3动态随机存取存储(DDR3 DRAM)器件的框图。
图2是现有的DDR4 DRAM器件的框图。
图3是根据本发明的第一实施例的DRAM器件的框图。
图4是根据本发明的第二实施例的DRAM器件的框图。
图5是说明图4所示的测试电源电压发生电路的框图。
图6是根据本发明的第三实施例的DRAM器件的框图。
图7是说明图6所示的电源电压发生电路的框图。
图8是说明图7所示的第一可变电阻器的框图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定于本发明提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。
在本发明的以下实施例中，以动态随机存取存储(DRAM)器件为例进行描述。
图3是根据本发明的第一实施例的DRAM器件的框图。
参见图3，DRAM器件100包括升压电压焊盘110、电源电压焊盘120、升压电压发生电路130以及内部电路140。
升压电压焊盘110在正常模式期间从外部接收升压电压VPP而在测试模式期间不接收升压电压VPP。电源电压焊盘120在正常模式和测试模式两者中都从外部接收电源电压VDD。升压电压发生电路130通过响应于测试模式信号TM将电源电压VDD升高而产生电压VPP，所述电压VPP具有与在正常模式中经由升压电压焊盘110从外部施加来的升压电压VPP相同的电压电平。内部电路140在正常模式中通过使用经由升压电压焊盘110接收的升压电压VPP和经由电源电压焊盘120接收的电源电压VDD来执行指定的操作，而在测试模式中通过使用经由电源电压焊盘120接收的电源电压VDD和由升压电压发生电路130产生的升压电压VPP来执行指定的操作。升压电压VPP具有高于电源电压VDD的电压电平。
下文描述了具有上述结构的根据本发明的第一实施例的DRAM器件100的操作。
因为在正常模式中，升压电压VPP和电源电压VDD两者都是从外部接收的，所以内部电路140通过经由升压电压焊盘110和电源电压焊盘120直接接收升压电压VPP和电源电压VDD来执行指定的操作。在这种状态下，因为测试模式信号TM被去激活，所以升压电压发生电路130处在禁止状态。
然而，在测试模式中，从外部将电源电压VDD施加到电源电压焊盘120。此外，因为在测试模式中测试模式信号TM被激活，所以升压电压发生电路130被使能以将电源电压VDD升高并产生升压电压VPP。结果，内部电路140通过使用经由电源电压焊盘120接收的电源电压VDD和在升压电压发生电路130中产生的升压电压VPP来执行指定的操作。
根据上述的本发明的第一实施例，因为在测试模式期间可以不将测试通道分配给用于接收升压电压VPP的焊盘，所以可以增加同时测试的DRAM器件的数目。
图4是根据本发明的第二实施例的DRAM器件的框图。图5是说明图4所示的测试电源电压发生电路的框图。
本发明的第二实施例提供了面积比根据第一实施例的DRAM器件小的DRAM器件。根据本发明的第一实施例的DRAM器件的升压电压发生电路130可以包括泵浦电路(pumping circuit)，并且泵浦电路一般具有占据大面积的特征。另一方面，根据本发明的第二实施例的DRAM器件可以采用下文描述的降压变换器型电路而不是泵浦电路，并且降压变换器型电路具有占据比根据第一实施例的泵浦电路小的面积的特征。
参见图4，DRAM器件200包括电源电压焊盘210、升压电压焊盘220、电源电压发生电路230以及内部电路240。
电源电压焊盘210在正常模式期间从外部接收电源电压VDD，而在测试模式期间不接收电源电压VDD。升压电压焊盘220在正常模式和测试模式两者期间接收从外部施加的升压电压VPP。电源电压发生电路230响应于测试模式信号TM基于升压电压VPP而产生电压VDD，所述电压VDD具有与在正常模式期间经由电源电压焊盘210从外部施加来的电源电压VDD相同的电压电平。内部电路240在正常模式期间基于经由电源电压焊盘210接收的电源电压VDD和经由升压电压焊盘220接收的升压电压VPP来执行指定的操作，并在测试模式期间基于经由升压电压焊盘220接收的升压电压VPP和在以测试为目的的电源电压发生电路230中产生的电源电压VDD来执行指定的操作。升压电压VPP具有高于电源电压VDD的电压电平。
此外，电源电压发生电路230包括图5所示的降压变换器型电路。参见图5，电源电压发生电路230包括第一分压器(divider)231、第二分压器233、比较器235以及驱动器237。
第一分压器231以第一分压比将升压电压VPP分压以产生参考电压VREF_VDD。第二分压器233以第二分压比将电源电压VDD分压以产生反馈电压VFEED_VDD。比较器235响应于测试模式信号TM而比较参考电压VREF_VDD与反馈电压VFEED_VDD。驱动器237响应于比较器235的输出信号而用升压电压VPP来驱动电源电压(VDD)端子。
在电源电压发生电路230中，第一分压器231包括设置在升压电压(VPP)端子与参考电压(VREF_VDD)端子之间的第一电阻器R0，以及设置在参考电压(VREF_VDD)端子与接地电压(VSS)端子之间的第二电阻器R1。
第二分压器233包括设置在电源电压(VDD)端子与反馈电压(VFEED_VDD)端子之间的第三电阻器R2，以及设置在反馈电压(VFEED_VDD)端子与接地电压(VSS)端子之间的第四电阻器R3。
此外，比较器235包括差分放大器OPAMP并在测试模式期间响应于测试模式信号TM而操作。
驱动器237包括PMOS晶体管P1，PMOS晶体管P1包括用于接收比较器235的输出信号的栅极，以及耦接在升压电压(VPP)端子与电源电压(VDD)端子之间的源极和漏极。
下文描述具有上述结构的根据本发明的第二实施例的DRAM器件200的操作。
因为在正常模式中升压电压VPP和电源电压VDD两者都是从外部接收的，所以内部电路240通过经由电源电压焊盘210和升压电压焊盘220直接接收升压电压VPP和电源电压VDD来执行指定的操作。在这种状态下，因为测试模式信号TM被去激活，所以电源电压发生电路230处于禁止状态。
然而，在测试模式中，在测试模式期间从外部将升压电压VPP施加到升压电压焊盘220。此外，因为在测试模式中测试模式信号TM被激活，所以电源电压发生电路230被使能以基于升压电压VPP来产生电源电压VDD。
为了具体地描述产生电源电压VDD的过程，首先，在第一分压器231通过以第一分压比将施加在升压电压VPP与接地电压VSS的端子之间的电压分压而产生参考电压VREF_VDD的同时，比较器235连续地比较反馈电压VFEED_VDD与参考电压VREF_VDD以查看反馈电压VFEED_VDD是否低于参考电压VREF_VDD。作为比较的结果，因为反馈电压VFEED_VDD低于参考电压VREF_VDD，所以比较器235输出逻辑低电平的比较信号。驱动器237响应于比较信号基于升压电压VPP来驱动电源电压(VDD)端子。
作为比较器235的比较结果，连续地重复一系列上述操作，直到反馈电压VFEED_VDD变得等于参考电压VREF_VDD为止，然后比较器235输出逻辑高电平的比较信号。因此，驱动器237停止操作，并且电源电压(VDD)端子保持目标电平，即电源电压VDD的电平。
内部电路240通过使用经由升压电压焊盘220接收的升压电压VPP和在以测试为目的的电源电压发生电路230中产生的电源电压VDD来执行指定的操作。
根据上述的本发明的第二实施例，因为在测试模式期间可以不将测试通道分配给用于接收电源电压VDD的焊盘，所以可以增加同时测试的DRAM器件的数目，并且此外，与本发明的第一实施例的占据的面积相比，可以减小占据的面积。
图6是根据本发明的第三实施例的DRAM器件300的框图。图7是说明图6所示的电源电压发生电路330的框图。图8是说明图7所示的第一可变电阻器331A的框图。
与本发明的第二实施例相比，本发明的第三实施例示出电源电压发生电路在正常模式中工作但起到与测试模式中的功能不同的功能的实例。
参见图6，DRAM器件300包括电源电压焊盘310、升压电压焊盘320、内部电压发生电路330以及内部电路340。
电源电压焊盘310在正常模式期间从外部接收电源电压VDD而在测试模式期间不接收电源电压VDD。升压电压焊盘320在正常模式和测试模式期间从外部接收升压电压VPP。内部电压发生电路330在正常模式期间基于升压电压VPP来产生电压电平低于电源电压VDD的电压电平的内部电压VDD′，而在测试模式期间基于升压电压VPP来产生与电源电压VDD相对应的电压电平的内部电压VDD′。内部电路340在正常模式期间基于电源电压VDD、升压电压VPP以及内部电压VDD′来执行指定的操作，并在测试模式期间基于升压电压VPP和内部电压VDD′来执行指定的操作。内部电压(VDD′)端子与电源电压(VDD)端子相互电连接。
此外，内部电压发生电路330包括在图7中所示的降压变换器型电路。参见图7，内部电压发生电路330包括第一分压器331、第二分压器333、比较器335以及驱动器337。第一分压器331响应于测试模式信号TM在正常模式期间以第一分压比将升压电压VPP分压以产生参考电压VREF_VDD，并响应于测试模式信号TM在测试模式期间以第二分压比将升压电压VPP分压以产生参考电压VREF_VDD。第二分压器333以第三分压比将内部电压VDD′分压以产生反馈电压VFEED_VDD。比较器335比较参考电压VREF_VDD与反馈电压VFEED_VDD。驱动器337响应于比较器335的输出信号而用升压电压VPP来驱动内部电压(VDD′)端子。
在内部电压发生电路330中，第一分压器331包括设置在升压电压(VPP)端子与参考电压(VREF_VDD)端子之间并具有响应于测试模式信号TM而变化的电阻值的第一可变电阻器331A、以及设置在参考电压(VREF_VDD)端子与接地电压(VSS)端子之间的第一电阻器R10。
供作参考，如图8所示，第一可变电阻器331A包括串联耦接在升压电压(VPP)端子与参考电压(VREF_VDD)端子之间的第二电阻器R11和第三电阻器R12、以及用于响应于测试模式信号TM而用作第二电阻器R11的旁路的旁路单元331A_1。旁路单元331A_1包括PMOS晶体管P12，PMOS晶体管P12包括用于接收测试模式信号TM的栅极、以及分别与升压电压(VPP)端子以及第二电阻器R11与第三电阻器R12之间的节点耦接的源极和漏极。
再次参见图7，第二分压器333包括设置在内部电压(VDD′)端子与反馈电压(VFEED_VDD)端子之间的第四电阻器R13、以及设置在反馈电压(VFEED_VDD)端子与接地电压(VSS)端子之间的第五电阻器R14。
此外，比较器335包括差分放大器OP AMP并在正常模式和测试模式期间响应于具有恒定电压电平的偏压信号BIAS而操作。可以从外部施加偏压信号BIAS或者在内部产生偏压信号BIAS。
驱动器337包括PMOS晶体管P11，PMOS晶体管P11包括用于接收比较器335的输出信号的栅极、以及耦接在升压电压(VPP)端子与内部电压(VDD′)端子之间的源极和漏极。
下文描述具有上述结构的根据本发明的第三实施例的DRAM器件300的操作。
在正常模式期间，因为升压电压VPP和电源电压VDD两者都是从外部接收的，所以内部电路340通过经由电源电压焊盘310直接接收升压电压VPP和经由升压电压焊盘320直接接收电源电压VDD来执行指定的操作。在这种状态下，因为测试模式信号TM被去激活，所以内部电压发生电路330操作以产生电压电平低于电源电压VDD的电压电平的内部电压VDD′。更具体而言，旁路单元331A_1响应于去激活的测试模式信号TM而被禁止，且因此，由于参考电压VREF_VDD被设定成“VPP＊R10/(R10+R11+R12)”，所以内部电压发生电路330达到具有用于内部电压端子(VDD′)的低于电源电压VDD的电平的目标电压电平。因为从外部将电源电压VDD提供到内部电压(VDD′)端子，所以内部电压发生电路330不产生内部电压VDD′。简言之，因为电源电压(VDD)端子与内部电压(VDD′)端子电连接，内部电压(VDD′)端子的电压电平与电源电压VDD的电压电平相同，所以反馈电压VFEED_VDD在正常模式期间总是保持为高于参考电压VREF_VDD，在电源电压VDD的电压电平维持合适值的同时不执行用于驱动内部电压(VDD′)端子的操作。
此外，由于内部电路340执行指定的操作，电源电压VDD可能会不合适地下降。在这种情况下，内部电压发生电路330操作以补偿电源电压(VDD)端子的电压电平。换言之，当电源电压(VDD)端子的电压电平急剧地下降时，内部电压(VDD′)端子的电压电平也急剧地下降。与下降的程度相对应，反馈电压VFEED_VDD被降低为低于参考电压VREF_VDD。在这种情况下，在比较器335的控制下驱动器337被使能以将升压电压VPP提供给内部电压(VDD′)端子。
因此，尽管电源电压VDD的电压电平在正常模式期间急剧地下降，但内部电压发生电路330补偿电源电压VDD的电压电平以便稳定电源电压VDD。
此外，在测试模式期间将升压电压VPP施加到升压电压焊盘320。因为测试模式信号TM被激活，所以内部电压发生电路330基于升压电压VPP来产生内部电压VDD′。在下文详细描述产生内部电压VDD′的过程。
首先，由于第一可变电阻器331A的电阻值变低，参考电压VREF_VDD的电压电平被设定成高于正常模式中的电压电平。换言之，旁路单元331A_1响应于激活的测试模式信号TM而被使能，且因此，参考电压VREF_VDD被设定成“VPP＊R10/(R10+R12)”。增加参考电压VREF_VDD的电压电平的原因是使内部电压VDD′与电源电压VDD相对应。
当如上设定参考电压VREF_VDD时，比较器335连续地比较反馈电压VFEED_VDD与参考电压VREF_VDD以查看反馈电压VFEED_VDD是否低于参考电压VREF_VDD。作为比较的结果，因为反馈电压VFEED_VDD变得低于参考电压VREF_VDD，所以比较器335输出逻辑低电平的比较信号。然后驱动器337用升压电压VPP来驱动电源电压(VDD)端子。当在重复一系列以上操作之后比较器335的比较结果指示反馈电压VFEED_VDD等于参考电压VREF_VDD时，比较器335输出逻辑高电平的比较信号。然后驱动器337停止操作，并且结果，内部电压(VDD′)端子保持目标电压电平，所述目标电压电平是电源电压VDD的电平。
因此，内部电路340基于经由升压电压焊盘320施加的升压电压VPP和在内部电压发生电路330中产生的且电压电平与电源电压VDD基本相同的内部电压VDD′来稳定地执行操作。
此外，可以在测试模式的某些初始时段期间以高于一般电压电平的电压电平来施加升压电压VPP，以便在测试模式期间得到更好的操作特性。在这种情况下，内部电压发生电路330可以保证操作以产生与电源电压VDD的电压电平相对应的电压电平的内部电压VDD′，并且在第一可变电阻器331A的电阻变化完成时，可以维持内部电压发生电路330的操作。
根据本发明的第三实施例，因为在测试模式期间可以不将测试通道分配给用于接收电源电压VDD的焊盘，所以可以增加同时测试的DRAM器件的数目。此外，与本发明的第一实施例的占据的面积相比，可以减小占据的面积。此外，与本发明的第二实施例相比，在正常模式期间当电源电压VDD的电压电平被不合适地降低时，可以通过用升压电压VPP来补偿电源电压VDD而稳定电源电压VDD。
根据本发明的一个实施例，内部电路在正常模式中从外部直接接收并使用第一电压和第二电压，并且内部电路在测试模式中仅接收第二电压以及基于接收到的第二电压来在内部产生第一电压。换言之，与在正常模式中施加的电压的数目相比，可以减少在测试模式中从外部施加的电压的数目。因为减少了要被分配通道的焊盘数目，所以同时测试的半导体集成电路的数目增加，因而生产成本降低且生产时间减少。
此外，可以通过在测试模式期间采用降压变换器型电路在内部产生电压，来最小化占据的面积。
另外，当第一电压的电压电平在正常模式中被不合适地降低时，可以通过用第二电压补偿第一电压而使第一电压返回到稳定的电平。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。

Claims (13)

1.一种半导体集成电路，包括：
第一焊盘，所述第一焊盘被配置成接收第一电压；
第二焊盘，所述第二焊盘被配置成接收第二电压；
内部电压发生电路，所述内部电压发生电路被配置成在测试模式期间响应于所述第二电压而产生具有与所述第一电压相同的电压电平的第三电压；以及
内部电路，所述内部电路被配置成在正常模式期间使用所述第一电压和所述第二电压来执行正常操作，而在所述测试模式期间使用所述第二电压和所述第三电压来执行测试操作。
2.如权利要求1所述的半导体集成电路，其中，所述内部电压发生电路包括泵浦电路，所述泵浦电路响应于测试模式信号而产生电压电平高于所述第二电压的所述第三电压。
3.如权利要求1所述的半导体集成电路，其中，所述内部电压发生电路包括降压变换器型电路，所述降压变换器型电路响应于测试模式信号而产生电压电平低于所述第二电压的所述第三电压。
4.如权利要求3所述的半导体集成电路，其中，所述内部电压发生电路包括：
第一分压器，所述第一分压器被配置成通过以第一分压比将所述第二电压分压而产生参考电压；
第二分压器，所述第二分压器被配置成通过以第二分压比将所述第三电压分压而产生反馈电压；
比较器，所述比较器被配置成响应于所述测试模式信号而比较所述反馈电压与所述参考电压；以及
驱动器，所述驱动器被配置成响应于所述比较器的输出信号而将所述第二电压提供给所述第三电压的端子。
5.一种半导体集成电路，包括：
第一焊盘，所述第一焊盘被配置成接收第一电压；
第二焊盘，所述第二焊盘被配置成接收具有高于所述第一电压的电压电平的第二电压；
内部电压发生电路，所述内部电压发生电路被配置成响应于所述第二电压而产生第三电压，其中，所述第三电压在正常模式期间具有低于所述第一电压的电压电平而在测试模式期间具有与所述第一电压相同的电压电平；以及
内部电路，所述内部电路被配置成在所述正常模式期间使用所述第一电压至所述第三电压来执行正常操作，而在所述测试模式期间使用所述第二电压和所述第三电压来执行测试操作。
6.如权利要求5所述的半导体集成电路，其中，所述第一电压和所述第三电压的端子相互电连接。
7.如权利要求5所述的半导体集成电路，其中，所述内部电压发生电路包括：
第一分压器，所述第一分压器被配置成响应于测试模式信号，通过在所述正常模式期间以第一分压比将所述第二电压分压和在所述测试模式期间以第二分压比将所述第二电压分压来产生参考电压；
第二分压器，所述第二分压器被配置成通过以第三分压比将所述第三电压分压而产生反馈电压；
比较器，所述比较器被配置成比较所述反馈电压与所述参考电压；以及
驱动器，所述驱动器被配置成响应于所述比较器的输出信号而将所述第二电压提供给所述第三电压的端子。
8.如权利要求7所述的半导体集成电路，其中，所述第一分压器包括电阻响应于所述测试模式信号而变化的可变电阻器。
9.如权利要求7所述的半导体集成电路，其中，所述第一分压器包括：
可变电阻器，所述可变电路器被设置在所述第二电压与所述参考电压的端子之间，其中，所述可变电阻器的电阻值被配置成响应于所述测试模式信号而变化；以及
第一电阻器，所述第一电阻器设置在所述参考电压的端子与接地电压的端子之间。
10.如权利要求9所述的半导体集成电路，其中，所述可变电阻器包括：
第二电阻器和第三电阻器，所述第二电阻器和第三电阻器串联耦接在所述第二电压的端子与所述参考电压的端子之间；以及
旁路单元，所述旁路单元被设置成与所述第二电阻器并联，并且被配置成响应于所述测试模式信号而用作所述第二电阻器的旁路。
11.如权利要求10所述的半导体集成电路，其中，所述旁路单元包括晶体管，所述晶体管包括用于接收所述测试模式信号的栅极、以及分别与所述第二电压的端子和所述第二电阻器与所述第三电阻器之间的节点耦接的源极和漏极。
12.一种半导体集成电路，包括：
第一焊盘，所述第一焊盘被配置成在所述半导体集成电路的正常模式中接收第一电压；
第二焊盘，所述第二焊盘被配置成在所述半导体集成电路的所述正常模式和测试模式中接收第二电压；以及
内部电压发生电路，所述内部电压发生电路被配置成响应于所述第二电压而产生第三电压，其中，所述第三电压在所述正常模式期间具有低于所述第一电压的电压电平而在所述测试模式期间具有与所述第一电压相同的电压电平。
13.如权利要求12所述的半导体集成电路，其中，所述内部电压发生电路被配置成提供所述第三电压以补偿在所述正常模式期间所述第一电压的下降。
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