KR20020007785A

KR20020007785A - 반도체 메모리 장치의 데이터 입력장치

Info

Publication number: KR20020007785A
Application number: KR1020000041238A
Authority: KR
Inventors: 이인열; 안기식
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-07-19
Filing date: 2000-07-19
Publication date: 2002-01-29

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 데이터 입력 버퍼에 들어오는 고전압이 입력 버퍼에 영향을 주지 않도록 하여 신뢰성을 확보하는 데이터 입력장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치의 데이터 입력장치는: 외부의 고전압이 인가되는 패드; 상기 고전압을 일정 레벨로 강하하는 전압강하회로; 및 상기 전압강하회로에 연결되어 상기 전압강하회로로부터 강하된 전압을 인가받아 버퍼로 동작하는 입력버퍼;를 구비함을 특징으로 한다.

Description

반도체 메모리 장치의 데이터 입력장치{DATA INPUT APPARATUS OF SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 데이터 입력 버퍼에 들어오는 고전압이 입력 버퍼에 영향을 주지 않도록 하여 신뢰성을 확보하는 데이터 입력장치에 관한 것이다.

최근, 반도체 메모리가 대용량화 및 고집적화가 됨에 따라 트랜지스터의 게이트 산화막(gate oxide: Gox) 두께가 점점 얇아지고, 내부 전원전압(power supply voltage)도 그에 맞게 점점 낮아지고 있는 추세이다. 그러나, 시스템의 전원전압은 아직 고전압으로 정체된 상태에 머물러 있다. 그래서, 반도체 메모리의 입력 버퍼단에 입력되는 시스템 레벨의 고전압이 입력 버퍼의 얇은 산화막의 트랜지스터에 영향을 끼쳐 게이트 브레이크다운(gate breakdown) 등 신뢰성 문제가 발생한다.

이를 비교예1 및 비교예2를 참조하여 설명한다.

일반적으로, 데이터 입력장치의 입력버퍼는 시스템으로부터의 외부신호와 메모리 내부신호의 인터페이스 부분으로 TTL-to-CMOS 입력버퍼를 많이 사용한다.

도 1은 비교예1에 따른 인버터 타입의 입력버퍼 회로구성도이며, 도 2는 비교예2에 따른 노어 게이트 타입의 입력버퍼 회로구성도이다. 상기 도 1 및 도 2에 따른 비교예들은 SRAM(Async. SRAM)에서 많이 사용되는 입력버퍼 타입이다.

상기 도 1의 비교예1에 따른 인버터 타입의 입력버퍼는 얇은 산화막(thin oxide)의 NMOS 트랜지스터 T2와 PMOS T1, 그리고 안정적인 내부전원전압을 위해 저전압 내부변환회로(low IVC: internal voltage converter)를 채용한 전원전압(V_Supply voltage)으로 구성되어 있다. 패드(Pad)(100)로부터 로우에서 하이로 천이되는 신호(low-to-high signal)가 노드 'a'를 통해 입력되는 경우 상기 NMOS T2는 턴-온 되어 출력(OUT)이 로우로 하강하고, 상기 패드(100)로부터의 신호가 하이에서 로우로 천이되는 신호(high-to-low signal)일 경우 상기 PMOS T1이턴-온 되어 출력(OUT)이 전원전압(V_Supply) 레벨로 풀-업(pull-up)되어 하이로 상승한다.

이상과 같은 인버터 타입의 입력버퍼인 상기 비교예1의 경우, MOS 하나만 통과하면 바로 턴-온 또는 오프 되므로 급속 천이(fast transition)가 가능하나, 대신 TTL 입력(0.8~2.0V)일 경우 상기 전원전압(V_Supply)에서 그라운드까지 DC 패스(path)가 생겨 전류가 많이 흐르는 단점이 있다.

상기 도 2의 비교예2에 따른 노어 게이트(NOR Gate) 타입의 입력버퍼는 Csb를 채용하여 NMOS, PMOS(T4 및 T6)가 상기 비교예1보다 한 개씩 더 구비한 구조의 입력버퍼이다. 상기 비교예2는 상기 Csb 신호가 로우일때만 상기 비교예1과 같이 동작하도록 구성된 입력버퍼이다. 그래서, 스탠바이 전류(standby current)는 흐르지 않으나, 상기 Csb 제어 때문에 천이가 느린 단점이 있다.

한편, 상기한 비교예1 및 비교예2 모두 두꺼운(thick) 산화막 MOS로 구성되어 있으면 상술한 동작이 이루어지나 얇은 산화막 MOS로 되어 있으므로 상기 패드에서 고전압이 인가될 경우 NMOS T2 및 NMOS T6의 게이트 산화막에 강한 전계가 걸려 신뢰성(gate breakdown)에 심각한 문제가 발생하게 되어 이를 입력버퍼로 활용할 수 없다.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 데이터 입력 버퍼에 들어오는 고전압이 입력 버퍼에 영향을 주지 않도록 하여 신뢰성을 확보하는데이터 입력장치를 제공함에 있다.

본 발명의 다른 목적은 얇은 산화막의 MOS에 고전압이 영향을 끼치는 문제를 해결하기 위하여 전압강하회로를 이용하여 얇은 산화막의 입력레벨을 하강시켜 신뢰성을 확보하는 데이터 입력장치를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에 따른 반도체 메모리 장치의 데이터 입력장치는: 외부의 고전압이 인가되는 패드; 상기 고전압을 일정 레벨로 강하하는 전압강하회로; 및 상기 전압강하회로에 연결되어 상기 전압강하회로로부터 강하된 전압을 인가받아 버퍼로 동작하는 입력버퍼;를 구비함을 특징으로 한다.

도 1은 비교예1에 따른 인버터 타입의 입력버퍼 회로구성도

도 2는 비교예2에 따른 노어 게이트 타입의 입력버퍼 회로구성도

도 3은 본 발명의 제1실시예에 따른 데이터 입력장치의 블록구성도

도 4는 본 발명의 제1실시예에 따른 데이터 입력장치의 구체회로의 일 예

도 5는 본 발명의 제1실시예에 따른 데이터 입력장치의 구체회로의 다른 예

도 6은 본 발명의 제2실시예에 따른 데이터 입력장치의 블록구성도

도 7은 본 발명의 제2실시예에 따른 데이터 입력장치의 구체회로의 일 예

도 8은 본 발명의 제2실시예에 따른 데이터 입력장치의 구체회로의 다른 예

본 발명에 따른 데이터 입력장치는 입력버퍼의 전단 또는 후단에 전압강하회로를 구성하여 얇은 산화막의 입력레벨을 하강시켜 NMOS에 고전압이 영향을 끼치는 문제를 해결하고자 한 것이다. 도 3 내지 도 5는 입력버퍼(120)의 전단에 전압강하회로(110)를 구성한 데이터 입력장치의 제1실시예이고, 도 6 내지 도 8은 입력버퍼(130)의 후단에 전압강하회로(140)를 구성한 데이터 입력장치의 제2실시예이다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 회로 구성과 같은많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

먼저, 본 발명에 따른 제1실시예를 상기 도 3 내지 도 5로써 설명한다. 상기 도 3은 본 발명의 제1실시예에 따른 데이터 입력장치의 블록구성도로서, 패드(100)와 입력버퍼(인버터 타입 및 노어 게이트 타입)(120) 사이에 구성된 전압강하회로(110)를 도시한 것이다. 본 발명의 제1실시예에 따라 전압강하회로(110)를 입력버퍼(120) 전단에 구성하면, 상기 패드(100)를 통해 인가되는 고전압이 일단 상기 전압강하회로(110)를 통과하면 전압이 강하되고, 이 강하된 전압이 상기 입력버퍼(120)의 입력으로 인가되므로 얇은 산화막 MOS에 작은 전계가 걸리므로 게이트 브레이크다운 등의 신뢰성 문제가 발생하지 않는다. 본 발명의 제1실시예에 따른 전압강하회로는 NMOS로 구성되어 있고, NMOS의 게이트 전압(RVRD)에 전원전압(V_Supply)보다 소정레벨(얇은 MOS 전압) 정도 큰 전압을 인가한다.

이를 도 4 및 도 5를 통해 구체적으로 설명한다. 상기 도 4는 본 발명의 제1실시예에 따른 인버터 타입 데이터 입력장치의 구체회로의 일 예로서, NMOS T8로 구성된 전압강하회로(110)는 상기 T8의 게이트단 18은 전압 RVRD 단에 연결되고, 드레인단 19는 상기 패드(100)에 연결되고, 소스단 20은 상기 입력버퍼(120)의 입력단 20인 노드 'd'에 연결된다. 상기 입력버퍼(120)는 PMOS T9와 NMOS T10으로 구성되는데, 그 구성은 상기 T9와 T10의 게이트단 22 및 22'가 노드 'd'로 공통으로 연결되어 있으며, 전원전압이 상기 T9의 소스단 21에 연결되고, 상기 T9의 드레인 23은 상기 T10의 드레인단 24에 연결되고, 상기 T10의 소스단 25는 그라운드에 연결된다. 상기 T9와 T10의 드레인 23 및 24 연결단자에 출력(Out)이 형성된다.

따라서, 상기 패드(100)로부터 고전압이 인가되면 상기 고전압 레벨은 상기 전압강하회로(110)의 NMOS T8을 통과하면서 상기 RVDL 전압에 의해 상기 입력버퍼(120)의 전원전압 레벨 정도로 다운된다. 그래서, 이 강하된 전압 레벨을 입력받는 상기 입력버퍼(120)는 신뢰성 문제없이 정상적인 버퍼로서 동작하게 된다.

상기 도 5는 본 발명의 제1실시예에 따른 노어 게이트(NOR Gate) 타입 데이터 입력장치의 구체회로의 일 예로서, 상기 입력버퍼(120) 전단에 구성되는 상기 인버터 타입의 데이터 입력장치(110)는 앞서 설명한 인버터 타입의 데이터 입력장치에서 예를 든 전압강하회로(110)의 구성과 같다. 즉, 상기 NMOS T15로 구성된 전압강하회로(110)는 상기 T15의 게이트단 38이 전압 RVRD 단에 연결되고, 상기 T15의 드레인단 39는 상기 패드(100)에 연결되고, 상기 T15의 소스단 37은 상기 입력버퍼(120)의 입력단인 노드 'e'에 연결된다. 상기 입력버퍼(120)는 PMOS T11, T12와 NMOS T13, T14로 구성되는데, 그 구성은 상기 T11과 T13의 게이트 27 및 32가 Csb 신호에 공통 연결되어 있으며, 상기 T11의 소스단 26은 전원전압에, 상기 T11의 드레인단 28은 상기 T12의 소스단 28에 연결되고, 상기 T12의 드레인단 30은 상기 T13의 드레인단 31에 연결되고, 상기 T13의 소스단 33은 그라운드에 연결된다.또한, 상기 T12의 게이트단 29가 상기 전압강하회로(110)의 출력에 연결된다. 상기 T12와 T13의 드레인 30 및 32 연결라인으로부터 입력버퍼의 출력(Out) 라인이 연결된다. 그리고, 상기 출력라인의 일 단에 또 다른 NMOS T14의 드레인 34가 연결되고, 상기 T14의 소스단 36는 그라운드에 연결되고, 상기 T14의 게이트단 35는 상기 전압강하회로(110)와 상기 T12의 게이트 29 연결단자에 연결된다.

따라서, 상기 패드(100)로부터 고전압이 인가되면 상기 고전압 레벨은 상기 전압강하회로(110)의 NMOS T15를 통과하면서 상기 RVDL 전압에 의해 상기 입력버퍼(120)의 전원전압 레벨 정도로 다운된다. 그래서, 이 강하된 전압 레벨을 입력받는 상기 입력버퍼(120) 역시 상기 도 4의 경우와 같이 신뢰성 문제없이 정상적인 버퍼로서 동작하게 된다.

다음으로, 본 발명에 따른 제2실시예를 상기 도 6 내지 도 8로써 설명한다. 상기 도 6은 본 발명의 제2실시예에 따른 데이터 입력장치의 블록구성도로서, 전압강하회로(140)가 입력버퍼(130) 후단에 구성된 것을 도시한 것이다. 도 7 및 도 8의 입력버퍼 회로구성은 상기 도 4 및 도 5의 입력버퍼 회로구성과 거의 유사하므로 여기서는 상기 도 4 및 도 5의 회로 연결구성에 대한 설명은 생략한다. 다만, 입력버퍼의 입력부와 출력부의 연결이 상기 본 발명의 제1실시예와 반대인 경우, 즉 패드(100)와 전압강하회로(140)의 연결관계가 바뀐 구성을 도시한 것이다. 또한, 본 발명의 제2실시예에 따른 데이터 입력장치는 입력버퍼(130)의 얇은 산화막 때문에 발생하는 문제를 해결하기 위하여 이중 산화막(Dual Oxide: Thin oxide, Thick oxide)을 트랜지스터들에 도입하였다. 즉, 두꺼운 산화막과 얇은 산화막을입력버퍼의 트랜지스터들에 적용하여 두꺼운 산화막 MOS(T16, T17, T19, T20, T21, T22)를 도입함으로써 입력버퍼에서의 신뢰성 문제를 해결한다. 그러나, 역시 얇은 산화막 MOS로 구성되어 있으므로 전압강하회로(140)를 이용하여 전압 레벨을 다운후 얇은 산화막 MOS의 입력으로 인가되도록 구성한 것이다. 상기 도 7에 따른 인버터 타입 데이터 입력장치의 구성은 얇은 산화막 MOS(T18 또는 T23)와 두꺼운 산화막 MOS(T16, T17 또는 T19 내지 T23)가 이중으로 되어 있고, 하이 내부변환회로(High IVC)용인 V_Supply_T로 구성된다. 따라서, 입력 버퍼를 통과한 INVA 또는 NORA 신호가 하이일 경우 하이 IVC인 상기 V_Supply_T인 레벨이므로 전압강하회로인 NMOS T18을 거쳐서 다음단 레벨인 로우 IVC에 맞게 다운 시킨후 출력으로 전달됨으로써 신뢰성이 확보된다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 데이터 입력 버퍼에 들어오는 고전압이 입력 버퍼에 영향을 주지 않도록 전압강하회로를 데이터 입력장치에 구성함으로써 데이터 입력장치의 신뢰성을 확보할 수 있는 이점이 있다.

Claims

외부의 고전압이 인가되는 패드;

상기 고전압을 일정 레벨로 강하하는 전압강하회로; 및

상기 전압강하회로에 연결되어 상기 전압강하회로로부터 강하된 전압을 인가받아 버퍼로 동작하는 입력버퍼;를 구비함을 특징으로 하는 반도체 메모리 장치의 데이터 입력장치.
제 1항에 있어서,

상기 전압강하회로는 상기 입력버퍼 전단에 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력장치.
제 1항에 있어서,

상기 전압강하회로는 상기 입력버퍼 후단에 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력장치.