KR100631909B1 - 버퍼회로 - Google Patents

Abstract

본 발명은 집적회로(IC: Integrated Circuit)를 위한 버퍼회로(Buffer Circuit)에 관한 것으로, 특히 높은 외부전원전압과 낮은 내부전원전압 사이에서 동작하는 버퍼회로에 관한 것이다. 본 발명에 따른 제1구동전압을 보다 낮은 제2구동전압 레벨로 변환하기 위한 버퍼회로는, 제1내부전원전압에 응답하여 상기 제1구동전압을 패스하기 위한 패스부와; 상기 패스부로부터 패싱된 출력전압을 상기 제1내부전원전압보다 낮은 레벨의 제2내부전원전압으로 버퍼링 하기 위한 버퍼부로 구성됨을 특징으로 한다.

버퍼회로, 패스, 트랜지스터, 전원전압

Description

버퍼회로{BUFFER CIRCUIT}

도 1은 첫 번째 종래 기술에 따른 집적회로 소자를 위한 전원 레벨 변환 버퍼회로의 구성도

도 2는 두 번째 종래 기술에 따른 집적회로 소자를 위한 전원 레벨 변환 버퍼회로의 구성도

도 3은 세 번째 종래 기술에 따른 집적회로 소자를 위한 전원 레벨 변환 버퍼회로의 구성도

도 4는 본 발명의 바람직한 실시예에 따른 입력단 버퍼회로의 구성도

도 5는 본 발명의 바람직한 실시예에 따른 입력단 버퍼회로의 구체 회로구성도

* 도면의 주요 부분에 대한 부호의 설명 *

100: 패스부 200: 버퍼부

PT1: 패스 트랜지스터 INT1: 인버퍼 회로

P1: PMOS N1: NMOS

Vdd: 외부전원전압 Vddr1: 제1내부전원전압

Vddr2: 제2내부전원전압

본 발명은 집적회로(IC: Integrated Circuit)를 위한 버퍼회로(Buffer Circuit)에 관한 것으로, 특히 높은 외부전원전압과 낮은 내부전원전압 사이에서 동작하는 버퍼회로에 관한 것이다.

반도체 회로의 고집적화 및 저전력화를 위해 트랜지스터의 크기는 소형화되고, 특히 MOS(Metal-Oxide-Semiconductor) 구조의 트랜지스터를 사용하는 회로의 경우 저전압화를 위해 절연층의 두께가 계속 감소하고 있는 추세이다. 하지만 반도체 회로를 부품으로 사용하는 시스템 수준(System Level)에서의 공급전원전압은 그 변화추이를 좇아가지 못하는 실정이다. 이에 따라 외부전원전압을 이용하여 상기 외부전원전압을 내부전원전압으로 낮춘 후 적절한 회로를 구성하여 신뢰성 있는 회로동작을 구현할 필요가 발생하였다. 이를 충족시키기 위해 제안된 종래의 버퍼회로가 미국에서 기특허 출원된 USP5,378,945호(명칭: VOLTAGE LEVEL CONVERTING BUFFER CIRCUIT, 이하 '945 라 칭함.)에 기재되어 있는데, 상기 '945에서 언급하고 있는 버퍼회로는 모두 3가지 타입의 버퍼회로로서 도 1 내지 도 3에 도시되어 있다. 상기 '945에서는 상기 도 1 및 도 2의 버퍼회로에 나타나는 문제를 해결하기 위하여 상기 도 3의 버퍼회로를 개시하고 있다. 상기 '945에 기재되어 있는 종래 전원전압 레벨 변환 버퍼회로를 상기 1 내지 도 3을 통해 간단히 설명한다.

상기 도 1은 첫 번째 종래 기술에 따른 집적회로 소자를 위한 전원 레벨 변 환 버퍼회로의 구성도로서, 외부전원전압(Vdd)보다 낮은 내부전원전압(Vddr)을 생성하고 그 전압을 내부구동전압으로 이용하는 패스 트랜지스터 PT1(16)과 인버터회로 INT1(20)로 구성된다. 그 동작은 상기 패스 트랜지스터 PT1(16)을 통과한 입력 하이 레벨(Vdd)은 상기 인버터회로 INT1(20)의 입력단으로 연결되며, 그 전압의 크기는 내부전원전압(Vddr)과 상기 패스 트랜지스터 PT1의 문턱전압(Vt)의 차(Vddr-Vt) 만큼 생성된다. 상기 도 1에 따른 전원전압 레벨 변환 버퍼회로는 상기 내부전원전압(Vddr)과 상기 패스 트랜지스터 PT1의 문턱전압(Vt)의 차(Vddr-Vt) 만큼 생성된 전압이 상기 인버터회로 INT1(20) 게이트(gate)의 절연파괴전압(dielectric breakdown voltage) 보다 낮게 되어 신뢰성 있는 회로를 얻고자 함이 목적이다. 그러나, 상기 도 1에 도시된 종래 전원전압 레벨 변환 버퍼회로의 단점은 상기 인버터회로 INT1(20)의 입력전압이 로직 '하이'일 때 "Vddr-Vt"로 인버터 회로로 사용하는 NMOS(N1)의 완전한 도통(fully turn-on)을 어렵게 하고, PMOS(P1)의 완전한 꺼짐(completely turn-off)을 이루지 못하게 하여 정상상태전류(stand-by current)를 흐르게 하며, 로직 문턱 마진(logic threshold margin)을 나쁘게 한다.

상기 도 1의 단점을 보완하는 버퍼회로가 도 2 및 도 3이다. 상기 도 2는 두 번째 종래 기술에 따른 집적회로 소자를 위한 전원 레벨 변환 버퍼회로의 구성도이고, 상기 도 3은 세 번째 종래 기술에 따른 집적회로 소자를 위한 전원 레벨 변환 버퍼회로의 구성도로서, 추가된 PMOS(P2), NMOS(N2)를 사용하여 인버터회로 INT1(20) 입력단의 로직 레벨을 Vddr까지 상승시킴으로써 상기 도 1의 단점을 보완하였다. 그러나, 상기 도 2 및 도 3에 도시된 종래 버퍼회로의 단점은 외부전원전압과 내부전원전압의 차이가 절연막의 절연파괴전압보다 작아야만 가능한 제한이 따른다는 것이다.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 외부전원전압과 내부전원전압의 차이가 큰 경우에도 신뢰성 있는 버퍼회로를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 제1구동전압을 보다 낮은 제2구동전압 레벨로 변환하기 위한 버퍼회로에 있어서, 제1내부전원전압에 응답하여 상기 제1구동전압을 패스하기 위한 패스부와; 상기 패스부로부터 패싱된 출력전압을 상기 제1내부전원전압보다 낮은 레벨의 제2내부전원전압으로 버퍼링 하기 위한 버퍼부로 구성됨을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 4는 본 발명의 바람직한 실시예에 따른 버퍼회로의 구성도이다. 본 발명의 회로구성은 크게 패스부(100)와 버퍼부(200)의 두 부분으로 구성된다.

상기 패스부(100)는 제1내부전원전압에 응답하여 제1구동전압(Vddr1-Vt)을 패스(pass)한다. 또한 상기 패스부(100)는 내부에 패스 트랜지스터 PT1로 구성되며, 상기 패스 트랜지스터 PT1의 게이트는 외부전원전압 Vdd보다 낮은 제1내부전원전압 Vddr1에 연결되어 상기 제1내부전원전압 Vddr1을 공급받으며, 상기 패스 트랜지스터 PT1의 드레인은 상기 외부전원전압 Vdd에 연결되며, 상기 패스 트랜지스터 PT1의 소오스는 상기 버퍼부(200)의 입력단에 연결된다.

상기 제2버퍼부(200)는 제2내부전원전압 Vddr2에 연결되어 상기 제2내부전원전압 Vddr2를 공급받는다. 여기서, 상기 제2내부전원전압 Vddr2의 크기는 상기 제1내부전원전압 Vddr1보다 낮으며, 상기 제1내부전원전압 Vddr1과 상기 패스 트랜지스터 문턱전압 Vt의 차이보다 적거나 같도록 설정한다. 이렇게 구성된 상기 버퍼부(200)는 상기 패스부(100)로부터 패싱된 출력전압을 상기 제1내부전원전압보다 낮은 레벨의 제2내부전원전압으로 버퍼링 한다.

여기서, 상기 외부전원전압 및 제1내부전원전압, 제2내부전원전압의 관계를 나타내면 하기의 수학식 1과 수학식 2와 같다.

Vdd 〉 Vddr1 〉Vddr2

Vddr2 ≤ (Vddr1-Vt)

상술한 도 4에 따른 입력단 버퍼회로의 동작을 간단히 설명하면;

외부전원전압 Vdd은 상기 패스부(100)를 통과한 후, 상기 버퍼부(200)의 입력으로 연결된다. 이때, 상기 외부전원전압 Vdd가 '하이(high)' 레벨일 경우 상기 패스부(100)의 패스 트랜지스터 드레인 전압 Vd는 Vddr1-Vt가 되어 패싱된다.

또한, 상기한 바와 같이 상기 제2내부전원전압 Vddr2를 상기 수학식 1 및 2와 같이 설정하면, 상기 버퍼부(200)의 입력전압이 제1구동전원인 'Vddr1-Vt(≥Vddr2)'로서 '하이' 레벨이 될 경우 상기 도 1의 버퍼회로에서 기생되는 로직 문턱 마진 문제를 해결 가능하며, 더불어 정상상태 전류(stand-by current)를 극소화시킬 수 있게 된다.

상기 버퍼부(200)의 상세 구성을 도 5를 통하여 설명한다.

도 5는 본 발명의 바람직한 실시예에 따른 버퍼회로의 구체 회로구성도로서, 상기 패스부(100)의 구성은 상기 도 4의 구성에 따른다. 상기 버퍼부(200)는 PMOS(이하, "P1"이라 칭함)와 NMOS(이하, "P2"라 칭함)로 구성된 인버퍼 회로(INT1)로 구성된다. 상기 P1의 게이트와 상기 N1의 게이트는 공통으로 연결되어 상기 버퍼부(200)의 입력단이 된다. 상술한 바와 같이 상기 버퍼부(200)의 입력단은 상기 패스부(100)의 출력부인 상기 패스 트랜지스터 PT1의 소오스와 연결된다. 한편, 상기 P1의 드레인은 상기 제2내부전원전압 Vddr2에 연결되며, 상기 P1의 소오스는 상기 N1의 소오스와 연결되어 상기 버퍼부(200)의 출력단이 된다. 그리고, 상기 N1의 드레인은 접지와 연결된다.

이렇게 본 발명에 따른 버퍼회로는 상기 패스부(100)가 상기 제1내부전원전압에 응답하여 패싱한 제1구동전압을 상기 버퍼부(200)에서 상기 제1내부전원전압보다 낮은 레벨의 제2내부전원전압으로 버퍼링을 수행한다.

한편, 본 발명에 따른 상기 패스부(100) 및 상기 버퍼부(200)에 따른 각 트랜지스터단의 규격 및 구체동작은 본 발명의 요지를 흐릴 수 있으므로 여기서는 상세한 설명을 생략하기로 하며, 이것은 상술한 참증 USP 5,378,945호를 따름에 유의하여야 할 것이다.

또한, 본 발명에 따른 버퍼부(200)의 다른 실시예로는 PMOS들과 NMOS들로 구성된 버퍼부를 설계하여, 또 다른 제어신호를 받는 NOR 타입이나 NAND 타입의 버퍼단으로도 구성 가능하다. 이와 같이 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 패스부의 내부전원전압과 버퍼부의 내부전원전압을 분리하여 전원전압 레벨을 변환하는 버퍼회로를 구현함으로써, 외부전원전압과 내부전원전압의 차이가 큰 경우에도 신뢰성 있는 버퍼회로를 제공할 수 있는 효과가 있다.

Claims (3)

1. 제1구동전압을 보다 낮은 제2구동전압 레벨로 변환하기 위한 버퍼회로에 있어서:

   외부전원전압보다 낮은 레벨의 제1내부전원전압에 응답하여 상기 제1구동전압을 패스하기 위한 패스부와;

   상기 패스부로부터 패싱된 출력전압을 상기 제1내부전원전압과는 분리되어지고 상기 제1내부전원전압보다 낮은 레벨인 제2내부전원전압으로 버퍼링하기 위한 버퍼부로 구성됨을 특징으로 하는 버퍼회로.
2. 삭제
3. 제 1항에 있어서, 상기 버퍼부는;

   상기 제2내부전원전압의 크기가 하기의 수학식 3 및 수학식 4와 같이 설정되고, 입력단에 상기 패스부로부터 패싱된 출력 전압이 인가되며, 피모스와 엔모스로 구성된 인버터 회로임을 특징으로 하는 입력단 버퍼회로.

   Vdd 〉 Vddr1 〉Vddr2

   Vddr2 ≤ (Vddr1-Vt)

   여기서, Vdd는 상기 외부전원전압을, Vddr1은 상기 제1내부전원전압을, Vddr2는 상기 제2내부전원전압을, Vt는 상기 패스 트랜지스터의 문턱전압을 나타냄.

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