KR20130012795A - 반도체 집적회로 - Google Patents

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KR20130012795A KR1020110074188A KR20110074188A KR20130012795A KR 20130012795 A KR20130012795 A KR 20130012795A KR 1020110074188 A KR1020110074188 A KR 1020110074188A KR 20110074188 A KR20110074188 A KR 20110074188A KR 20130012795 A KR20130012795 A KR 20130012795A
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Abstract

내부에 필요한 전압을 외부에서 공급받는 반도체 집적회로에 관한 것으로, 노말 모드 시 외부로부터 제1 전압이 인가되고 테스트 모드 시 외부로부터 제1 전압이 미인가되는 제1 패드; 노말 모드 및 테스트 모드 시 외부로부터 제2 전압이 인가되는 제2 패드; 테스트 모드 시 제2 전압을 이용하여 제1 전압에 대응하는 제3 전압을 생성하기 위한 테스트용 내부전압 생성부; 및 노말 모드 시 제1 및 제2 전압을 이용하여 예정된 동작을 수행하고, 테스트 모드 시 제2 및 제3 전압을 이용하여 예정된 동작을 수행하는 내부회로를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이다.
본 명세서에서는 DRAM(Dynamic Random Access Memory)을 예로 들어 설명하기로 한다.
도 1에는 종래기술에 따른 DDR3 DRAM에서 사용되는 외부전원 및 내부전원의 연결 상태를 보인 블록 구성도가 도시되어 있고, 도 2에는 종래기술에 따른 DDR4 DRAM에서 사용되는 외부전원 및 내부전원의 연결 상태를 보인 블록 구성도가 도시되어 있다.
먼저, 도 1을 보면, DDR3 DRAM(10)은 외부로부터 전원전압(VDD)을 인가받기 위한 전원전압용 패드(12)와, 전원전압용 패드(12)를 통해 인가되는 전원전압(VDD)을 승압하여 전원전압(VDD)보다 전압레벨이 높은 승압전압(VPP)을 생성하기 위한 승압전압 생성부(14)와, 전원전압(VDD)과 승압전압(VPP)을 이용하여 예정된 동작을 수행하기 위한 내부회로(16)를 포함한다.
다음, 도 2를 보면, DDR4 DRAM(20)은 외부로부터 전원전압(VDD)을 인가받기 위한 전원전압용 패드(22)와, 외부로부터 전원전압(VDD)보다 전압레벨이 높은 승압전압(VPP)을 인가받기 위한 승압전압용 패드(24)와, 전원전압용 패드(22)와 승압전압용 패드(24)를 통해 인가되는 전원전압(VDD) 및 승압전압(VPP)을 이용하여 예정된 동작을 수행하기 위한 내부회로(22)를 포함한다. 즉, DDR4 DRAM(20)은 DDR3 DRAM(10)에 비하여 승압전압 생성부(14)가 노말 동작 시 필요 없게 된 것이다.
그러나, DDR4 DRAM(20)은 노말 모드 시와 동일하게 테스트 모드 시에도 외부로부터 전원전압(VDD)과 승압전압(VPP)을 모두 인가받아야 한다. 이는 주지한 바와 같이 승압전압(VPP)을 생성하기 위한 승압전압 생성부가 구비되지 않기 때문이다. 그렇기 때문에, DDR4 DRAM(20)은 테스트 모드시 전원전압(VDD)과 승압전압(VPP)을 인가받기 위하여 전원전압용 패드(22)와 승압전압용 패드(24)가 모두 프로브 테스트 장치로부터 채널 할당이 이루어져야 한다. 여기서, 채널 할당이란 프로브 테스트 장치로부터 해당 전원 및 신호를 인가받기 위하여 프로브 테스트 장치와 전기적으로 접속되는 것을 말한다. 이에 따라, DDR4 DRAM(20)은 DDR3 DRAM(10)에 비하여 테스트 모드 시 채널이 할당되는 패드(22, 24)가 증가하므로, 결국 테스트 모드 시 동시에 테스트할 수 있는 DRAM의 개수가 감소하게 된다. 따라서, 테스트 모드 시 제조 비용 및 제조 시간이 증가하는 문제점이 있다.
본 발명은 테스트 모드 시 채널이 할당되는 패드 수를 최소화하기 위한 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 면적이 최소화되면서도 노말 모드 시 전원이 안정화된 반도체 집적회로를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 노말 모드 시에는 외부로부터 제1 전압을 인가받으며, 테스트 모드 시에는 외부로부터 제1 전압이 미인가되는 제1 패드; 노말 모드 및 테스트 모드 시에 제2 전압을 인가받기 위한 제2 패드; 테스트 모드 시 제2 전압을 이용하여 제1 전압에 대응하는 제3 전압을 생성하기 위한 테스트용 내부전압 생성부; 및 노말 모드 시에는 제1 및 제2 전압을 이용하여 예정된 동작을 수행하고, 테스트 모드 시에는 제1 및 제3 전압을 이용하여 예정된 동작을 수행하는 내부회로를 포함한다. 여기서, 제1 전압은 전원전압(VDD)을 말하고, 제2 전압은 전원전압(VDD)보다 전압레벨이 큰 승압전압(VPP)을 말한다.
본 발명의 다른 측면에 따르면, 본 발명은 노말 모드 시 외부로부터 제1 전압이 인가되고 테스트 모드 시 외부로부터 상기 제1 전압이 미인가되는 제1 패드; 노말 모드 및 테스트 모드 시 외부로부터 제2 전압이 인가되는 제2 패드; 제2 전압을 이용하여, 노말 모드 시 제1 전압보다 낮은 전압레벨의 제3 전압을 생성하고 테스트 모드 시 제1 전압보다 높고 제2 전압보다 낮은 제3 전압을 생성하기 위한 내부전압 생성부; 및 노말 모드 시 제1 내지 제3 전압을 이용하여 예정된 동작을 수행하고, 테스트 모드 시 제2 및 제3 전압을 이용하여 예정된 동작을 수행하는 내부회로를 포함한다. 여기서, 제1 전압은 전원전압(VDD)을 말하고, 제2 전압은 전원전압(VDD)보다 전압레벨이 큰 승압전압(VPP)을 말한다.
노말 모드 시에는 제1 및 제2 전압을 모두 외부에서 인가받아 내부회로가 직접 사용하고, 테스트 모드 시에는 제2 전압만을 인가받고 제2 전압을 이용하여 제1 전압을 내부적으로 생성함으로써 제1 및 제2 전압을 내부회로가 사용하게 된다. 다시 말해, 테스트 모드 시에는 노말 모드 시보다 외부로부터 인가되는 전압의 개수를 줄일 수 있다. 따라서, 채널이 할당되는 패드 수의 감소로 인하여 동시에 테스트할 수 있는 반도체 집적회로의 개수가 증가하므로, 제조 비용 및 제조 시간을 줄일 수 있는 효과가 있다.
그리고, 테스트 모드 시 내부적으로 전압을 생성하기 위하여 다운 컨버터(Down Converter) 타입의 회로를 채택함으로써 면적을 최소화할 수 있는 효과가 있다.
또한, 노말 모드 시 제1 전압의 전압레벨이 비정상적으로 저하되는 경우 제2 전압으로 보충하여 제1 전압의 안정화에 기여할 수 있는 효과도 있다.
도 1은 종래기술에 따른 DDR3 DRAM의 블록 구성도이다.
도 2는 종래기술에 따른 DDR4 DRAM의 블록 구성도이다.
도 3은 본 발명의 제1 실시예에 따른 DDR4 DRAM의 블록 구성도이다.
도 4는 본 발명의 제2 실시예에 따른 DDR4 DRAM의 블록 구성도이다.
도 5는 도 4에 도시된 테스트용 전원전압 생성부의 내부 구성도이다.
도 6은 본 발명의 제3 실시예에 따른 DDR4 DRAM의 블록 구성도이다.
도 7은 도 6에 도시된 전원전압 생성부의 내부 구성도이다.
도 8은 도 7에 도시된 제1 가변 저항부의 내부 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 DRAM(Dynamic Random Access Memory)을 예로 들어 설명한다.
먼저, 도 3에는 본 발명의 제1 실시예에 따른 DRAM의 블록 구성도가 도시되어 있다.
도 3을 참조하면, DRAM(100)은 노말 모드 시 외부로부터 승압전압(VPP)이 인가되고 테스트 모드 시 외부로부터 승압전압(VPP)이 인가되지 않는 승압전압용 패드(110)와, 노말 모드 및 테스트 모드 시 외부로부터 전원전압(VDD)이 인가되는 전원전압용 패드(120)와, 테스트 모드 신호(TM)에 따라 전원전압(VDD)을 승압하여, 노말 모드 시 승압전압용 패드(110)를 통해 외부로부터 인가되는 승압전압(VPP)과 동일한 전압레벨을 가지는 전압(VPP)을 생성하기 위한 테스트용 승압전압 생성부(130)와, 노말 모드 시 각각의 패드(110, 120)를 통해 인가된 승압전압(VPP)과 전원전압(VDD)을 이용하여 예정된 동작을 수행하고 테스트 모드 시 전원전압용 패드(120)를 통해 인가된 전원전압(VDD)과 테스트용 승압전압 생성부(130)를 통해 생성된 승압전압(VPP)을 이용하여 예정된 동작을 수행하는 내부회로(140)를 포함한다. 여기서, 승압전압(VPP)은 전원전압(VDD)보다 높은 전압레벨을 가진다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 DRAM(100)의 동작을 설명한다.
노말 모드 시에는 외부로부터 승압전압(VPP)과 전원전압(VDD)이 모두 공급되므로, 내부회로(140)는 각각의 패드(110, 120)를 통해 인가되는 승압전압(VPP) 및 전원전압(VDD)을 직접 인가받아 예정된 동작을 수행한다. 이때, 테스트 모드 신호(TM)는 비활성화된 상태이므로, 테스트용 승압전압 생성부(130)는 디스에이블 상태가 된다.
이와는 달리, 테스트 모드 시에는 외부로부터 전원전압(VDD)만이 전원전압용 패드(120)로 공급된다. 아울러, 테스트 모드 신호(TM)가 활성화되므로, 테스트용 승압전압 생성부(130)는 인에이블되어 전원전압(VDD)을 승압하여 승압전압(VPP)을 생성한다. 이에 따라, 내부회로(140)는 전원전압용 패드(110)를 통해 인가되는 전원전압(VDD)과 테스트용 승압전압 생성부(130)를 통해 생성된 승압전압(VPP)을 이용하여 예정된 동작을 수행한다.
이와 같은 본 발명의 제1 실시예에 따르면, 테스트 모드 시 승압전압(VPP)을 인가받기 위한 패드 개수만큼 테스트 채널을 할당하지 않아도 되므로, 동시에 테스트할 수 있는 DRAM의 개수를 증가시킬 수 있는 이점이 있다.
다음, 도 4에는 본 발명의 제2 실시예에 따른 DRAM의 블록 구성도가 도시되어 있고, 도 5에는 도 4에 도시된 전원전압 생성부(230)의 내부 구성도가 도시되어 있다.
본 발명의 제2 실시예는 본 발명의 제1 실시예에 비하여 면적이 최소화된 DRAM이 제공된다. 즉, 본 발명의 제1 실시에 도시된 테스트용 승압전압 생성부(130)는 펌핑회로 등을 포함하는데, 펌핑회로는 일반적으로 면적이 큰 단점이 있다. 반면, 본 발명의 제2 실시예는 펌핑회로 대신에 아래에서 설명하는 다운 컨버터(Down Converter) 타입의 회로를 채택함으로써 본 발명의 제1 실시예에 비하여 면적 측면에서 유리하다.
도 4를 참조하면, DRAM(200)은 노말 모드 시 외부로부터 전원전압(VDD)이 인가되고 테스트 모드 시 외부로부터 전원전압(VDD)이 인가되지 않는 전원전압용 패드(210)와, 노말 모드 및 테스트 모드 시 외부로부터 승압전압(VPP)이 인가되는 승압전압용 패드(220)와, 테스트 모드 신호(TM)에 따라 승압전압(VDD)을 이용하여, 노말 모드 시 전원전압용 패드(210)를 통해 외부로부터 인가되는 전원전압(VDD)과 동일한 전압레벨을 가지는 전압(VDD)을 생성하기 위한 테스트용 전원전압 생성부(230)와, 노말 모드 시 각각의 패드(210, 220)를 통해 인가된 전원전압(VDD)과 승압전압(VPP)을 이용하여 예정된 동작을 수행하고 테스트 모드 시 승압전압용 패드(220)를 통해 인가된 승압전압(VPP)과 테스트용 전원전압 생성부(230)를 통해 생성된 전원전압(VDD)을 이용하여 예정된 동작을 수행하는 내부회로(240)를 포함한다. 여기서, 승압전압(VPP)은 전원전압(VDD)보다 높은 전압레벨을 가진다.
한편, 테스트용 전원전압 생성부(230)는 다운 컨버터(Down Converter) 타입의 회로를 포함하는데, 이는 도 5에 도시되어 있다. 도 5를 참조하면, 테스트용 전원전압 생성부(230)는 승압전압(VPP)을 제1 분배비로 분배하여 기준전압(VREF_VDD)을 생성하기 위한 제1 분배부(231)와, 전원전압(VDD)을 제2 분배비로 분배하여 피드백전압(VFEED_VDD)을 생성하기 위한 제2 분배부(233)와, 테스트 모드 신호(TM)에 응답하여 기준전압(VREF_VDD)과 피드백전압(VFEED_VDD)을 비교하기 위한 비교부(235)와, 비교부(235)의 출력신호에 응답하여 전원전압(VDD)단을 승압전압(VPP)으로 구동하기 위한 구동부(237)를 포함한다.
여기서, 제1 분배부(231)는 승압전압(VPP)단과 기준전압(VREF_VDD)단 사이에 배치되는 제1 저항부(R0)와, 기준전압(VREF_VDD)단과 접지전압(VSS)단 사이에 배치되는 제1 저항부(R1)를 포함한다.
그리고, 제2 분배부(233)는 전원전압(VDD)단과 피드백전압(VFEED_VDD)단 사이에 배치되는 제3 저항부(R2)와, 피드백전압(VFEED_VDD)단과 접지전압(VSS)단 사이에 배치되는 제4 저항부(R3)를 포함한다.
또한, 비교부(235)는 차동 증폭기(OP Amp.)를 포함하며, 테스트 모드 신호(TM)에 응답하여 테스트 모드 시에만 동작한다.
또한, 구동부(237)는 비교부(235)의 출력신호를 게이트 입력으로 하며 승압전압(VPP)단과 전원전압(VDD)단 사이에 소오스와 드레인이 접속된 PMOS 트랜지스터(P1)를 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예 따른 DRAM(200)의 동작을 설명한다.
노말 모드 시에는 외부로부터 승압전압(VPP)과 전원전압(VDD)이 모두 공급되므로, 내부회로(240)는 각각의 패드(210, 220)를 통해 인가되는 승압전압(VPP) 및 전원전압(VDD)을 직접 인가받아 예정된 동작을 수행한다. 이때, 테스트 모드 신호(TM)는 비활성화된 상태이므로, 테스트용 전원전압 생성부(230)는 디스에이블 상태가 된다. 더욱 자세하게는 비활성화된 테스트 모드 신호(TM)에 따라 비교부(235)가 디스에이블된 상태를 유지하게 된다.
이와는 달리, 테스트 모드 시에는 외부로부터 승압전압(VPP)만이 전원전압용 패드(220)로 공급된다. 아울러, 테스트 모드 신호(TM)가 활성화되므로, 테스트용 승압전압 생성부(230)는 인에이블되어 승압전압(VPP)을 이용하여 전원전압(VDD)을 생성한다. 전원전압(VDD)이 생성되는 과정을 더욱 자세하게 설명하면, 일단 제1 분배부(231)는 승압전압(VPP)과 접지전압(VSS) 사이에 걸린 전압을 제1 분배비로 분배하여 기준전압(VREF_VDD)을 생성하고 있는 상태에서, 비교부(235)는 피드백전압(VFEED_VDD)이 기준전압(VREF_VDD)보다 낮은지를 지속적으로 비교한다. 비교결과, 피드백전압(VFEED_VDD)이 기준전압(VREF_VDD)보다 낮으므로, 비교부(235)는 논리 로우 레벨의 비교신호를 출력한다. 그러면, 구동부(237)는 승압전압(VPP)을 이용하여 전원전압(VDD)단을 구동한다. 상기와 같은 일련의 동작을 지속적으로 반복하며, 이후 비교부(235)의 비교결과 피드백전압(VFEED_VDD)이 기준전압(VREF_VDD)과 같아지면, 비교부(235)는 논리 하이 레벨의 비교신호를 출력한다. 이에 따라, 구동부(237)는 동작을 중지하며, 그로 인하여 전원전압(VDD)단은 타겟레벨(=VDD)을 유지하게 된다.
계속해서, 내부회로(240)는 승압전압용 패드(220)를 통해 인가되는 승압전압(VPP)과 테스트용 전원전압 생성부(230)를 통해 생성된 전원전압(VDD)을 이용하여 예정된 동작을 수행한다.
이와 같은 본 발명의 제2 실시예에 따르면, 테스트 모드 시 전원전압(VDD)을 인가받기 위한 패드 개수만큼 테스트 채널을 할당하지 않아도 되므로, 동시에 테스트할 수 있는 DRAM의 개수를 증가시킬 수 있는 이점이 있고, 아울러 본 발명의 제1 실시예에 비하여 면적이 최소화되는 이점도 있다.
다음, 도 6에는 본 발명의 제3 실시예에 따른 DRAM(300)이 블록 구성도로 도시되어 있고, 도 7에는 도 6에 도시된 전원전압 생성부(330)의 내부 구성도가 도시되어 있으며, 도 8에는 도 7에 도시된 제1 가변 저항부(331)의 내부 구성도가 도시되어 있다.
본 발명의 제3 실시예는 본 발명의 제2 실시예에 비하여 전원전압 생성부가 노말 모드 시에도 동작하되 테스트 모드 시와는 다른 기능으로 활용되는 예를 보여준다.
도 6을 참조하면, 노말 모드 시 외부로부터 전원전압(VDD)이 인가되고 테스트 모드 시 외부로부터 전원전압(VDD)이 미인가되는 전원전압용 패드(310)와, 노말 모드 및 테스트 모드 시 외부로부터 승압전압(VPP)이 인가되는 승압전압용 패드(320)와, 승압전압(VPP)을 이용하여, 노말 모드 시 전원전압(VDD)보다 낮은 전압레벨의 내부전압(VDD')을 생성하고 테스트 모드 시 전원전압(VDD)에 대응하는 전압레벨의 내부전압(VDD')을 생성하기 위한 내부전압 생성부(330)와, 노말 모드 시 전원전압(VDD), 승압전압(VPP), 내부전압(VDD')을 이용하여 예정된 동작을 수행하고 테스트 모드 시 승압전압(VPP)과 내부전압(VDD')을 이용하여 예정된 동작을 수행하는 내부회로(340)를 포함한다. 여기서, 내부전압(VDD')단과 전원전압(VDD)단은 전기적으로 접속된다.
한편, 내부전압 생성부(330)는 다운 컨버터(Down Converter) 타입의 회로를 포함하며, 이는 도 7에 도시되어 있다. 도 7을 참조하면, 내부전압 생성부(330)는 테스트 모드 신호(TM)에 응답하여, 노말 모드 시 승압전압(VPP)을 제1 분배비로 분배하여 기준전압(VREF_VDD)을 생성하고 테스트 모드 시 승압전압(VPP)을 제2 분배비로 분배하여 기준전압(VREF_VDD)을 생성하기 위한 제1 분배부(331)와, 내부전압(VDD')을 제3 분배비로 분배하여 피드백전압(VFEED_VDD)을 생성하기 위한 제2 분배부(333)와, 기준전압(VREF_VDD)과 피드백전압(VFEED_VDD)을 비교하기 위한 비교부(335)와, 비교부(335)의 출력신호에 응답하여 내부전압(VDD')단을 승압전압(VPP)으로 구동하기 위한 구동부(337)를 포함한다.
여기서, 제1 분배부(331)는 승압전압(VPP)단과 기준전압(VREF_VDD)단 사이에 배치되며 테스트 모드 신호(TM)에 응답하여 저항값이 가변되는 제1 가변 저항부(331A)와, 기준전압(VREF_VDD)단과 접지전압(VSS)단 사이에 배치되는 제1 저항부(R10)를 포함한다. 여기서, 제1 가변 저항부(331A)는 도 8에 도시된 바와 같이, 승압전압(VPP)단과 기준전압(VREF_VDD)단 사이에 직렬로 연결된 제2 및 제3 저항부(R13, R14)와, 테스트 모드 신호(TM)에 응답하여 제2 저항부(R13)를 바이패스하기 위한 바이패스부(331A_1)를 포함하며, 바이패스부(331A_1)는 테스트 모드 신호(TM)를 게이트 입력으로 하며 승압전압(VPP)단과 제2 및 제3 저항부(R12, R13) 사이의 노드에 각각 소오스와 드레인이 접속된 PMOS 트랜지스터(P12)를 포함한다.
그리고, 제2 분배부(333)는 내부전압(VDD')단과 피드백전압(VFEED_VDD)단 사이에 배치되는 제2 저항부(R11)와, 피드백전압(VFEED_VDD)단과 접지전압(VSS)단 사이에 배치되는 제3 저항부(R12)를 포함한다.
또한, 비교부(335)는 차동 증폭기(OP Amp.)를 포함하며, 노말 모드 및 테스트 모드 시 일정한 전압레벨을 가지는 바이어스 신호(BIAS)에 응답하여 동작한다. 바이어스 신호(BIAS)는 외부로부터 인가되거나 또는 내부에서 생성될 수 있다.
또한, 구동부(337)는 비교부(335)의 출력신호를 게이트 입력으로 하며 승압전압(VPP)단과 내부전압(VDD')단 사이에 소오스와 드레인이 접속된 PMOS 트랜지스터(P11)를 포함한다.
이하, 상기와 같은 구성을 가지는 제3 실시예에 따른 DRAM(300)의 동작을 설명한다.
노말 모드 시에는 외부로부터 승압전압(VPP)과 전원전압(VDD)이 모두 공급되므로, 내부회로(340)는 각각의 패드(310, 320)를 통해 인가되는 승압전압(VPP) 및 전원전압(VDD)을 직접 인가받아 예정된 동작을 수행한다. 이때, 테스트 모드 신호(TM)는 비활성화된 상태이므로, 내부전압 생성부(230)는 전원전압(VDD)보다 낮은 전압레벨의 내부전압(VDD')을 생성하게 된다. 이를 더욱 자세하게 설명하면, 바이패스부(331A)는 비활성화된 테스트 모드 신호(TM)에 응답하여 디스에이블되며, 그로 인해 기준전압(VREF_VDD)이 'VPP*R10/(R13+R14+R10)'로 설정되면서 내부전압(VDD')은 전원전압(VDD)보다 낮은 전압레벨을 가지게 된다. 이에 따라, 외부에서 공급되는 전원전압(VDD)이 내부전압(VDD')보다 높은 전압레벨을 가지므로, 내부전압 생성부(330)는 동작하지 않는다. 즉, 전원전압(VDD)단과 내부전압(VDD')이 전기적으로 접속 - 내부전압(VDD')단의 전압레벨이 전원전압(VDD)과 같음 - 되어 있기 때문에, 피드백전압(VFEED_VDD)이 기준전압(VREF_VDD)보다 항상 높게 유지되므로, 전원전압(VDD)의 전압레벨이 정상치를 유지하는 동안에는 내부전압(VDD')단을 구동하기 위한 동작이 수행되지 않는다.
한편, 내부회로(340)가 예정된 동작을 수행하면서 전원전압(VDD)이 비정상적으로 드롭(Drop)되는 경우가 발생할 수 있다. 이러한 경우, 내부전압 생성부(230)가 동작되면서 전원전압(VDD)단의 전압레벨을 보상해주게 된다. 다시 말해, 전원전압(VDD)단의 전압레벨이 급격하게 드롭되면, 내부전압(VDD')단의 전압레벨이 급격하게 드롭되므로, 그 드롭된 정도에 따라 피드백전압(VFEED_VDD)이 기준전압(VREF_VDD)보다 낮아지게 된다. 이러한 경우, 비교부(335)의 제어에 따라 구동부(337)가 인에이블되면서 승압전압(VPP)이 내부전압(VDD')단으로 소오싱된다.
따라서, 노말 모드 시 전원전압(VDD)의 전압레벨이 비정상적으로 급격하게 드롭되더라도 전원전압 생성부(330)가 전원전압(VDD)의 전압레벨을 보상하여 전원전압(VDD)이 안정화될 수 있다.
이와는 달리, 테스트 모드 시에는 외부로부터 승압전압(VPP)만이 전원전압용 패드(320)로 공급된다. 아울러, 테스트 모드 신호(TM)가 활성화되므로, 테스트용 승압전압 생성부(330)는 승압전압(VPP)을 이용하여 내부전압(VDD')을 생성한다. 내부전압(VDD')이 생성되는 과정을 더욱 자세하게 설명하면 다음과 같다.
일단, 제1 가변 저항부(331A)의 저항값이 낮게 가변되면서 기준전압(VREF_VDD)의 전압레벨이 노말 모드 시보다 높게 설정된다. 즉, 바이패스부(331A_1)는 활성화된 테스트 모드 신호(TM)에 응답하여 인에이블되며, 그로 인해 기준전압(VREF_VDD)이 'VPP*R10/(R14+R10)'로 설정되는 것이다. 이와 같이, 기준전압(VREF_VDD)의 전압레벨을 높이는 이유는 생성되는 내부전압(VDD')이 전원전압(VDD)에 대응되도록 하기 위함이다.
상기와 같이 기준전압(VREF_VDD)이 설정되면, 비교부(335)는 피드백전압(VFEED_VDD)이 기준전압(VREF_VDD)보다 낮은지를 지속적으로 비교한다. 비교결과, 피드백전압(VFEED_VDD)이 기준전압(VREF_VDD)보다 낮으므로, 비교부(335)는 논리 로우 레벨의 비교신호를 출력한다. 그러면, 구동부(337)는 승압전압(VPP)을 이용하여 전원전압(VDD)단을 구동한다. 상기와 같은 일련의 동작을 지속적으로 반복하며, 이후 비교부(335)의 비교결과 피드백전압(VFEED_VDD)이 기준전압(VREF_VDD)과 같아지면, 비교부(335)는 논리 하이 레벨의 비교신호를 출력한다. 이에 따라, 구동부(337)는 동작을 중지하며, 그로 인하여 내부전압(VDD')단은 타겟레벨(=VDD)을 유지하게 된다.
이에 따라, 내부회로(340)는 승압전압용 패드(320)를 통해 인가되는 승압전압(VPP)과 내부전압 생성부(330)를 통해 생성된 내부전압(VDD'=VDD)을 이용하여 예정된 동작을 수행한다.
한편, 테스트 모드 시 동작 특성을 향상시키기 위하여 승압전압(VPP)이 테스트 모드 초기 일부 구간 동안만 정상치보다 높은 전압레벨로 인가될 수도 있다. 이러한 경우, 내부전압(VDD')이 전원전압(VDD)에 대응하여 생성되도록 내부전압 생성부(330)의 동작을 보장하게 되고, 제1 가변 저항부(331A)의 저항값이 가변 완료됨에 따라 내부전압 생성부(330)의 동작을 유지하게 된다.
이와 같은 본 발명의 제3 실시예에 따르면, 테스트 모드 시 전원전압(VDD)을 인가받기 위한 패드 개수만큼 테스트 채널을 할당하지 않아도 되므로, 동시에 테스트할 수 있는 DRAM의 개수를 증가시킬 수 있는 이점이 있고, 본 발명의 제1 실시예에 비하여 면적이 최소화되는 이점도 있으며, 본 발명의 제2 실시예에 비하여 노말 모드 시 전원전압(VDD)의 전압레벨이 비정상적으로 저하되는 경우 승압전압(VPP)으로 보충하여 전원전압(VDD)의 안정화에 기여할 수 있는 이점도 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : DRAM 210 : 전원전압용 패드
220 : 승압전압용 패드 230 : 테스트용 전원전압 생성부
231 : 제1 분배부 233 : 제2 분배부
235 : 비교부 237 : 구동부

Claims (5)

  1. 외부로부터 제1 전압이 인가되는 제1 패드;
    외부로부터 제2 전압이 인가되는 제2 패드;
    테스트 모드 시 상기 제2 전압을 이용하여 상기 제1 전압에 대응하는 제3 전압을 생성하기 위한 내부전압 생성부; 및
    노말 모드 시 상기 제1 및 제2 전압을 이용하여 예정된 동작을 수행하고, 상기 테스트 모드 시 상기 제2 및 제3 전압을 이용하여 예정된 동작을 수행하는 내부회로
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 내부전압 생성부는,
    상기 제2 전압을 제1 분배비로 분배하여 기준전압을 생성하기 위한 제1 분배부;
    상기 제3 전압을 제2 분배비로 분배하여 피드백전압을 생성하기 위한 제2 분배부;
    테스트 모드 신호에 응답하여 상기 기준전압과 상기 피드백전압을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호에 응답하여 제3 전압단을 상기 제2 전압으로 구동하기 위한 구동부를 포함하는 반도체 집적회로.
  3. 외부로부터 제1 전압이 인가되는 제1 패드;
    외부로부터 제2 전압 - 상기 제1 전압보다 높은 전압레벨을 가짐 - 이 인가되는 제2 패드;
    상기 제2 전압을 이용하여, 노말 모드 시 상기 제1 전압보다 낮은 전압레벨의 제3 전압을 생성하고 테스트 모드 시 상기 제1 전압에 대응하는 상기 제3 전압을 생성하기 위한 내부전압 생성부; 및
    상기 노말 모드 시 상기 제1 내지 제3 전압을 이용하여 예정된 동작을 수행하고, 상기 테스트 모드 시 상기 제2 및 제3 전압을 이용하여 예정된 동작을 수행하는 내부회로
    를 포함하는 반도체 집적회로.
  4. 제3항에 있어서,
    제1 전압단과 제3 전압단이 전기적으로 접속되는 반도체 집적회로.
  5. 제3항 또는 제4항에 있어서,
    상기 내부전압 생성부는,
    테스트 모드 신호에 응답하여, 상기 노말 모드 시 상기 제2 전압을 제1 분배비로 분배하여 기준전압을 생성하고 상기 테스트 모드 시 상기 제2 전압을 제2 분배비로 분배하여 상기 기준전압을 생성하기 위한 제1 분배부;
    상기 제3 전압을 제3 분배비로 분배하여 피드백전압을 생성하기 위한 제2 분배부;
    상기 기준전압과 상기 피드백전압을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호에 응답하여 상기 제3 전압의 출력단을 상기 제2 전압으로 구동하기 위한 구동부를 포함하는 반도체 집적회로.
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