JP6580847B2

JP6580847B2 - 半導体装置

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Inventors: 菊田　博之; 博之菊田
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Description

本発明は、半導体装置に関する。

例えば、ＡＤ（Analog-Digital）コンバータ及びＤＡコンバータ等では、複数の抵抗素子が直列に接続された直列抵抗部と、直列抵抗部の一端及び他端に各々接続された定電流源とを備えた抵抗分圧回路が使用されている（例えば、特許文献１参照。）。

図８には、抵抗分圧回路１００の一例が示されている。抵抗分圧回路１００は、抵抗素子Ｒ１〜Ｒ１２が直列に接続された直列抵抗部１１０、及び定電流源Ｉ１、Ｉ２を含む。定電流源Ｉ１は、バイアス電流Ｉｂｉａｓ１を吐き出す所謂吐き出し型の定電流源であり、一端から電源電圧ＶＣＣが供給され、他端が直列抵抗部１１０の一端に接続されている。一方、定電流源Ｉ２は、バイアス電流Ｉｂｉａｓ２を吸い込む所謂吸い込み型の定電流源であり、一端が直列抵抗部１１０の他端に接続され、他端が接地されている。また、抵抗素子Ｒ６と抵抗素子Ｒ７との接続点には電圧Ｖｉｎが入力される。

このような構成の抵抗分圧回路１００では、抵抗素子Ｒ１〜Ｒ１２間の各接続点から分圧された電圧が出力される。例えば、抵抗素子Ｒ１〜Ｒ１２の抵抗値を各々ｒとした場合、抵抗素子Ｒ１〜Ｒ６間の各接続点からは、Ｖｉｎ＋Ｉｂｉａｓ１×ｒ×ｎ（ｎ＝５〜１）の電圧が出力される。また、抵抗素子Ｒ７〜Ｒ１２間の各接続点からは、Ｖｉｎ−Ｉｂｉａｓ２×ｒ×ｎ（ｎ＝１〜５）の電圧が出力される。さらに、抵抗素子Ｒ６と抵抗素子Ｒ７との接続点からは、電圧Ｖｉｎが出力される。

特開２００３−０７８４１５号公報

ところで、以上説明した抵抗分圧回路１００を備える半導体装置では、定電流源Ｉ１が吐き出すバイアス電流Ｉｂｉａｓ１と定電流源Ｉ２が吸い込むバイアス電流Ｉｂｉａｓ２とが等しいことが装置の動作上重要である。

例えば、バイアス電流Ｉｂｉａｓ１とバイアス電流Ｉｂｉａｓ２とが異なると、電圧Ｖｉｎが入力される入力端子側に電流が流れ出てしまい、装置として正しく動作しない場合がある。

また、例えば、バイアス電流Ｉｂｉａｓ１とバイアス電流Ｉｂｉａｓ２とが異なると、抵抗素子Ｒ１〜Ｒ６間の各接続点における電圧Ｖｉｎからの電位の上昇度合と、抵抗素子Ｒ７〜抵抗素子Ｒ１２間の各接続点における電圧Ｖｉｎからの電位の下降度合が異なってしまい、装置として正しく動作しない場合がある。

しかしながら、上記特許文献１では、バイアス電流Ｉｂｉａｓ１とバイアス電流Ｉｂｉａｓ２とが等しくなるような抵抗分圧回路１００の構成要素のレイアウトについては記載されていない。

本発明は、以上の点に鑑みてなされたものであり、複数の抵抗素子が直列に接続された直列抵抗部の一端を流れる電流と他端を流れる電流とを効率良く等しくすることができる半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、外周に接して配置された第１端子及び第２端子と、複数の抵抗素子が直列に接続された直列抵抗部と、を含み、前記直列抵抗部の一端が前記第１端子に接続され、前記直列抵抗部の他端が前記第２端子に接続された抵抗部と、前記直列抵抗部に電流を供給する電流源を備えた電流調整部であって、前記抵抗部に隣接して配置され、かつ前記第１端子と前記電流調整部との前記抵抗部の外周に沿った距離と、前記第２端子と前記電流調整部との前記抵抗部の外周に沿った距離とが等しい位置に配置された電流調整部と、を含み、前記電流調整部は、前記電流源の一端が前記第１端子に第１の配線で接続され、前記電流源の他端が前記第２端子に第２の配線で接続され、前記第１の配線の配線長と、前記第２の配線の配線長とが等しい。

本発明によれば、複数の抵抗素子が直列に接続された直列抵抗部の一端を流れる電流と他端を流れる電流とを効率良く等しくすることができる、という効果が得られる。

第１の実施の形態に係る半導体装置が備える回路の要部構成の一例を示す回路図である。各実施の形態に係る定電流源の回路の要部構成の一例を示す回路図である。各実施の形態に係る半導体装置の各構成要素のレイアウトの説明に供する概略平面図である。各実施の形態に係る半導体装置の各構成要素のレイアウトの変形例の説明に供する概略平面図である。各実施の形態に係る演算増幅器の構成要素の配置状態の一例の説明に供する概略底面図である。第２の実施の形態に係る半導体装置が備える回路の要部構成の一例を示す回路図である。第３の実施の形態に係る半導体装置が備える回路の要部構成の一例を示す回路図である。従来の抵抗分圧回路の要部構成の一例を示す回路図である。

以下、図面を参照して、本発明を実施するための形態例を詳細に説明する。

［第１の実施の形態］
まず、図１を参照して、本実施の形態に係る半導体装置１０の回路構成を説明する。図１に示すように、本実施の形態に係る半導体装置１０は、レシオメトリック生成回路１２、レシオメトリック補正回路１４、複数（本実施の形態では、２つ）の補正対象回路１６Ａ、１６Ｂ、及び補正データ格納レジスタ１８を含む。なお、以下では、補正対象回路１６Ａ、１６Ｂを区別する必要がない場合は、符号末尾のアルファベットを省略する。

レシオメトリック生成回路１２は、抵抗素子Ｒ１３、Ｒ１４、及び演算増幅器Ａ１を含む。抵抗素子Ｒ１３、Ｒ１４は直列に接続されており、一端から電源電圧ＶＣＣが供給され、他端が接地されている。抵抗素子Ｒ１３と抵抗素子Ｒ１４との接続点は演算増幅器Ａ１の非反転入力端子に接続されている。演算増幅器Ａ１の出力端子は、演算増幅器Ａ１の反転入力端子に接続され、かつレシオメトリック補正回路１４に接続されている。すなわち、抵抗素子Ｒ１３、Ｒ１４で分圧された電圧（ここでは、ＶＣＣ／２）が演算増幅器Ａ１の出力端子から出力される。

レシオメトリック補正回路１４は、直列に接続された抵抗素子Ｒ１〜Ｒ１２を含む直列抵抗部２０、及び定電流源Ｉ１、Ｉ２を含む。定電流源Ｉ１は、バイアス電流Ｉｂｉａｓ１を吐き出す所謂吐き出し型の定電流源であり、一端から電源電圧ＶＣＣが供給され、他端が直列抵抗部２０の一端に接続されている。一方、定電流源Ｉ２は、バイアス電流Ｉｂｉａｓ２を吸い込む所謂吸い込み型の定電流源であり、一端が直列抵抗部２０の他端に接続され、他端が接地されている。また、抵抗素子Ｒ６と抵抗素子Ｒ７との接続点ｆにはレシオメトリック生成回路１２から出力された電圧が入力される。また、抵抗素子Ｒ１〜Ｒ１２間の各接続点ａ〜ｋは、各々補正対象回路１６Ａ、１６Ｂに接続されている。なお、図１では、錯綜を回避するために、レシオメトリック補正回路１４と補正対象回路１６との配線を省略しているが、レシオメトリック補正回路１４のａ〜ｋと補正対象回路１６のａ〜ｋとが、１対１で対応して接続されている。

すなわち、レシオメトリック補正回路１４では、抵抗素子Ｒ１〜Ｒ１２間の各接続点ａ〜ｋから分圧された電圧が出力される。例えば、抵抗素子Ｒ１〜Ｒ１２の抵抗値を各々ｒとした場合、抵抗素子Ｒ１〜Ｒ６間の各接続点ａ〜ｅからは、ＶＣＣ／２＋Ｉｂｉａｓ１×ｒ×ｎ（ｎ＝５〜１）の電圧が出力される。また、抵抗素子Ｒ７〜Ｒ１２間の各接続点ｇ〜ｋからは、ＶＣＣ／２−Ｉｂｉａｓ２×ｒ×ｎ（ｎ＝１〜５）の電圧が出力される。さらに、抵抗素子Ｒ６と抵抗素子Ｒ７との接続点ｆからはＶＣＣ／２の電圧が出力される。

補正対象回路１６は、スイッチＳ１〜Ｓ１１、抵抗素子Ｒ１５、Ｒ１６、及び演算増幅器Ａ２を含む。レシオメトリック補正回路１４の抵抗素子Ｒ１〜Ｒ１２間の各接続点ａ〜ｋは、各々対応するスイッチＳ１〜Ｓ１１を介して、演算増幅器Ａ２の非反転入力端子に接続されている。演算増幅器Ａ２の反転入力端子には、電源電圧ＶＣＣにより駆動する例えば加速度センサやジャイロセンサ等のセンサからの出力信号（以下、「センサ信号」という。）が抵抗素子Ｒ１５を介して入力される。演算増幅器Ａ２の出力端子は、帰還用の抵抗素子Ｒ１６を介して演算増幅器Ａ２の反転入力端子に接続されている。

補正データ格納レジスタ１８は、補正対象回路１６毎に個別に記憶領域を備えており、該記憶領域に記憶された値に応じたデジタル信号を出力する。そして、補正データ格納レジスタ１８から出力されたデジタル信号に基づいてスイッチＳ１〜Ｓ１１のオンオフの状態が変更される。なお、スイッチＳ１〜Ｓ１１は、各々何れか一つのスイッチがオン状態とされ、他のスイッチはオフ状態とされる。そして、オン状態とされたスイッチＳ１〜Ｓ１１の何れか一つに接続された接続点ａ〜ｋから出力された電圧が演算増幅器Ａ２の非反転入力端子に入力される。

次に、図２を参照して本発明の電流調整部の一例である定電流源Ｉ１、Ｉ２の回路構成について説明する。なお、以下では、説明の便宜上、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタと称する。また、以下では、説明の便宜上、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタと称する。

図２に示すように、電流調整部２２は、演算増幅器Ａ３、抵抗素子Ｒ１７、ＮＭＯＳトランジスタＮ１〜Ｎ３、及びＰＭＯＳトランジスタＰ１〜Ｐ３を含む。演算増幅器Ａ３の非反転入力端子は電源に接続されており、演算増幅器Ａ３の出力端子はＮＭＯＳトランジスタＮ１のゲートに接続されている。ＮＭＯＳトランジスタＮ１のソースは抵抗素子Ｒ１７を介して接地されている。演算増幅器Ａ３の反転入力端子は、ＮＭＯＳトランジスタＮ１のソースと抵抗素子Ｒ１７との接続点に接続されている。ＮＭＯＳトランジスタＮ１のドレインはＰＭＯＳトランジスタＰ１のドレインに接続されている。

ＰＭＯＳトランジスタＰ１〜Ｐ３のソースには、各々電源電圧ＶＣＣが供給される。ＰＭＯＳトランジスタＰ１のゲートはＰＭＯＳトランジスタＰ１のドレインに接続されている。ＰＭＯＳトランジスタＰ１〜Ｐ３のゲートは、各々互いに接続されている。ＰＭＯＳトランジスタＰ２のドレインはＮＭＯＳトランジスタＮ２のドレインに接続されている。ＰＭＯＳトランジスタＰ３のドレインは直列抵抗部２０の一端（図２に示す上端）に接続されている。

ＮＭＯＳトランジスタＮ２のゲートはＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のゲートはＮＭＯＳトランジスタＮ３のゲートにも接続されている。ＮＭＯＳトランジスタＮ２、Ｎ３のソースは各々接地されている。ＮＭＯＳトランジスタＮ３のドレインは直列抵抗部２０の他端（図２に示す下端）に接続されている。以上の構成により、直列抵抗部２０にバイアス電流Ｉｂｉａｓ１、２が流れる。

ところで、上記センサ信号は、レシオメトリック特性を有する信号であり、この信号にセンサの製造工程におけるばらつき等により非レシオメトリック特性を有する非レシオメトリック成分が重畳されてオフセットされてしまう場合がある。この場合、センサ信号に基づく検出処理等の所定の処理が正しく行われないことになってしまう。そこで、本実施の形態では、レシオメトリック生成回路１２、レシオメトリック補正回路１４、及び補正対象回路１６により非レシオメトリック成分を含むセンサ信号から非レシオメトリック成分が除去又は低減されるように補正を行う。そして、補正が行われた信号を補正対象回路１６の演算増幅器Ａ２の出力端子から出力する。なお、レシオメトリック特性とは、信号の電圧レベルが電源電圧の変動に比例して変動する特性であり、非レシオメトリック特性とは、信号の電圧レベルが電源電圧の変動に比例しない特性である。

次に、本実施の形態に係るレシオメトリック生成回路１２、レシオメトリック補正回路１４、及び補正対象回路１６の各回路の動作について説明する。

まず、スイッチＳ６をオン状態、スイッチＳ１〜Ｓ５、Ｓ７〜Ｓ１１をオフ状態とし、電源電圧ＶＣＣの電圧値を第１の電圧値（例えば、５Ｖ）として上記各回路及びセンサを駆動させて、各補正対象回路１６の出力値（以下、「第１の出力値」という。）を測定する。そして、電源電圧ＶＣＣの電圧値を第１の電圧値より大きい第２の電圧値（例えば、５．５Ｖ）として上記各回路及びセンサを駆動させて、各補正対象回路１６の出力値（以下、「第２の出力値」という。）を測定する。

上記第１の出力値と第２の出力値との差は、電源電圧ＶＣＣの電圧値の変動に比例する上記センサ信号のレシオメトリック成分の差となる。そこで、上記第１の出力値と第２の出力値の差から、各補正対象回路１６に入力された上記センサ信号の非レシオメトリック成分の信号レベルを求める。

次に、求めた非レシオメトリック成分の信号レベルから、該信号レベルの信号を除去するために必要な演算増幅器Ａ２の非反転入力端子への入力電圧（以下、「理想入力電圧」という。）を求める。そして、求めた理想入力電圧に最も近い電圧が演算増幅器Ａ２の非反転入力端子へ入力されるように、スイッチＳ１〜Ｓ１１の何れのスイッチをオン状態とするかを決定する。さらに、決定されたスイッチをオン状態とするための値を補正データ格納レジスタ１８の各補正対象回路１６に対応する記憶領域に格納する。

このように格納された補正データ格納レジスタ１８の値に基づいてスイッチＳ１〜Ｓ１１の何れか一つをオン状態とさせた状態で、上記各回路及びセンサを駆動させることにより、各補正対象回路１６から非レシオメトリック成分が補正されたセンサ信号が出力される。

以上説明したように、本実施の形態に係る半導体装置１０によれば、１つのレシオメトリック補正回路１４で、複数の補正対象回路１６に入力されるセンサ信号を補正することができる。なお、補正対象回路１６の数は２つに限定されず、３つ以上としてもよいことは言うまでもない。

ところで、前述したように、バイアス電流Ｉｂｉａｓ１とバイアス電流Ｉｂｉａｓ２との差が小さいほど各接続点ａ〜ｋから出力される電圧の差は均等に近くなる。また、各接続点ａ〜ｋから出力される電圧の差が均等に近いほど、理想入力電圧に近い電圧を演算増幅器Ａ２の非反転入力端子へ入力することができる。すなわち、バイアス電流Ｉｂｉａｓ１とバイアス電流Ｉｂｉａｓ２との差が小さいほど上記センサ信号の非レシオメトリック成分を精度良く補正することができる。そこで、本実施の形態に係る半導体装置１０では、バイアス電流Ｉｂｉａｓ１とバイアス電流Ｉｂｉａｓ２とを等しくするために各構成要素のレイアウトが定められている。

次に、図３を参照して、本実施の形態に係る半導体装置１０のレイアウトについて説明する。

図３に示すように、本実施の形態に係る半導体装置１０は、複数の抵抗素子が直列に接続された直列抵抗部が配置される直列抵抗ブロック３０、及び演算増幅器を含む構成部が配置される増幅器ブロック３２Ａ〜３２Ｎに領域が分けられている。

直列抵抗ブロック３０には、直列抵抗部２０が配置されており、直列抵抗部２０の一端が第１端子３４Ａに接続され、直列抵抗部２０の他端が第２端子３４Ｂに接続されている。第１端子３４Ａ及び第２端子３４Ｂは、直列抵抗ブロック３０の内側で、かつ直列抵抗ブロック３０の外周に接して配置されている。

電流調整部２２は、一例として直列抵抗ブロック３０に隣接する増幅器ブロック３２Ｈ（図３に示す斜線部分）に配置されている。すなわち、図３に示すように、電流調整部２２は、第１端子３４Ａからの直列抵抗ブロック３０の外周に沿った距離Ｋ１と第２端子３４Ｂからの直列抵抗ブロック３０の外周に沿った距離Ｋ２とが等しい位置に配置されている。なお、ここで言う「等しい」とは、完全に「等しい」という意味のみならず、バイアス電流Ｉｂｉａｓ１とバイアス電流Ｉｂｉａｓ２との差が許容範囲内である誤差を含めた概念を意味する。これにより、電流調整部２２と第１端子３４Ａとの間の配線長、電流調整部２２と第２端子３４Ｂとの間の配線長を効率良く等しくすることができる結果、バイアス電流Ｉｂｉａｓ１とバイアス電流Ｉｂｉａｓ２とを効率良く等しくすることができる。

なお、第１端子３４Ａ、第２端子３４Ｂ及び電流調整部２２のレイアウトは図３に示す例に限定されない。例えば、図４に示すように、第１端子３４Ａを直列抵抗ブロック３０の外周の一辺（図４では左辺）に接して配置し、第２端子３４Ｂを直列抵抗ブロック３０の上記一辺に接する辺（図４では下辺）に接して配置する。そして、電流調整部２２を増幅器ブロック３２Ｌに配置する形態としてもよい。すなわち、第１端子３４Ａと電流調整部２２との直列抵抗ブロック３０の外周に沿った距離Ｋ１と、第２端子３４Ｂと電流調整部２２との直列抵抗ブロック３０の外周に沿った距離Ｋ２とが等しければ、他のレイアウトでもよい。

また、本実施の形態では、一例としてレシオメトリック生成回路１２は増幅器ブロック３２Ｊに配置され、補正対象回路１６Ａ、１６Ｂは各々増幅器ブロック３２Ｄ、３２Ｆに配置されている。

ところで、上記センサ信号の非レシオメトリック成分を補正する場合、各演算増幅器Ａ１〜Ａ３の製造工程等におけるばらつきによっても上記各回路を流れる信号に非レシオメトリック成分が重畳されてオフセットされる場合がある。

そこで、本実施の形態に係る半導体装置１０では、演算増幅器Ａ１〜Ａ３各々のばらつきによるオフセットの差を小さくするために、演算増幅器Ａ１〜Ａ３は各々同じ構成要素を含み、かつ対応する増幅器ブロックに各々同じ向きで配置されている。より具体的には、演算増幅器Ａ１〜Ａ３内の構成要素の配置状態及び結線状態が同じ状態になっている。なお、ここで言う「同じ状態」とは、完全に「同じ状態」という意味のみならず、製造工程等で生じる誤差を含めた概念を意味する。

図５を参照して、演算増幅器Ａ１〜Ａ３の構成要素の配置状態について説明する。図５に示すように、一例として、演算増幅器Ａ１〜Ａ３が構成要素としてトランジスタＴｒ１〜Ｔｒ３を含む場合、演算増幅器Ａ１〜Ａ３の対応するトランジスタＴｒ１〜Ｔｒ３が、演算増幅器Ａ１〜Ａ３内の同じ位置に配置されている。さらに、本実施の形態では、演算増幅器Ａ１〜Ａ３の対応するトランジスタＴｒ１〜Ｔｒ３が、同じ向きで、かつ同じ結線状態で配置されている。

ここでいう同じ向きとは、例えば、演算増幅器Ａ１〜Ａ３の対応するトランジスタＴｒ１〜Ｔｒ３の端子Ｔ１〜Ｔ３が各々演算増幅器Ａ１〜Ａ３内の同じ位置に配置されていることを意味する。このように、演算増幅器Ａ１〜Ａ３は、各々が配置されている各増幅器ブロック内において同じ向きに配置されているため、演算増幅器Ａ１〜Ａ３各々のばらつきによるオフセットの差を小さくすることができる。なお、各増幅器ブロック内での演算増幅器Ａ１〜Ａ３の配置位置は同じ位置であっても異なる位置であってもよい。

［第２の実施の形態］
まず、図６を参照して、本実施の形態に係る半導体装置１０の回路構成を説明する。なお、図６における図１と同一の機能を有する構成要素については同一の符号を付して、その説明を省略する。

図６に示すように、本実施の形態に係るレシオメトリック補正回路１４は、定電流源Ｉ１Ａ〜Ｉ１Ｄ、Ｉ２Ａ〜Ｉ２Ｄ、スイッチＳ１２〜Ｓ１９、及び補正幅変更レジスタ４０を含む。定電流源Ｉ１Ａ〜Ｉ１Ｄは、上記第１の実施の形態の定電流源Ｉ１と同様に吐き出し型の定電流源である。また、定電流源Ｉ１Ａ〜Ｉ１Ｄは、一端から各々電源電圧ＶＣＣが供給され、他端が各々対応するスイッチＳ１２〜Ｓ１５を介して直列抵抗部２０の一端に接続されている。また、本実施の形態では、定電流源Ｉ１Ａ〜Ｉ１Ｄは、各々異なる大きさの電流を流すものとされている。

定電流源Ｉ２Ａ〜Ｉ２Ｄは、上記第１の実施の形態の定電流源Ｉ２と同様に吸い込み型の定電流源である。また、定電流源Ｉ２Ａ〜Ｉ２Ｄは、一端が各々対応するスイッチＳ１６〜Ｓ１９を介して直列抵抗部２０の他端に接続され、他端が接地されている。また、定電流源Ｉ２Ａ〜Ｉ２Ｄは、各々定電流源Ｉ１Ａ〜Ｉ１Ｄと１対１で対応し、対応する定電流源Ｉ１Ａ〜Ｉ１Ｄと同じ大きさの電流を流すものとされている。また、スイッチＳ１２〜Ｓ１５の各々とスイッチＳ１６〜Ｓ１９の各々とは１対１で対応しており、対応するスイッチ同士（例えばスイッチＳ１２とスイッチＳ１６）のオンオフの状態は同じ状態となる。

補正幅変更レジスタ４０は記憶領域を備えており、該記憶領域に記憶された値に応じて出力されるデジタル信号に基づいて、スイッチＳ１２〜Ｓ１５、及び対応するスイッチＳ１６〜Ｓ１９のオンオフの状態が変更される。

まず、一例としてスイッチＳ１２、Ｓ１６をオン状態、スイッチＳ１３〜Ｓ１５、Ｓ１７〜Ｓ１９をオフ状態とし、上記実施の形態と同様に第１の出力値及び第２の出力値を測定する。

次に、上記第１の実施の形態と同様に、上記第１の出力値と第２の出力値の差に基づき、理想入力電圧を求める。そして、求めた理想入力電圧に最も近い電圧が演算増幅器Ａ２の非反転入力端子へ入力されるように、スイッチＳ１〜Ｓ１１の何れのスイッチ、及びスイッチＳ１２〜Ｓ１９の何れの一組のスイッチをオン状態とするかを決定する。さらに、決定されたスイッチをオン状態とするための値を補正データ格納レジスタ１８の各補正対象回路１６に対応する記憶領域、及び補正幅変更レジスタ４０の記憶領域に格納する。

このように格納された補正データ格納レジスタ１８及び補正幅変更レジスタ４０の値に基づいてスイッチＳ１〜Ｓ１１の何れか一つ、スイッチＳ１２〜Ｓ１９の何れか一組をオン状態とさせた状態で、上記各回路及びセンサを駆動させることにより、各補正対象回路１６から非レシオメトリック成分が補正されたセンサ信号が出力される。

以上説明したように、本実施の形態に係る半導体装置１０によれば、上記第１の実施の形態に比較して、接続点ａ〜ｋの電位差をより多い段階で細かく設定することができる。結果として、理想入力電圧により近い電圧を選択できるため、センサ信号をより精度良く補正することができる。

なお、複数の補正対象回路１６毎に求めた理想入力電圧が大きく異なり、理想入力電圧各々に最も近い電圧に対応してオン状態とするスイッチＳ１２〜Ｓ１９の組み合わせが異なる場合もある。この場合、一例として理想入力電圧が大きい方に対応するスイッチＳ１２〜Ｓ１９の組み合わせをオン状態とすることが考えられる。この場合、理想入力電圧が小さい方の補正対象回路１６では、センサ信号が精度良く補正されない場合もある。

これに対し、本発明では、前述したように演算増幅器Ａ１〜Ａ３の構成要素が同じ配置状態となっているため、演算増幅器Ａ１〜Ａ３の構成要素の配置状態が異なる場合に比較して、演算増幅器Ａ１〜Ａ３のばらつきに起因するオフセットの差が小さくなる。従って、演算増幅器Ａ１〜Ａ３の構成要素の配置状態が異なる場合に比較して、各補正対象回路１６の理想入力電圧の差が小さくなる結果、各補正対象回路１６に入力されるセンサ信号をより精度良く補正することができる。

［第３の実施の形態］
まず、図７を参照して、本実施の形態に係る半導体装置１０の回路構成を説明する。なお、図７における図６と同一の機能を有する構成要素については同一の符号を付して、その説明を省略する。

図７に示すように、本実施の形態に係る補正対象回路１６Ａは、抵抗素子Ｒ１８〜Ｒ２０、スイッチＳ２０〜Ｓ２３、ゲイン変更レジスタ４２、及びデコーダ４４を含む。抵抗素子Ｒ１６、Ｒ１８〜Ｒ２０は直列に接続されている。スイッチＳ２０〜Ｓ２３は、各々抵抗素子Ｒ１６、Ｒ１８〜Ｒ２０に対応して設けられ直列に接続されている。直列に接続されたスイッチＳ２０〜Ｓ２３の両端は、直列に接続された抵抗素子Ｒ１６、Ｒ１８〜Ｒ２０の両端に各々接続されている。スイッチＳ２０〜Ｓ２３間の各接続点は、対応する抵抗素子Ｒ１６、Ｒ１８〜Ｒ２０間の各接続点に接続されている。すなわち、スイッチＳ２０〜Ｓ２３のオンオフの状態により、演算増幅器Ａ２の増幅率（ゲイン）が変わる。

ゲイン変更レジスタ４２は記憶領域を備えており、該記憶領域に記憶された値に応じて出力されるデジタル信号ｇ１〜ｇ４に基づいて、スイッチＳ１２〜Ｓ１５、及び対応するスイッチＳ１６〜Ｓ１９のオンオフの状態が変更される。また、デジタル信号ｇ１〜ｇ４はデコーダ４４に入力され、デコーダ４４によりデコードされた信号によりスイッチＳ２０〜Ｓ２３のオンオフの状態が変更される。

本実施の形態では、演算増幅器Ａ２の増幅率に応じてバイアス電流Ｉｂｉａｓ１及びバイアス電流Ｉｂｉａｓ２の大きさが変わるようになっている。一例として、抵抗素子Ｒ１５、Ｒ１６の抵抗値がｒ、抵抗素子Ｒ１８の抵抗値が２×ｒ、抵抗素子Ｒ１９の抵抗値が４×ｒ、抵抗素子Ｒ２０の抵抗値が８×ｒである場合について説明する。また、一例として、定電流源Ｉ１Ａが吐き出す電流量及び定電流源Ｉ２Ａが吸い込む電流量がＩｒｅｆ、定電流源Ｉ１Ｂが吐き出す電流量及び定電流源Ｉ２Ｂが吸い込む電流量が２×Ｉｒｅｆである場合について説明する。さらに、一例として、定電流源Ｉ１Ｃが吐き出す電流量及び定電流源Ｉ２Ｃが吸い込む電流量が４×Ｉｒｅｆ、定電流源Ｉ１Ｄが吐き出す電流量及び定電流源Ｉ２Ｄが吸い込む電流量が８×Ｉｒｅｆである場合について説明する。

一例として、演算増幅器Ａ２の増幅率を８倍に設定する場合、スイッチＳ２０〜Ｓ２２がオン状態とされ、スイッチＳ２３がオフ状態とされる。また、この場合、スイッチＳ１２〜Ｓ１４、Ｓ１６〜Ｓ１８がオフ状態とされ、スイッチＳ１５、Ｓ１９がオン状態とされる。

以上説明した点以外の本実施の形態に係るレシオメトリック生成回路１２、レシオメトリック補正回路１４、及び補正対象回路１６の各回路の動作については、上記第１の実施の形態及び第２の実施の形態と同様であるので、ここでの説明は省略する。

演算増幅器Ａ２の増幅率の設定を１倍を超えた値に設定すると、演算増幅器Ａ２の出力端子からは演算増幅器Ａ２の非反転入力端子に入力されるオフセット電圧×増幅率の誤差が出力されてしまうため、センサ信号の補正が精度良く行われない。これに対し、本実施の形態では、演算増幅器Ａ２の増幅率に比例してバイアス電流Ｉｂｉａｓ１及びバイアス電流Ｉｂｉａｓ２の大きさが変わる。これにより、演算増幅器Ａ２の増幅率に比例して各接続点ａ〜ｋ間の電位差も変わるため、センサ信号を精度良く補正することができる。

なお、図７では、補正対象回路１６が１つである場合について図示したが、演算増幅器Ａ２の増幅率が同じ値であれば、複数の補正対象回路１６を設けてもよい。また、本実施の形態の補正対象回路１６に加えて、上記第１の実施の形態及び第２の実施の形態の補正対象回路１６を設けてもよい。

１０半導体装置
１２レシオメトリック生成回路
１４レシオメトリック補正回路
１６補正対象回路
１８補正データ格納レジスタ
２０直列抵抗部
２２電流調整部
３０直列抵抗ブロック
３２Ａ〜３２Ｎ増幅器ブロック
３４Ａ第１端子
３４Ｂ第２端子
４０補正幅変更レジスタ
４２ゲイン変更レジスタ
４４デコーダ
Ａ１〜Ａ３演算増幅器
Ｉ１、Ｉ２定電流源
Ｎ１〜Ｎ３ＮＭＯＳトランジスタ
Ｐ１〜Ｐ３ＰＭＯＳトランジスタ
Ｒ１〜Ｒ２０抵抗素子
Ｓ１〜Ｓ２３スイッチ

Claims

外周に接して配置された第１端子及び第２端子と、複数の抵抗素子が直列に接続された直列抵抗部と、を含み、前記直列抵抗部の一端が前記第１端子に接続され、前記直列抵抗部の他端が前記第２端子に接続された抵抗部と、
前記直列抵抗部に電流を供給する電流源を備えた電流調整部であって、前記抵抗部に隣接して配置され、かつ前記第１端子と前記電流調整部との前記抵抗部の外周に沿った距離と、前記第２端子と前記電流調整部との前記抵抗部の外周に沿った距離とが等しい位置に配置された電流調整部と、
を含み、
前記電流調整部は、前記電流源の一端が前記第１端子に第１の配線で接続され、前記電流源の他端が前記第２端子に第２の配線で接続され、
前記第１の配線の配線長と、前記第２の配線の配線長とが等しい
半導体装置。
演算増幅器を備えると共に電源電圧の変動に応じて電圧レベルが変動する信号を出力するレシオメトリック生成回路をさらに含み、
前記レシオメトリック生成回路の出力端子は、前記直列抵抗部の所定の抵抗素子間に接続されている
請求項１記載の半導体装置。
前記電流調整部は、演算増幅器を含み、
自装置が備える複数の演算増幅器の構成要素の配置状態が各々等しい状態とされている
請求項２記載の半導体装置。
非反転入力端子及び反転入力端子の一方が前記直列抵抗部の各抵抗素子間に接続され、かつ非反転入力端子及び反転入力端子の他方から電源電圧の変動に応じて電圧レベルが変動する入力信号が入力され、前記入力信号に重畳された非レシオメトリック特性を有する成分を補正した信号を出力する演算増幅器を備えた補正対象回路をさらに含み、
前記電流調整部、前記レシオメトリック生成回路、及び前記補正対象回路は、前記抵抗部が配置されている領域とは異なる領域に配置されている
請求項２又は請求項３記載の半導体装置。
前記電流調整部、前記レシオメトリック生成回路、及び前記補正対象回路の各々は、前記抵抗部が配置されている領域に隣接した領域に配置されている
請求項４記載の半導体装置。