KR100522291B1 - 전압 미러 회로 - Google Patents

Abstract

본 발명은 CMOS 공정상 발생할 수 있는 전류원 및 저항의 오차에 의한 전류구동 시스템회로의 출력 전압 오차를 최소화하는 전압 발생회로에 관한 것이다. 본 발명은 구동 전류를 시스템에 공급해주는 회로인 전류 바이어스 회로에 연산 증폭기와 부궤환(Negative Feed Back)구조, 그리고 CMOS로 구현한 칩 내부 저항의 공정 오차를 감지하는 모니터링(Monitoring) 저항(320)과 전류 구동 시스템의 출력단의 종단저항(340)을 하나의 웰(Well)(330)에 구현하는 레이아웃에 의해 두 저항의 특성을 같게 하여 공정 오차에 의한 출력의 전압 에러를 최소화하는 회로이다.

Description

전압 미러 회로{Voltage Mirror Circuit}

본 발명은 다음 단 회로에 정 전압 출력을 오차 없이 미러링(Mirroring) 하는 전압 미러 회로에 관한 것으로, 특히 집적회로 설계분야 및 전류구동(Current Driving)시스템에서 전류 미러 회로를 이용해 시스템의 최종 출력 전류를 원하는 전압으로 정확히 출력하는 전압 미러 회로에 관한 것이다.

VLSI 회로의 아날로그 설계에서 전류 및 전압 바이어스회로는 매우 중요한 부분으로서 전체 회로 또는 다음 단의 시스템 구동 및 동작 속도, 파워 공급 전압 및 온도에 따른 특성 등은 주로 바이어스 회로의 특성에 의하여 결정된다.

도1은 일반적인 전류구동시스템에 전류 미러 회로를 사용해 전압 출력을 하는 전압 미러 회로이다.

도 1을 참조하면, 전류구동시스템(130)의 출력 전류(I1)를 전압으로 변환시키기 위해 최종 출력단에 종단저항(R3, R4)을 구현하였다. 그리고 전류 바이어스단(100)에는 외부 전압 바이어스(Vref)를 NMOS 트랜지스터(N1)의 게이트와 또 하나의 NMOS 트랜지스터(N2)의 게이트에 연결하여 전체 전류바이어스단(100)의 전류(Iref)를 생성한다.

이 전류(Iref)는 저항(R1, R2, 110)에 흐르고 전류구동시스템(130)의 전류 입력 단으로 미러링(Mirroring) 되어진다. 이러한 전류미러회로는 통상적으로 PMOS 트랜지스터를 직렬로 연결한 캐스코드(Cascode) 구조로 가져간다.

그러나, 도 1의 구조에서 전류구동시스템(130)의 최종 출력 전류를 필요한 전압으로 변환하기 위해 종단저항(120)을 시스템의 칩 내부로 구현하게 되면 CMOS 공정상 발생할 수 있는 오차에 의해 저항 값이 ± 10% 정도의 오차를 갖게 된다. 이때 전류 바이어스단(100)의 전류(IREF)가 항상 일정하게 출력하고 전류 구동 시스템에(130) 정확하게 매칭되어 전류(IREF)가 미러링 되어도 변환된 최종 전압 값은 종단저항(120)의 공정 오차 값만큼 비례하여 변하게 된다. 이는 전류 구동 시스템(130)의 최종 출력에서 에러를 포함한 전압 신호가 된다.

종래의 전류바이어스회로(100)는 저항과 트랜지스터(CMOS 또는 BJT)를 이용하여 구성하였다. 칩 내부에 저항을 구현하는 VLSI 공정에서의 저항은 변화량이 심할 경우 칩 상의 위치에 따라 ± 20%나 되는 매우 큰 변화 값을 보인다.

따라서 저항을 이용하여 구성된 바이어스 회로는 전류가 정확히 매칭되어 미러링 되어도 회로의 시스템의 위치상 전류 바이어스회로(100)와 전류 구동 시스템(130)이 서로 멀리 떨어져 있게되어 저항간에 미스매칭이 발생하게 되어 최종 출력단의 전압(Vout)이 변화불측한 특성을 보일 수밖에 없게 된다. 이러한 바이어스 회로를 이용하여 구성된 아날로그 회로 시스템은 저항 값의 변화에 따른 출력단 전압의 변화 때문에 불완전한 성능 및 낮은 수율을 보일 수밖에 없다.

따라서, 상기와 같은 문제점을 해결하기 위해 안출된 본 발명의 목적은 종단저항(120)을 칩 내부에 구현하여 매우 효율적인 시스템을 배치하고, 칩 내부에 구현한 CMOS 저항의 공정 오차에 따른 출력 전압의 오차를 억제하고 전류 미러(Mirror) 방식에 의해 구동능력을 향상시키기 위한 전압 미러 회로를 제공하는데 있다.

본 발명의 다른 목적은 전류바이어스 회로(200)와 모니터링 저항(320)과 종단저항(340)을 한 웰(well)(330)에 레이아웃 함으로써 공정오차를 모니터링 저항(320)이 감지하여 최종 출력단의 전압 에러를 최소화하는 전압 미러 회로를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 실시예의 경우 전류 구동시스템(221)에 구동전류를 인가하기 위한 전류 바이어스회로(200)는 NMOS 트랜지스터 N1과 N2와 전류 미러링단의 캐스코드로 구성된 PMOS 트랜지스터 P1, P2, P3, P4 및 두개의 저항R1, R2로 구성되어지고 연산증폭기(210)의 출력(V1)은 트랜지스터 N1, N2의 게이트로 연결된다. 전류 바이어스단(200)의 저항(R2)의 한쪽 단자(V2)는 연산증폭기의 음의 입력단자로 연결되고 바이어스 전압은 연산증폭기의 양의 입력단자로 연결되어 전체적으로 부궤환 구조로 구성됨을 특징으로 한다.

이하 첨부된 도면에 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 2는 본 발명의 정전압 발생회로가 전류 구동시스템(221)에 전류를 공급하는 구조를 나타낸 것이다.

도 2를 참조하면,

연산증폭기(210)와 새로운 방식의 레이아웃 기법에 의한 저항(230)과 함께 전류바이어스회로(200)를 구현하였다. 정 전류회로의 기준전류(IREF)는 저항 R1과 R2에 흐르는 전류와 같고 전류구동 시스템의 차동 출력전류는 저항 R3와 R4에 흐르는 전류와 같으므로 이 두 전류에 대한 정확한 매칭이 요구된다. 이를 위해서 연산증폭기(210)의 음의 입력단자는 저항 (R2)의 한쪽 단자, V2에 연결하고 양의 입력단자는 원하는 출력 전압을 공급하는 바이어스 전압과 연결한다.

이와 같은 구성은 연산 증폭기(210)와 트랜지스터(N1,N2)로 구성된 부궤환 회로의 영향으로 단자(V1)의 전압이 외부의 영향에 흔들리지 않고 일정하게 고정된다. 따라서 연산증폭기(210)의 출력 단자(V1)가 연결된 트랜지스터 N1, N2의 게이트 전압이 같아지므로 저항(R1)에 흐르는 전류와 저항(R2)에 흐르는 전류는 기준전류(IREF)로서 일정하게 유지된다.

이렇게 생성된 기준전류(IREF)는 전류 구동 시스템(221)에 연결되어 정확하게 매칭되어 전류(I2)가 미러링 되어 원하는 전압으로 변환되어지는 구조(220)로 이루어진다. 이때 전류 구동시스템(221)의 출력전류를 전압으로 변환하는 출력단(220)의 종단저항 R3와 R4의 사이에 전류 바이어스단(200)의 저항 R1과 R2를 넣어서 구현한다(230). 이는 전류 구동시스템의 종단저항 (R3,R4)이 공정상 발생할 수 있는 오차를 전류 바이어스단(200)의 저항 (R1,R2)가 모니터링 하기 위함이다. 이러한 구조(230)를 레이아웃시 같은 웰(Well)에 구현하면 모든 환경 및 조건을 동일하게 되어 오차를 모니터링 할 수 있게 된다. 따라서 저항 R1과 R2를 모니터링 저항 이라 할 수 있다.

도 3은 본 발명의 모니터링 저항의 레이아웃의 단면도를 나타낸 것이다.

도 3을 참조하면, 다음으로 도 3과 같은 레이아웃 기법에 의해 종단 저항의 오차를 감지하는 역할을 하는 전류 바이어스 단(200)의 모니터링 저항 역할을 R1과 R2가 하게 된다(320). 종단저항(340)의 공정 오차 변화율을 감지하고 모든 공정 특성이 같아지도록 시스템 최종 출력단의 종단저항을 같은 공정의 한 웰(Well)(330)에 공동으로 배치하여 레이아웃을 하게 되면 종단저항과 모니터링 저항이 오차 및 특성이 항상 같아지는 효과를 얻게 된다. 이때 각 저항의 레이아웃 시 크기는 하나의 공통적인 값을 갖는 유니트 사이즈(310)의 배수로 가져간다. 공통의 사이즈로 종단저항(340) 및 모니터링 저항(320)을 구현해야 공통된 특성을 갖게 된다. 이때 통상적인 회로 구조상 모니터링 저항이 위치한 전류 바이어스단(200)은 전류 구동 시스템(221)과 전체 칩 상에서 상당한 거리를 두고 위치하게 된다.

따라서 상기에서 논한 구조에 의한 출력 전압 에러의 보정 효과를 얻기 위해서는 전류 바이어스단(200)의 모니터링 저항(320)을 시스템의 출력단(220)의 종단저항(R3,R4)이 위치한 곳으로 모아 같은 웰(Well)에 구현 하여야 한다. 이러한 구조에서 시스템의 전류 출력을 전압으로 변환시키는 종단저항(340)에 오차가 발생하면 이러한 공정상 오차를 감지한 모니터링 저항(320) 때문에 전류 바이어스 회로단의 전압(V1,V2)은 증폭기에 의해 오차비율에 맞추어 변하게 되면서 바이어스 전류가 감소하거나 증가하며 최종 시스템(220)출력의 Gain은 에러가 발생하지 않은 상태로 항상 일정한 출력을 갖게 된다.

이상 설명한 내용을 통해 본 기술 분야의 통상의 지식을 가진 자라면 본 발명의 상기 구조로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서 본 발명의 실질적인 기술적 보호 범위는 첨부된 등록 청구범위의 기술적 사항에 의해 정해져야 할 것이다.

이상에서 상술한 바와 같이 본 발명은, 최근 아날로그 VLSI 설계에서 가장 대표적 시스템인 디지털 아날로그 컨버터, LCD 드라이버 인터페이스등의 전류 구동 시스템에서 최종 출력단의 출력 전류를 전압으로 변환시키기 위하여 구현하던 종단저항을 상기에서 논한 CMOS공정상 발생할 수 있는 저항 값의 오차 때문에 칩 내부에 구현하지 못하였지만 상기에서 제안하는 전류 바이어스 회로(도2)와 모니터링 저항과 종단저항을 한 웰(Well)에 레이아웃 하는 방법(도

3)을 통하여 최종 출력단의 전압 에러를 최소화 하도록 한다.

또한 외부 정 전압을 시스템에 미러링 하는 경우에도 상기와 같은 방법을 이용하여 오차 없이 다음 단 시스템에 정확히 전달할 수 있게 된다. 이러한 방법으로 시스템 칩에서 외부에 면적상 크게 차지하던 저항의 면적을 칩의 내부로 구현하면서 매우 효율적인 시스템 배치를 도모할 수 있게 되고 칩 내부에 구현한 CMOS 저항의 오차에 의한 출력의 오차를 억제하는 효과와 구동능력을 향상시키는 효과를 동시에 얻을 수 있다.

도 1은 일반적인 전류구동 시스템에 공급하는 전압 발생회로

도 2는 본 발명의 전류구동 시스템에 공급하는 전압발생회로

도 3은 본 발명의 모니터링 저항의 레이아웃의 단면도

Claims (3)

1. 전류 구동시스템(221)에 구동전류(IREF)를 미러링하기 위한 전류 바이어스 회로(200)에 있어서 외부에서 인가되는 기준 전압(Vref)을 연산 증폭기(210)의 양의 입력단자에 입력받고 음의 입력단자에 통상적인 캐스코드 전류 바이어스 회로단의 전류 생성을 위한 저항(R2)의 한쪽 단자의 전압(V2)을 입력받고 연산증폭기의 출력단자(V1)는 전류 조절 트랜지스터(N1,N2)의 게이트단자에 연결되는 부 궤환 구조의 기준 전류(IREF) 발생부(200)와 상기 기준 전류(IREF) 발생부(200)에서 전류 바이어스단(200)의 저항 R2의 전압(V2)과 기준 전압(Vref)에 의해 소정의 레벨로 안정된 전류(Iref)를 뒷단의 시스템(221)로 전류를 미러링 하는 전류 바이어스 구조를 특징으로 하는 전압 미러 회로.
2. 상기 1항을 포함하고 전류 구동 시스템(221)의 최종 출력 전류(I2)를 전압으로 변환시키기 위해 저항 R3, R4가 칩 내부의 최종 출력단(220)에 연결되고 전류 바이어스단(200) 저항 R1, R2가 공정오차에 의한 종단저항(R3, R4)의 오차를 감지하는 구조로서 전류 구동 시스템(221)의 출력단(220)의 종단저항(R3, R4)사이에 위치하도록 한 형태를 특징으로 하는 구조
3. 상기 2항에 있어서 기준 전류 바이어스단(200)의 모니터링 저항 R1, R2와 시스템(221)의 최종 출력 전류를 전압으로 변환시키는 종단 저항 R3, R4가 같은 크기의 유니트(Unit) 저항(310)의 배수를 이용하고 이의 레이아웃시 칩 내부의 같은 웰(Well)(330)에 도3과 같이 유니트 사이즈 배수의 저항(310)으로 종단저항(Termination Resistor) R3, R4의 가운데 영역에 기준전류 바이어스단(200)의 모니터링 저항 R1, R2를 구현하고 같은 Well(330)내에 모니터링저항(R1,R2) 의 좌우에 동일하고 한쪽 방향으로 나란하게 되도록 레이아웃을 구성하는 것을 특징으로 하는 전압오차 보정회로 레이아웃 기법.