JPH10173452A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10173452A JPH10173452A JP33604396A JP33604396A JPH10173452A JP H10173452 A JPH10173452 A JP H10173452A JP 33604396 A JP33604396 A JP 33604396A JP 33604396 A JP33604396 A JP 33604396A JP H10173452 A JPH10173452 A JP H10173452A
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- transistors
- transistor
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Abstract
(57)【要約】
【課題】 ミュート及びボリューム切換え時のノイズ発
生を抑制したボリューム回路を持つ半導体集積回路を提
供する。 【解決手段】 入力信号のレベルを調整して取り出す第
１の可変抵抗回路ＶＲ１と、この第１の可変抵抗回路Ｖ
Ｒ１から取り出された信号が入力される第１の演算増幅
器ＯＰ１を用いた電圧フォロアと、この電圧フォロアの
出力がレベル調整用の第２の可変抵抗回路ＶＲ２を介し
て信号入力端子に供給される第２の演算増幅器ＯＰ２を
用いた可変利得アンプとを有するボリューム回路が集積
形成された半導体集積回路において、第１の演算増幅器
ＯＰ１と第２の演算増幅器ＯＰ２を互いに隣接する位置
に配置して、ミュート及びボリューム切換え時のノイズ
発生を抑制した。
生を抑制したボリューム回路を持つ半導体集積回路を提
供する。 【解決手段】 入力信号のレベルを調整して取り出す第
１の可変抵抗回路ＶＲ１と、この第１の可変抵抗回路Ｖ
Ｒ１から取り出された信号が入力される第１の演算増幅
器ＯＰ１を用いた電圧フォロアと、この電圧フォロアの
出力がレベル調整用の第２の可変抵抗回路ＶＲ２を介し
て信号入力端子に供給される第２の演算増幅器ＯＰ２を
用いた可変利得アンプとを有するボリューム回路が集積
形成された半導体集積回路において、第１の演算増幅器
ＯＰ１と第２の演算増幅器ＯＰ２を互いに隣接する位置
に配置して、ミュート及びボリューム切換え時のノイズ
発生を抑制した。
Description
【０００１】
【発明の属する技術分野】この発明は、ボリューム回路
等を構成する二つの演算増幅器が集積形成された半導体
集積回路に関する。
等を構成する二つの演算増幅器が集積形成された半導体
集積回路に関する。
【０００２】
【従来の技術】音声信号を扱う半導体集積回路のボリュ
ーム回路として、従来図９に示すように二つの演算増幅
器ＯＰ１，ＯＰ２を用いたものが知られている。入力信
号ＩＮは可変抵抗ＶＲ１で電圧レベルが調整され、演算
増幅器ＯＰ１を用いた電圧フォロアを介して、可変利得
アンプに入力される。可変利得アンプは、演算増幅器Ｏ
Ｐ２と、その入力抵抗となる可変抵抗ＶＲ２により構成
されている。
ーム回路として、従来図９に示すように二つの演算増幅
器ＯＰ１，ＯＰ２を用いたものが知られている。入力信
号ＩＮは可変抵抗ＶＲ１で電圧レベルが調整され、演算
増幅器ＯＰ１を用いた電圧フォロアを介して、可変利得
アンプに入力される。可変利得アンプは、演算増幅器Ｏ
Ｐ２と、その入力抵抗となる可変抵抗ＶＲ２により構成
されている。
【０００３】可変抵抗ＶＲ１，ＶＲ２は実際には、ラダ
ー抵抗とスイッチ群により構成されて、それぞれのスイ
ッチの選択により入力信号レベルの調整と利得調整が行
われる。この従来のボリューム回路では、入力信号ゼロ
（無音）時またはゼロ入力信号ミュート（消音）時、及
び電圧レベルの変化時（即ちボリューム切換え時）に、
“ボッ”というノイズが発生する。この“ボッ”音の原
因は、二つの演算増幅器ＯＰ１，ＯＰ２のオフセット電
圧の差に起因する。このことを具体的に以下に説明す
る。
ー抵抗とスイッチ群により構成されて、それぞれのスイ
ッチの選択により入力信号レベルの調整と利得調整が行
われる。この従来のボリューム回路では、入力信号ゼロ
（無音）時またはゼロ入力信号ミュート（消音）時、及
び電圧レベルの変化時（即ちボリューム切換え時）に、
“ボッ”というノイズが発生する。この“ボッ”音の原
因は、二つの演算増幅器ＯＰ１，ＯＰ２のオフセット電
圧の差に起因する。このことを具体的に以下に説明す
る。
【０００４】図１０は、図９のボリューム回路のボリュ
ーム動作時の等価回路である。演算増幅器ＯＰ１，ＯＰ
２のオフセット電圧をそれぞれ、ＶOF1 ，ＶOF2 とする
と、入力信号電圧ｖｉに対して、図１０の状態で各部の
電圧電流関係は、下記数１のように表される。
ーム動作時の等価回路である。演算増幅器ＯＰ１，ＯＰ
２のオフセット電圧をそれぞれ、ＶOF1 ，ＶOF2 とする
と、入力信号電圧ｖｉに対して、図１０の状態で各部の
電圧電流関係は、下記数１のように表される。
【０００５】
【数１】
【０００６】数１から、電流を消去して出力電圧ｖｏを
求めると、下記数２のようになる。
求めると、下記数２のようになる。
【０００７】
【数２】
【０００８】数２から、ｖｉ＝０の無音時は、出力電圧
ｖｏは次のようになる。
ｖｏは次のようになる。
【０００９】
【数３】
【００１０】一方、ミュート時は、その等価回路は、可
変抵抗ＶＲ１の制御により入力信号レベルがゼロとな
り、可変抵抗ＶＲ２の制御によりここから演算増幅器Ｏ
Ｐ２の入力端子への経路は切られて、図１１のようにな
る。このとき、出力電圧ｖｏは、下記数４となる。
変抵抗ＶＲ１の制御により入力信号レベルがゼロとな
り、可変抵抗ＶＲ２の制御によりここから演算増幅器Ｏ
Ｐ２の入力端子への経路は切られて、図１１のようにな
る。このとき、出力電圧ｖｏは、下記数４となる。
【００１１】
【数４】
【００１２】数３と数４の差分、（Ｒｆ／Ｒｓ）（ＶOF
1−ＶOF2）が、無音時とミュート時の出力の差であり、
従って二つの演算増幅器ＯＰ１，ＯＰ２のオフセット電
圧の差が“ボッ”音の原因となる。また、数３の右辺が
示すように、抵抗ＲｆとＲｓのボリューム調整により直
流電圧成分が変動することによる“ボッ”音が発生す
る。
1−ＶOF2）が、無音時とミュート時の出力の差であり、
従って二つの演算増幅器ＯＰ１，ＯＰ２のオフセット電
圧の差が“ボッ”音の原因となる。また、数３の右辺が
示すように、抵抗ＲｆとＲｓのボリューム調整により直
流電圧成分が変動することによる“ボッ”音が発生す
る。
【００１３】
【発明が解決しようとする課題】上述のように従来のボ
リューム回路では、二つの演算増幅器のオフセット電圧
の差がミュートとボリューム切換え時の“ボッ”音の原
因となっていた。この発明は、上記事情を考慮してなさ
れたもので、二つの演算増幅器の特性のばらつきを効果
的に低減した半導体集積回路、特にミュートとボリュー
ム切換え時のノイズ発生を抑制したボリューム回路を有
する半導体集積回路を提供することを目的としている。
リューム回路では、二つの演算増幅器のオフセット電圧
の差がミュートとボリューム切換え時の“ボッ”音の原
因となっていた。この発明は、上記事情を考慮してなさ
れたもので、二つの演算増幅器の特性のばらつきを効果
的に低減した半導体集積回路、特にミュートとボリュー
ム切換え時のノイズ発生を抑制したボリューム回路を有
する半導体集積回路を提供することを目的としている。
【００１４】
【課題を解決するための手段】この発明は、入力信号の
電圧レベルを調整して取り出す第１の可変抵抗手段と、
この第１の可変抵抗手段から取り出された信号が入力さ
れる第１の演算増幅器を用いた電圧フォロアと、この電
圧フォロアの出力がレベル調整用の第２の可変抵抗手段
を介して信号入力端子に供給される第２の演算増幅器を
用いた可変利得アンプとを有するボリューム回路が集積
形成された半導体集積回路において、前記第１の演算増
幅器と前記第２の演算増幅器は互いに隣接する位置に配
置されていることを特徴としている。この発明において
好ましくは、前記第１の演算増幅器の差動トランジスタ
対と前記第２の演算増幅器の差動トランジスタ対が互い
に隣接する位置に配置されていることを特徴とする。
電圧レベルを調整して取り出す第１の可変抵抗手段と、
この第１の可変抵抗手段から取り出された信号が入力さ
れる第１の演算増幅器を用いた電圧フォロアと、この電
圧フォロアの出力がレベル調整用の第２の可変抵抗手段
を介して信号入力端子に供給される第２の演算増幅器を
用いた可変利得アンプとを有するボリューム回路が集積
形成された半導体集積回路において、前記第１の演算増
幅器と前記第２の演算増幅器は互いに隣接する位置に配
置されていることを特徴としている。この発明において
好ましくは、前記第１の演算増幅器の差動トランジスタ
対と前記第２の演算増幅器の差動トランジスタ対が互い
に隣接する位置に配置されていることを特徴とする。
【００１５】この発明はまた、入力信号の電圧レベルを
調整して取り出す第１の可変抵抗手段と、この第１の可
変抵抗手段から取り出された信号が入力される第１の演
算増幅器を用いた電圧フォロアと、この電圧フォロアの
出力がレベル調整用の第２の可変抵抗手段を介して信号
入力端子に供給される第２の演算増幅器を用いた可変利
得アンプとを有するボリューム回路が集積形成された半
導体集積回路において、第１の列上に連続して配置され
た第１〜第４のトランジスタと、第１の列に隣接する第
２の列上にそれぞれ前記第１〜第４のトランジスタに隣
接して連続して配置された第５〜第８のトランジスタを
有し、前記第１の演算増幅器の差動トランジスタ対の一
方が第１と第７のトランジスタの並列接続により、他方
が第３と第５のトランジスタの並列接続により構成さ
れ、前記第２の演算増幅器の差動トランジスタ対の一方
が第２と第８のトランジスタの並列接続により、他方が
第４と第６のトランジスタの並列接続により構成されて
いることを特徴としている。
調整して取り出す第１の可変抵抗手段と、この第１の可
変抵抗手段から取り出された信号が入力される第１の演
算増幅器を用いた電圧フォロアと、この電圧フォロアの
出力がレベル調整用の第２の可変抵抗手段を介して信号
入力端子に供給される第２の演算増幅器を用いた可変利
得アンプとを有するボリューム回路が集積形成された半
導体集積回路において、第１の列上に連続して配置され
た第１〜第４のトランジスタと、第１の列に隣接する第
２の列上にそれぞれ前記第１〜第４のトランジスタに隣
接して連続して配置された第５〜第８のトランジスタを
有し、前記第１の演算増幅器の差動トランジスタ対の一
方が第１と第７のトランジスタの並列接続により、他方
が第３と第５のトランジスタの並列接続により構成さ
れ、前記第２の演算増幅器の差動トランジスタ対の一方
が第２と第８のトランジスタの並列接続により、他方が
第４と第６のトランジスタの並列接続により構成されて
いることを特徴としている。
【００１６】この発明は更に、互いに隣接する第１及び
第２の演算増幅器が集積形成された半導体集積回路にお
いて、第１の列上に連続して配置された第１〜第４のト
ランジスタと、第１の列に隣接する第２の列上にそれぞ
れ前記第１〜第４のトランジスタに隣接して連続して配
置された第５〜第８のトランジスタを有し、前記第１の
演算増幅器の差動トランジスタ対の一方が第１と第７の
トランジスタの並列接続により、他方が第３と第５のト
ランジスタの並列接続により構成され、前記第２の演算
増幅器の差動トランジスタ対の一方が第２と第８のトラ
ンジスタの並列接続により、他方が第４と第６のトラン
ジスタの並列接続により構成されていることを特徴とし
ている。
第２の演算増幅器が集積形成された半導体集積回路にお
いて、第１の列上に連続して配置された第１〜第４のト
ランジスタと、第１の列に隣接する第２の列上にそれぞ
れ前記第１〜第４のトランジスタに隣接して連続して配
置された第５〜第８のトランジスタを有し、前記第１の
演算増幅器の差動トランジスタ対の一方が第１と第７の
トランジスタの並列接続により、他方が第３と第５のト
ランジスタの並列接続により構成され、前記第２の演算
増幅器の差動トランジスタ対の一方が第２と第８のトラ
ンジスタの並列接続により、他方が第４と第６のトラン
ジスタの並列接続により構成されていることを特徴とし
ている。
【００１７】この発明によると、ボリューム回路を構成
する第１，第２の演算増幅器を隣接配置することによ
り、集積回路製造プロセスのばらつきがあったとして
も、第１，第２の演算増幅器のオフセット電圧の差が小
さい状態が得られ、従ってこれらの演算増幅器のオフセ
ット電圧の差に起因するミュート及びボリューム切換え
時のノイズ発生を抑制することができる。特に、第１，
第２の演算増幅器の差動トランジスタ対を隣接配置する
ことにより、より効果的にミュート及びボリューム切換
え時のノイズ発生を抑制することができる。
する第１，第２の演算増幅器を隣接配置することによ
り、集積回路製造プロセスのばらつきがあったとして
も、第１，第２の演算増幅器のオフセット電圧の差が小
さい状態が得られ、従ってこれらの演算増幅器のオフセ
ット電圧の差に起因するミュート及びボリューム切換え
時のノイズ発生を抑制することができる。特に、第１，
第２の演算増幅器の差動トランジスタ対を隣接配置する
ことにより、より効果的にミュート及びボリューム切換
え時のノイズ発生を抑制することができる。
【００１８】更にこの発明においては、第１の列上に連
続して配置された第１〜第４のトランジスタと、第１の
列に隣接する第２の列上に第１〜第４のトランジスタに
隣接して連続して配置された第５〜第８のトランジスタ
を用いて、２個ずつのトランジスタの並列接続によって
第１，第２の演算増幅器の差動トランジスタ対を構成す
る。この場合、並列接続する２個ずつのトランジスタの
組み合わせを、たすき掛け配置、即ち、第１の演算増幅
器については第１と第７，第３と第５のトランジスタの
並列接続とし、第２の演算増幅器については第２と第
８，第４と第６のトランジスタの並列接続とする。これ
により、隣接配置される第１及び第２の二つの演算増幅
器の差動トランジスタ対の特性のばらつきは極めて小さ
いものとなり、特にボリューム回路に適用したときに一
層効果的にミュート及びボリューム切換え時のノイズ低
減が図られる。
続して配置された第１〜第４のトランジスタと、第１の
列に隣接する第２の列上に第１〜第４のトランジスタに
隣接して連続して配置された第５〜第８のトランジスタ
を用いて、２個ずつのトランジスタの並列接続によって
第１，第２の演算増幅器の差動トランジスタ対を構成す
る。この場合、並列接続する２個ずつのトランジスタの
組み合わせを、たすき掛け配置、即ち、第１の演算増幅
器については第１と第７，第３と第５のトランジスタの
並列接続とし、第２の演算増幅器については第２と第
８，第４と第６のトランジスタの並列接続とする。これ
により、隣接配置される第１及び第２の二つの演算増幅
器の差動トランジスタ対の特性のばらつきは極めて小さ
いものとなり、特にボリューム回路に適用したときに一
層効果的にミュート及びボリューム切換え時のノイズ低
減が図られる。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
る半導体集積回路のボリューム回路部の等価回路であ
る。信号入力端子ＩＮには、入力信号レベルを減衰させ
る第１の可変抵抗回路ＶＲ１が設けられている。第１の
可変抵抗回路ＶＲ１は、入力端子ＩＮと基準電位端子Ｖ
REF の間に直列接続された抵抗Ｒ１（Ｒ11，Ｒ12，…）
とその接続ノードを選択するスイッチＳ１（Ｓ11，Ｓ1
2，…）を組み合わせて構成されている。スイッチＳ１
の選択により電圧レベルが調整された信号は、第１の演
算増幅器０Ｐ１を用いた電圧フォロアを介して第２の可
変抵抗回路ＶＲ２に供給される。
の実施例を説明する。図１は、この発明の一実施例に係
る半導体集積回路のボリューム回路部の等価回路であ
る。信号入力端子ＩＮには、入力信号レベルを減衰させ
る第１の可変抵抗回路ＶＲ１が設けられている。第１の
可変抵抗回路ＶＲ１は、入力端子ＩＮと基準電位端子Ｖ
REF の間に直列接続された抵抗Ｒ１（Ｒ11，Ｒ12，…）
とその接続ノードを選択するスイッチＳ１（Ｓ11，Ｓ1
2，…）を組み合わせて構成されている。スイッチＳ１
の選択により電圧レベルが調整された信号は、第１の演
算増幅器０Ｐ１を用いた電圧フォロアを介して第２の可
変抵抗回路ＶＲ２に供給される。
【００２０】第２の可変抵抗回路ＶＲ２は、電圧フォロ
ア出力端子とボリューム回路出力端子ＯＵＴの間に直列
接続された抵抗Ｒ２（Ｒ21，Ｒ22，…）と、これらの抵
抗の接続ノードを選択するスイッチＳ２（Ｓ21，Ｓ22，
…）により構成されている。スイッチＳ２の一端は共通
に第２の演算増幅器ＯＰ２の反転入力端子に接続されて
いる。第２の演算増幅器ＯＰ２の非反転入力端子は基準
電位端子ＶREF に接続されている。これらの第２の可変
抵抗回路ＶＲ２と第２の演算増幅器ＯＰ２とにより、ス
イッチＳ２のいずれかを選択することで抵抗を選択して
利得調整ができる可変利得アンプが構成されている。第
１及び第２の可変抵抗回路ＶＲ１及びＶＲ２内のスイッ
チＳＭ（ＳＭ１，ＳＭ２）はいずれも、ミュート時にオ
ンされるスイッチである。
ア出力端子とボリューム回路出力端子ＯＵＴの間に直列
接続された抵抗Ｒ２（Ｒ21，Ｒ22，…）と、これらの抵
抗の接続ノードを選択するスイッチＳ２（Ｓ21，Ｓ22，
…）により構成されている。スイッチＳ２の一端は共通
に第２の演算増幅器ＯＰ２の反転入力端子に接続されて
いる。第２の演算増幅器ＯＰ２の非反転入力端子は基準
電位端子ＶREF に接続されている。これらの第２の可変
抵抗回路ＶＲ２と第２の演算増幅器ＯＰ２とにより、ス
イッチＳ２のいずれかを選択することで抵抗を選択して
利得調整ができる可変利得アンプが構成されている。第
１及び第２の可変抵抗回路ＶＲ１及びＶＲ２内のスイッ
チＳＭ（ＳＭ１，ＳＭ２）はいずれも、ミュート時にオ
ンされるスイッチである。
【００２１】第１，第２の可変抵抗回路ＶＲ１，ＶＲ２
のスイッチＳ１，Ｓ２及びＳＭは、具体的にはＣＭＯＳ
スイッチにより構成される。これらのスイッチＳ１，Ｓ
２及びＳＭのオンオフをボリューム調整信号Ｌ０〜Ｌ４
およびミュート信号Ｍｕｔｅにより選択するためにデコ
ーダＤＥＣが設けられている。このボリューム回路は等
価的に先に説明した図９と同じであり、任意のボリュー
ム状態で図１０のようになり、ミュート信号Ｍｕｔｅが
入ったときは第１，第２の可変抵抗回路ＶＲ１，ＶＲ２
のスイッチＳ１，Ｓ２は全てオフ、またスイッチＳＭが
全てオンになって、図１１の状態になる。
のスイッチＳ１，Ｓ２及びＳＭは、具体的にはＣＭＯＳ
スイッチにより構成される。これらのスイッチＳ１，Ｓ
２及びＳＭのオンオフをボリューム調整信号Ｌ０〜Ｌ４
およびミュート信号Ｍｕｔｅにより選択するためにデコ
ーダＤＥＣが設けられている。このボリューム回路は等
価的に先に説明した図９と同じであり、任意のボリュー
ム状態で図１０のようになり、ミュート信号Ｍｕｔｅが
入ったときは第１，第２の可変抵抗回路ＶＲ１，ＶＲ２
のスイッチＳ１，Ｓ２は全てオフ、またスイッチＳＭが
全てオンになって、図１１の状態になる。
【００２２】この実施例においては、ボリューム回路は
規格化されたセルの配置配線により構成され、その基本
レイアウトは図２のようになる。即ち、第１，第２の演
算増幅器ＯＰ１，ＯＰ２が互いに隣接して配置され、こ
れらを挟んで第１，第２の可変抵抗回路ＶＲ１，ＶＲ２
が配置され、更にその外側にデコーダＤＥＣが配置され
る。
規格化されたセルの配置配線により構成され、その基本
レイアウトは図２のようになる。即ち、第１，第２の演
算増幅器ＯＰ１，ＯＰ２が互いに隣接して配置され、こ
れらを挟んで第１，第２の可変抵抗回路ＶＲ１，ＶＲ２
が配置され、更にその外側にデコーダＤＥＣが配置され
る。
【００２３】第１，第２の演算増幅器ＯＰ１，ＯＰ２は
それぞれ、図４に示すように、差動トランジスタ対を構
成するＰＭＯＳトランジスタ（Ｐ１，Ｐ２），（Ｐ３，
Ｐ４）と、カレントミラー回路による能動負荷を構成す
るＮＭＯＳトランジスタ（Ｎ１，Ｎ２），（Ｎ３，Ｎ
４）を主体として構成される。そして、図２のレイアウ
トにおいて好ましくは、図３に示すように、各演算増幅
器ＯＰ１，ＯＰ２の差動トランジスタ対（Ｐ１，Ｐ２）
と（Ｐ３，Ｐ４）とが互いに隣接する位置に配置され
る。図３では、能動負荷のＮＭＯＳトランジスタ対（Ｎ
１，Ｎ２）と（Ｎ３，Ｎ４）も、差動トランジスタ対と
同様に隣接配置された例を示している。
それぞれ、図４に示すように、差動トランジスタ対を構
成するＰＭＯＳトランジスタ（Ｐ１，Ｐ２），（Ｐ３，
Ｐ４）と、カレントミラー回路による能動負荷を構成す
るＮＭＯＳトランジスタ（Ｎ１，Ｎ２），（Ｎ３，Ｎ
４）を主体として構成される。そして、図２のレイアウ
トにおいて好ましくは、図３に示すように、各演算増幅
器ＯＰ１，ＯＰ２の差動トランジスタ対（Ｐ１，Ｐ２）
と（Ｐ３，Ｐ４）とが互いに隣接する位置に配置され
る。図３では、能動負荷のＮＭＯＳトランジスタ対（Ｎ
１，Ｎ２）と（Ｎ３，Ｎ４）も、差動トランジスタ対と
同様に隣接配置された例を示している。
【００２４】この様に、二つの演算増幅器ＯＰ１，ＯＰ
２を隣接させてレイアウトすることにより、図１０，図
１１に示した二つの演算増幅器ＯＰ１，ＯＰ２のオフセ
ット電圧ＶOF1，ＶOF2の差は小さいものとなる。これに
より、先に数３および数４で説明した無音時とミュート
時の出力の差がほぼゼロの状態になり、従ってミュート
時に“ボッ”音が発生しない。また、ボリューム切換え
時の直流電圧成分変動がほぼゼロになり、ボリューム切
換え時の“ボッ”音も発生しない。
２を隣接させてレイアウトすることにより、図１０，図
１１に示した二つの演算増幅器ＯＰ１，ＯＰ２のオフセ
ット電圧ＶOF1，ＶOF2の差は小さいものとなる。これに
より、先に数３および数４で説明した無音時とミュート
時の出力の差がほぼゼロの状態になり、従ってミュート
時に“ボッ”音が発生しない。また、ボリューム切換え
時の直流電圧成分変動がほぼゼロになり、ボリューム切
換え時の“ボッ”音も発生しない。
【００２５】より好ましい実施例においては、二つの演
算増幅器ＯＰ１，ＯＰ２の差動トランジスタ対（Ｐ１，
Ｐ２），（Ｐ３，Ｐ４）は、図５に示すように、二つず
つのＰＭＯＳトランジスタ（Ｐ11，Ｐ12），（Ｐ21，Ｐ
22），（Ｐ31，Ｐ32），（Ｐ41，Ｐ42）の並列接続によ
って構成される。これらのＰＭＯＳトランジスタの組み
合わせは具体的には、図６に示すように、第１の列上に
連続する第１〜第４のＰＭＯＳトランジスタ〜と、
これら第１の列と隣接する第２の列上にそれぞれ第１〜
第４のＰＭＯＳトランジスタ〜と隣接して配置され
る第５〜第８のＰＭＯＳトランジスタ〜を用いて、
破線で示すようなたすき掛けにより行われる。なお図６
の縦方向に隣接する第１，第５のＰＭＯＳトランジスタ
，の組、第２，第６のＰＭＯＳトランジスタ，
の組、第３，第７のＰＭＯＳトランジスタ，の組、
第４，第８のＰＭＯＳトランジスタ，の組はそれぞ
れ、共通のｎ型ウェル６１内に形成される。
算増幅器ＯＰ１，ＯＰ２の差動トランジスタ対（Ｐ１，
Ｐ２），（Ｐ３，Ｐ４）は、図５に示すように、二つず
つのＰＭＯＳトランジスタ（Ｐ11，Ｐ12），（Ｐ21，Ｐ
22），（Ｐ31，Ｐ32），（Ｐ41，Ｐ42）の並列接続によ
って構成される。これらのＰＭＯＳトランジスタの組み
合わせは具体的には、図６に示すように、第１の列上に
連続する第１〜第４のＰＭＯＳトランジスタ〜と、
これら第１の列と隣接する第２の列上にそれぞれ第１〜
第４のＰＭＯＳトランジスタ〜と隣接して配置され
る第５〜第８のＰＭＯＳトランジスタ〜を用いて、
破線で示すようなたすき掛けにより行われる。なお図６
の縦方向に隣接する第１，第５のＰＭＯＳトランジスタ
，の組、第２，第６のＰＭＯＳトランジスタ，
の組、第３，第７のＰＭＯＳトランジスタ，の組、
第４，第８のＰＭＯＳトランジスタ，の組はそれぞ
れ、共通のｎ型ウェル６１内に形成される。
【００２６】図７は、図６に破線で示したたすき掛けの
組み合わせによる、図５の等価回路で示される差動トラ
ンジスタ対の具体的なレイアウト例を示す。各ＰＭＯＳ
トランジスタ〜は図では、斜線を施した一つのポリ
シリコンゲート電極とこれを挟むソース，ドレインとで
表しているが、より具体的には、例えば図８に示すよう
に、それぞれが更にチャネル幅の短い複数のトランジス
タの併設構造とする。図７に示す配線は模式的に示して
いるが、図の縦方向配線を第１層Ａｌ配線、横方向配線
を第２層Ａｌ配線とする２層配線により実現している。
図７のソース端子Ｓ１、ゲート端子Ｇ１，Ｇ２およびド
レイン端子Ｄ１，Ｄ２は、それぞれ図５の第１の演算増
幅器ＯＰ１側の差動トランジスタ対の端子と対応し、ソ
ース端子Ｓ２、ゲート端子Ｇ３，Ｇ４およびドレイン端
子Ｄ３，Ｄ４も同様、それぞれ図５の第２の演算増幅器
ＯＰ２側の端子と対応する。
組み合わせによる、図５の等価回路で示される差動トラ
ンジスタ対の具体的なレイアウト例を示す。各ＰＭＯＳ
トランジスタ〜は図では、斜線を施した一つのポリ
シリコンゲート電極とこれを挟むソース，ドレインとで
表しているが、より具体的には、例えば図８に示すよう
に、それぞれが更にチャネル幅の短い複数のトランジス
タの併設構造とする。図７に示す配線は模式的に示して
いるが、図の縦方向配線を第１層Ａｌ配線、横方向配線
を第２層Ａｌ配線とする２層配線により実現している。
図７のソース端子Ｓ１、ゲート端子Ｇ１，Ｇ２およびド
レイン端子Ｄ１，Ｄ２は、それぞれ図５の第１の演算増
幅器ＯＰ１側の差動トランジスタ対の端子と対応し、ソ
ース端子Ｓ２、ゲート端子Ｇ３，Ｇ４およびドレイン端
子Ｄ３，Ｄ４も同様、それぞれ図５の第２の演算増幅器
ＯＰ２側の端子と対応する。
【００２７】この様にして、図５の第１の演算増幅器Ｏ
Ｐ１側の差動トランジスタ対の一方（Ｐ11，Ｐ12）が第
１，第７のトランジスタ，の併設構造、他方（Ｐ2
1，Ｐ22）が第５，第３のトランジスタ，の併設構
造により構成され、第２の演算増幅器ＯＰ２の差動トラ
ンジスタ対の一方（Ｐ31，Ｐ32）が第８，第２のトラン
ジスタ，の併設構造、他方（Ｐ41，Ｐ42）が第４，
第６のトランジスタ，の併設構造により構成され
る。
Ｐ１側の差動トランジスタ対の一方（Ｐ11，Ｐ12）が第
１，第７のトランジスタ，の併設構造、他方（Ｐ2
1，Ｐ22）が第５，第３のトランジスタ，の併設構
造により構成され、第２の演算増幅器ＯＰ２の差動トラ
ンジスタ対の一方（Ｐ31，Ｐ32）が第８，第２のトラン
ジスタ，の併設構造、他方（Ｐ41，Ｐ42）が第４，
第６のトランジスタ，の併設構造により構成され
る。
【００２８】以上のように、規則的に配列される要素ト
ランジスタのたすき掛けの組み合わせにより、二つの演
算増幅器ＯＰ１，ＯＰ２の差動トランジスタ対を構成す
ることにより、二つの演算増幅器ＯＰ１，ＯＰ２の差動
トランジスタ対の特性のばらつきが殆どない状態が得ら
れ、従って二つの演算増幅器ＯＰ１，ＯＰ２のオフセッ
ト電圧のばらつきが殆どない状態が得られる。
ランジスタのたすき掛けの組み合わせにより、二つの演
算増幅器ＯＰ１，ＯＰ２の差動トランジスタ対を構成す
ることにより、二つの演算増幅器ＯＰ１，ＯＰ２の差動
トランジスタ対の特性のばらつきが殆どない状態が得ら
れ、従って二つの演算増幅器ＯＰ１，ＯＰ２のオフセッ
ト電圧のばらつきが殆どない状態が得られる。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、ボ
リューム回路を構成する二つの演算増幅器を隣接させて
配置することにより、それらのオフセット電圧の差に起
因するミュートとボリューム切換え時のノイズ発生を抑
制したボリューム回路内蔵の半導体集積回路を得ること
ができる。
リューム回路を構成する二つの演算増幅器を隣接させて
配置することにより、それらのオフセット電圧の差に起
因するミュートとボリューム切換え時のノイズ発生を抑
制したボリューム回路内蔵の半導体集積回路を得ること
ができる。
【図１】 この発明の一実施例におけるボリューム回路
を示す。
を示す。
【図２】 同実施例の各回路部のレイアウト例を示す。
【図３】 同実施例の各回路部のより好ましいレイアウ
ト例を示す。
ト例を示す。
【図４】 同実施例の二つの演算増幅器の等価回路を示
す。
す。
【図５】 他の実施例の二つの演算増幅器における差動
トランジスタ対の構成を示す。
トランジスタ対の構成を示す。
【図６】 同実施例の差動トランジスタ対のレイアウト
例を示す。
例を示す。
【図７】 図６のレイアウト例をより具体的に示す。
【図８】 図７の一つのトランジスタ部の拡大レイアウ
ト例を示す。
ト例を示す。
【図９】 従来のボリューム回路の構成を示す。
【図１０】 同ボリューム回路のボリューム動作時の等
価回路を示す。
価回路を示す。
【図１１】 同ボリューム回路のミュート時の等価回路
を示す。
を示す。
ＶＲ１…第１の可変抵抗回路、ＯＰ１…第１の演算増幅
器、ＶＲ２…第２の可変抵抗回路、ＯＰ２…第２の演算
増幅器、Ｐ１（Ｐ11，Ｐ12），Ｐ２（Ｐ21，Ｐ22）…差
動トランジスタ対、Ｐ３（Ｐ31，Ｐ32），Ｐ４（Ｐ41，
Ｐ42）…差動トランジスタ対、〜…第１〜第８のＰ
ＭＯＳトランジスタ。
器、ＶＲ２…第２の可変抵抗回路、ＯＰ２…第２の演算
増幅器、Ｐ１（Ｐ11，Ｐ12），Ｐ２（Ｐ21，Ｐ22）…差
動トランジスタ対、Ｐ３（Ｐ31，Ｐ32），Ｐ４（Ｐ41，
Ｐ42）…差動トランジスタ対、〜…第１〜第８のＰ
ＭＯＳトランジスタ。
Claims (4)
- 【請求項１】 入力信号の電圧レベルを調整して取り出
す第１の可変抵抗手段と、この第１の可変抵抗手段から
取り出された信号が入力される第１の演算増幅器を用い
た電圧フォロアと、この電圧フォロアの出力がレベル調
整用の第２の可変抵抗手段を介して信号入力端子に供給
される第２の演算増幅器を用いた可変利得アンプとを有
するボリューム回路が集積形成された半導体集積回路に
おいて、 前記第１の演算増幅器と前記第２の演算増幅器は互いに
隣接する位置に配置されていることを特徴とする半導体
集積回路。 - 【請求項２】 前記第１の演算増幅器の差動トランジス
タ対と前記第２の演算増幅器の差動トランジスタ対が互
いに隣接する位置に配置されていることを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 入力信号の電圧レベルを調整して取り出
す第１の可変抵抗手段と、この第１の可変抵抗手段から
取り出された信号が入力される第１の演算増幅器を用い
た電圧フォロアと、この電圧フォロアの出力がレベル調
整用の第２の可変抵抗手段を介して信号入力端子に供給
される第２の演算増幅器を用いた可変利得アンプとを有
するボリューム回路が集積形成された半導体集積回路に
おいて、 第１の列上に連続して配置された第１〜第４のトランジ
スタと、第１の列に隣接する第２の列上にそれぞれ前記
第１〜第４のトランジスタに隣接して連続して配置され
た第５〜第８のトランジスタを有し、 前記第１の演算増幅器の差動トランジスタ対の一方が第
１と第７のトランジスタの並列接続により、他方が第３
と第５のトランジスタの並列接続により構成され、 前記第２の演算増幅器の差動トランジスタ対の一方が第
２と第８のトランジスタの並列接続により、他方が第４
と第６のトランジスタの並列接続により構成されている
ことを特徴とする半導体集積回路。 - 【請求項４】 互いに隣接する第１及び第２の演算増幅
器が集積形成された半導体集積回路において、 第１の列上に連続して配置された第１〜第４のトランジ
スタと、第１の列に隣接する第２の列上にそれぞれ前記
第１〜第４のトランジスタに隣接して連続して配置され
た第５〜第８のトランジスタを有し、 前記第１の演算増幅器の差動トランジスタ対の一方が第
１と第７のトランジスタの並列接続により、他方が第３
と第５のトランジスタの並列接続により構成され、 前記第２の演算増幅器の差動トランジスタ対の一方が第
２と第８のトランジスタの並列接続により、他方が第４
と第６のトランジスタの並列接続により構成されている
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33604396A JPH10173452A (ja) | 1996-12-16 | 1996-12-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33604396A JPH10173452A (ja) | 1996-12-16 | 1996-12-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173452A true JPH10173452A (ja) | 1998-06-26 |
Family
ID=18295119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33604396A Pending JPH10173452A (ja) | 1996-12-16 | 1996-12-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016184820A (ja) * | 2015-03-25 | 2016-10-20 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1996
- 1996-12-16 JP JP33604396A patent/JPH10173452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016184820A (ja) * | 2015-03-25 | 2016-10-20 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| US10725489B2 (en) | 2015-03-25 | 2020-07-28 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041109 |