JPH10505989A

JPH10505989A - 低歪差動トランスコンダクタ出力カレントミラー

Info

Publication number: JPH10505989A
Application number: JP8526344A
Authority: JP
Inventors: ジェームズ，エル．ゴレッキー，
Original assignee: Lattice Semiconductor Corp
Current assignee: Lattice Semiconductor Corp
Priority date: 1995-03-01
Filing date: 1996-03-01
Publication date: 1998-06-09
Also published as: EP0759229A1; WO1996027238A1; AU5133396A

Abstract

(57)【要約】トランスコンダクタに使用するカレントミラーが開示される。本カレントミラーは、入力電流を電圧へ変化させる入力抵抗と、該入力抵抗に関してスケーリングされた値をもった出力抵抗と、該入力電圧及び該出力抵抗を横断しての電圧を検知する増幅器と、該増幅器の出力端へ結合しているゲート及び該出力抵抗へ結合しているソースを具備する出力トランジスタとを有している。このようなカレントミラーは低い歪を有するトランスコンダクタを効果的に提供する。

Description

【発明の詳細な説明】低歪差動トランスコンダクタ出力カレントミラー発明の背景本発明はカレントミラーに関するものであって、更に詳細には、トランスコンダクタ回路に使用する出力カレントミラーに関するものである。図１に示したような２個のトランジスタを有するカレントミラーを設けることは公知である。このようなカレントミラーにおいては、トランジスタＮ１はダイオード接続される。トランジスタＮ１のゲートはトランジスタＮ２のゲート及びドレインへ接続しており、従ってトランジスタＮ１及びＮ２の両方において強制的に同一のゲート対ソース電圧とさせる。トランジスタＮ１が「飽和」動作モードにある場合（即ち、Ｎ１のＶ_dsがＮ１のＶ_gs−Ｖ_tより大きく、尚Ｖ_dsはドレイン対ソース電圧であり、Ｖ_gsはゲート対ソース電圧であり、且つＶ_tはスレッシュホールド電圧である）、Ｎ１のドレインノードへの電流は理想的にはトランジスタのゲート幅の比によってＮ２のドレインノード内への電流に比例し且つトランジスタのゲート長に逆比例する。然しながら、スレッシュホールドの不整合が存在する場合、即ちＮ１のスレッシュホールド電圧がＮ２のスレッシュホールド電圧に等しくない場合には、Ｎ２のドレインにおける入力電流に関してＮ１のドレイン電流において深刻な歪が発生する。典型的に、トランジスタＮ１及びＮ２の間の１乃至２ｍＶのスレッシュホールドの不整合は、−６０ｄＢ以上の歪レベルを発生する場合がある。カレントミラーは、ＣＭＯＳにおける線形性が高く、歪が低く、連続時間のトランスコンダクタの設計において必要とされる。トランスコンダクタは、入力電圧を受取り且つ出力電流を発生する回路である。その出力電流の大きさは、受取った入力電圧に比例し、与えられた比の入力電圧変化に対して出力電流が変化する比は、トランスコンダクタの変換利得、即ち相互コンダクタンス（ＧＭ）として知られている。差動トランスコンダクタは、２つの入力端子の間に印加される差動電圧を受取り（同相モード電圧を無視）且つ２つの電流出力端子上に差動電流を発生する。当該技術において公知の差動トランスコンダクタ２０を図２に示してある。この回路のトポロジィは、通常、サーボフィードバックによって線形化されたデジェネレイテッドペア（ｄｅｇｅｎｅｒａｔｅｄｐａｉｒ）即ち縮退対として知られている。差動入力電圧、即ちＶ_L−Ｖ_Rが入力端子２２，２４上で受取られ、対応する差動電流が電流出力端子２６，２８において発生される。トランスコンダクタ２０は、電流源回路３０及び入力回路３２，３４を有している。電流源回路３０は、加算ノード３８，３９へＩ_O の量の電流を夫々供給する電流源３６，３７を有している。入力回路３２は、入力電圧端子２２へ結合されている非反転入力端と加算ノード３８へ結合している反転入力端とを具備するオペアンプ４０を有している。オペアンプ４０の出力端は、本実施例においてはＰチャンネルＭＯＳトランジスタとして示してあるトランジスタ４２のゲートを駆動する。トランジスタ４２は、加算ノード３８を電流出力端子２６へ結合している。入力回路３４は、入力電圧端子２４へ結合している非反転入力端子と加算ノード３９へ結合している反転入力端子とを具備するオペアンプ５０を有している。オペアンプ５０の出力端は、これもＰチャンネルＭＯＳトランジスタとして示してあるトランジスタ５２のゲートを駆動する。トランジスタ５２は、加算ノード３９を電流出力端子２８へ結合している。トランスコンダクタ２０は、更に、ＲΩの抵抗を具備する抵抗５４を有している。抵抗５４は、加算ノード３８を加算ノード３９へ結合している。電流出力端子２８，２９は夫々のカレントミラー５６，５７へ結合しており、これらのカレントミラーは、カレントミラー電流出力端子５８，５９に対して差動電流出力Ｉ_L′及びＩ_R′を供給する。カレントミラー５６，５７は、夫々のカレントミラーへ供給される電流に対して同一の比を持った出力電流を供給すべく同様の形態とされている。この回路の動作は、該トランスコンダクタの左側部分を参照することによって最も良く理解することが可能である。入力回路３２は、加算ノード３８の電圧を入力電圧端子２２上で受取られる電圧Ｖ_Lに強制的に追従させる。このことが発生するのは、オペアンプ４０の反転入力端へ結合している加算ノード３８の電圧がオペアンプ４０の反転入力端へ結合している電圧Ｖ_Lに追従するようにオペアンプ４０がトランジスタ４２のゲートを適宜の電圧へ駆動するからである。同様に、このトランスコンダクタの右側部分に関して説明すると、入力回路３４は、加算ノード３９の電圧を入力電圧端子２４上で受取った電圧Ｖ_Rに強制的に追従させる。このことが発生するのは、オペアンプ５０の反転入力端へ結合している加算ノード３９の電圧がオペアンプ５０の非反転入力端へ結合している電圧Ｖ_R に追従するようにオペアンプ５０がトランスジスタ５２のゲートを適宜の電圧へ駆動するからである。従って、加算ノード３８が入力電圧Ｖ_Lに追従し且つ加算ノード３９が入力電圧Ｖ_Rに追従するので、差動入力電圧Ｖ_L−Ｖ_Rが抵抗５４を横断して印加され、且つ（Ｖ_L−Ｖ_R）／Ｒの大きさの電流Ｉ_Sを加算ノード３８から加算ノード３９へ流させる。Ｖ_RがＶ_Lよりも大きさが大きい場合には、負の電流Ｉ_Sが加算ノード３８から加算ノード３９へ流れ、それは、勿論、加算ノード３９から加算ノード３８へ正の電流が流れることと等価である。加算ノード３８は電流源３６から電流Ｉ₀を受取り且つ加算ノード３９へ流れる電流Ｉ_Sを供給する。従って、トランジスタ４２のソースへ供給される正味の電流はＩ_O−Ｉ_Sであり、それはトランジスタ４２を介して電流出力端子２６へ供給される。同様に、加算ノード３９は電流源３７から電流Ｉ_Oを受取り且つ加算ノード３８から流れる電流Ｉ_Sを受取る。従って、トランジスタ５２のソースへ供給される正味の電流はＩ_O＋Ｉ_Sであり、それはトランジスタ５２を介して電流出力端子２８へ供給される。電流出力端子２６，２８は夫々の電流Ｉ_L及びＩ_Rをカレントミラー５６，５７へ供給し、これらのカレントミラーはカレントミラー電流出力端子５８，５９へ出力電流Ｉ_L′及びＩ_R′を供給する。電流Ｉ_L′及びＩ_R′は電流Ｉ_L及びＩ_Rに比例している。このトランスコンダクタにおいては、カレントミラー５６，５７のトランジスタＮ２は、該トランジスタのスレッシュホールド電圧＋トランジスタＮ２のドレインへの電流の平方根及びそのゲート幅及びゲート長に関連した過剰な電圧に等しいドレイン対ソース電圧を有している。従って、該トランスコンダクタの電流出力端子において存在するスレッシュホールド電圧はこの形態によって制限されている。ＢｉＣＭＯＳ又はバイポーラ技術を使用して実現されるカレントミラーを使用するトランスコンダクタにおいては、バイポーラトランジスタの固有のＶ_BE整合がトランスコンダクタ出力に対して歪を付加することのない高い線形性のカレントミラーを発生する。然しながら、図１に示したようなＣＭＯＳ技術を使用して実現したトランスコンダクタにおいては、トランスコンダクタの出力に位置させたカレントミラーは歪の発生源となる場合がある。カレントミラーを設計する場合の１つの挑戦は、カレントミラーにおいて使用する２個のＭＯＳ装置間のスレッシュホールド電圧Ｖtの通常の処理変動が低歪トランスコンダクタの設計を妨げる場合があるということである。発明の要約第一電圧を供給するために入力電流が通過される入力抵抗と、出力抵抗と、入力電圧及び出力抵抗を横断しての電圧を検知する増幅器と、該増幅器の出力端へ結合したゲート及び該出力抵抗へ結合したソースを具備する出力トランジスタとを有するカレントミラーをトランスコンダクタに設けることによって低歪のトランスコンダクタが効果的に提供されることが判明した。更に、該増幅器のフィードバック経路の出力抵抗ストリングにおいて複数個の抵抗アクセス経路を増幅器に設けることによってプログラム可能なカレントミラーを提供することが可能であり、それにより効果的にカレントミラーに起因する歪を減少させることが可能であることが判明した。これらの分岐はスイッチを使用して与えられる。増幅器の高入力インピーダンスのためにスイッチを介して電流が流れることはないので、これらのスイッチはプログラム可能カレントミラーに対してノイズ又は歪を発生させることはない。このようなシステムは固定型又はプログラム可能な電流分割器又は乗算器のいずれかとして実現することが可能である。更に、このようなシステムはサーボフィードバックによって線形化させた縮退対に基づくトランスコンダクタの入力スイング（振れ）を最大とさせ、即ち、出力端子に於ける電圧を可及的に低く維持することによってトランスコンダクタが高い線形性を維持しながら、入力電圧Ｖ_L又はＶ_Rの範囲を最大とさせる。本発明は、トランスコンダクタの出力端子に於いて存在するスレッシュホールド電圧を取除いている。更に、このようなシステムは、歪の発生源としてのＭＯＳスレッシュホールド不整合を効果的に取除いている。更に、このようなシステムは、トランジスタスレッシュホールド不整合が歪に影響を与えることを取除くことによってカレントミラーの歪を効果的に制御している。更に、このようなシステムは、カレントミラーにおけるＭＯＳスレッシュホールド不整合を、トリミングによって回路から取除くことの可能なオフセットとさせている。図面の簡単な説明図１は従来技術として示してあり、従来のカレントミラーの概略ブロック図を示している。図２は従来技術として示してあり、トランスコンダクタの概略ブロック図を示している。図３は本発明に基づくカレントミラーの概略ブロック図を示している。図４は差動トランスコンダクタ内の図３のカレントミラーの概略ブロック図を示している。図５は本発明に基づくプログラム可能カレントミラーの概略ブロック図を示している。詳細な説明以下の説明は、本発明を実施するのに最良のものと考えられる態様の詳細な説明である。該説明は、本発明の例示的なものとして意図したものであって制限的なものとして捉えるべきではない。図３を参照すると、カレントミラー６０の概略ブロック図が示されている。カレントミラー６０は、オペアンプ６２、出力電流検知用トランジスタ６４、入力抵抗（Ｒ１）６６、出力抵抗（Ｒ２）６８を有している。トランジスタ６４のゲートはオペアンプ６２の出力端へ結合しており、トランジスタ６４のドレインはカレントミラー６０の出力電流源へ結合しており、且つトランジスタ６４のソースは出力抵抗６８へ結合している。カレントミラー６０の動作において、入力電流Ｉ_inが入力抵抗Ｒ１へ供給されると共にオペアンプ６２の非反転入力端へ供給される。入力抵抗Ｒ１を介して通過する入力電流は抵抗Ｒ１を横断して電圧Ｖ₁を発生する。入力抵抗Ｒ１はオペアンプ６２の非反転入力端と接地との間に結合されているので、抵抗Ｒ１を横断しての電圧（Ｖ₁）はオペアンプ６２の非反転入力端に存在する。出力抵抗Ｒ２の上部からオペアンプ６２の反転入力端へのフィードバック経路のために、オペアンプ６２の反転入力端に存在する電圧Ｖ₁はオペアンプ６２の反転入力端においても強制的に存在され、従って電圧Ｖ₂として出力抵抗Ｒ２の上部に存在される。即ち、Ｖ₂は理想的にＶ₁と等しい。どれほど密接してＶ₂がＶ₁に追従するかは、増幅器６２の開ループ利得に依存する。オペアンプ６２は、Ｖ₂が任意的にＶ₁に近いものとさせることが可能であるように設計することが可能である。従って、カレントミラー６０の出力電流Ｉ_outは、抵抗寸法Ｒ１及びＲ２の比である。オペアンプ６２におけるスレッシュホールド及びその他の装置の不整合によって形成される入力オフセットはＩ_in とＩ_outとの間に固定したＤＣエラーを発生するに過ぎない。スレッシュホールド不整合は、個々のトランジスタの処理における小さなランダムの差異によって発生される。従って、このエラーはカレントミラーの歪に貢献することはなく且つトリミングすることによって容易に回路から取除くことが可能である。カレントミラー６０によって発生される可能性のある唯一の残りの歪発生源はオペアンプ６２自身に起因するものである。この歪もオペアンプ６２の開ループ利得の設計によって任意的に制御される。負のフィードバック形態における一層高いループ利得は歪を減少させる。図４を参照すると、本発明に基づく複数個のカレントミラーを具備する差動トランスコンダクタ８０の概略ブロック図が示されている。より詳細に説明すると、カレントミラー６０_R及びカレントミラー６０_L が差動トランスコンダクタ８０の夫々の出力端子へ結合している。トランスコンダクタ８０によって供給される電流Ｉ_LはＲ１_L／Ｒ２_Lの比によってスケーリングされておりかつ出力電流Ｉ_OLとして供給される。トランスコンダクタ８０によって供給される電流Ｉ_RはＲ１_R／Ｒ２_Rの比によってスケーリングされており且つ出力電流Ｉ_ORとして供給される。より詳細に説明すると、差動入力電圧Ｖ_L−Ｖ_Rが電圧入力端子８２と８４との間において受取られ、且つ対応する差動出力電流が電流出力端子８６と６８との間に発生される。電流源回路９０は加算ノード９６へＩ_Oの大きさの電流を供給する電流源９２を有すると共に、更に、加算ノード９８へＩ_Oの大きさの電流を供給する電流源９４を有している。入力回路１００は、電圧入力端子８２へ結合している非反転入力端と第一フィードバックノード１１０へ結合している反転入力端とを具備するオペアンプ１０２（利得ブロックとして機能する）を有している。オペアンプ１０２の出力端は、この実施例においては、ＰチャンネルＭＯＳトランジスタであるトランジスタ１０４のゲートを駆動する。トランジスタ１０４は加算ノード９６を電流出力端子８６へ結合している。第二入力回路１２０は、電圧入力端子８４へ結合している非反転入力端と第二フィードバックノード１２４へ結合している反転入力端とを具備するオペアンプ１２２を有しいる。オペアンプ１２２の出力端は、この実施例においてはＰチャンネルＭＯＳトランジスタであるトランジスタ１２６のゲートを駆動する。トランジスタ１２６は加算ノード９８を電流出力端子８８へ結合している。回路１３０は複数個のスイッチ回路からなるアレイを具備するセレクタ回路を有しており、且つ加算ノード９６を加算ノード９８へ結合しており全体的な抵抗がＲΩである抵抗回路を有しており、その抵抗回路は、直列に接続されている抵抗１３２，１３４，１３６，１３８，１４０を有しており、それらの間において夫々一群の中間ノード１４２，１４４，１４６，１４８を画定している。これらの中間ノードは、加算ノード９６及び９８と共に、該抵抗回路の一群のタップノードを形成している。該セレクタ回路は複数個のスイッチ回路からなるアレイを有している。スイッチ回路１５０は、論理信号Ｓ３によってイネーブル即ち動作可能状態とされると、加算ノード９６をフィードバックノード１１０へ結合させる。スイッチ回路１５２は、論理信号Ｓ２によってイネーブルされると、中間ノード１４２をフィードバックノード１１０へ結合させ、且つ論理信号Ｓ１によってイネーブルされると、スイッチ回路１５３は中間ノード１４４をフィードバックノード１１０へ結合させる。同様に、スイッチ回路１５４は、論理信号Ｓ３によってイネーブルされると、加算ノード９８をフィードバックノード１２４へ結合させ、スイッチ回路１５５は、論理信号Ｓ２によってイネーブルされると、中間ノード１４８をフィードバックノード１２４へ結合させ、且つスイッチ回路１５６は、論理信号Ｓ１によってイネーブルされると、中間ノード１４６をフィードバックノード１２４へ結合させる。論理信号Ｓ１，Ｓ２，Ｓ３は、好適には、デジタル制御信号であって、それらは回路の所望の相互コンダクタンスを選択するか、それらはハードワイヤード又はその他の固定した接続形態とすることも可能である。この実施例の動作は、最初に、（例えば）論理信号Ｓ２が活性状態であり、従ってスイッチ回路１５２及び１５５がイネーブルされ且つ残りのスイッチ回路１５０，１５３，１５６，１５４がディスエーブル即ち動作不能状態であると仮定することによって最も良く理解することが可能である。中間ノード１４２がオペアンプ１０２の反転入力端へ結合されているフィードバックノード１１０へ結合されているので、入力回路１００は、フィードバックノード１１０及び中間ノード１４２の電圧を電圧入力端子８２上で受取った電圧Ｖ_Lに強制的に追従させるように機能する。Ｖ_LがＶ_Rよりも一層大きく、従ってＩ_Sが正であると仮定すると、オペアンプ１０２は、加算ノード９６の電圧がＶ_Lよりも一層高い電圧へ駆動されるように、トランジスタ１０４のゲートを適宜の電圧へ駆動し、従ってオペアンプ１０２の反転入力端へ結合しているフィードバックノード１１０の電圧は入力電圧Ｖ_Lに追従する。オペアンプ１０２の高入力インピーダンスのために実際上、スイッチ回路６４を介してＤＣ電流が流れることはなく、従って、電圧降下、ノイズ又は歪効果が無視可能な状態で、フィードバックノード１１０の電圧は中間ノード１４２の電圧に追従する。同様に、右側部分について説明すると、入力回路１２０は、中間ノード１４８の電圧を電圧入力端子８４上で受取った電圧Ｖ_Rに強制的に追従させるべく機能する。従って、フィードバックノード１１０が入力電圧Ｖ_Lに追従し且つフィードバックノード１２４が入力電圧Ｖ_Rに追従し、且つスイッチ回路１５２及び１５５を介してＤＣ電流が流れることがない（オペアンプ１０２及び１２２の高入力インピーダンスのため）ので、差動入力電圧Ｖ_L−Ｖ_Rが抵抗１３４，１３６，１３８（何故ならば、この説明の場合には、論理信号Ｓ２が活性状態であるから）から構成される実効抵抗Ｒ_effを横断して直接的に発生される。このことは、（Ｖ_L−Ｖ_R）／Ｒ_effの大きさの電流Ｉ_Sを加算ノード９６から加算ノード９８へ流させる。Ｖ_RがＶ_Lよりも大きさが大きい場合には、負の電流Ｉ_Sが加算ノード９６から加算ノード９８へ流れ、そのことは、勿論、正の電流が加算ノード９８から加算ノード９６へ流れることと等価である。加算ノード９６は電流源９２から電流Ｉ_Oを受取り且つ加算ノード９８へ流れる電流Ｉ_Sを供給する。従って、トランジスタ１０４へ供給される正味の電流はＩ_O−Ｉ_Sであり、それはトランジスタ１０４によって電流出力端子８６へ供給される。同様に、加算ノード９８は電流源９４から電流Ｉ_Oを受取り且つ加算ノード９６から流れる電流Ｉ_Sを受取る。従ってトランジスタ１２６へ供給される正味の電流はＩ_O＋Ｉ_Sであり、それはトランジスタ１２６によって電流出力端子８８へ供給される。電流Ｉ_Sの大きさはフィードバックノード１１０及び１２４へ結合される選択されたタップノード間に接続される抵抗によって形成される実効抵抗Ｒ_effのみを横断して印加される入力差動電圧Ｖ_L−Ｖ_Rによって設定されるが、電流Ｉ_sは加算ノード９６と９８との間に接続されている直列に接続された抵抗の全てを介して流れる。Ｉ_S＝（Ｖ_L−Ｖ_R）／Ｒ_effであるから、より小さな実効抵抗の値によってより高い変換利得が得られる。従って、この実施例の場合には、最も高い変換利得はＳ１をイネーブルさせることによって得られて、且つ最も低い変換利得はＳ３をイネーブルさせことによって得られる。このプログラム可能なトポロジィは、直列接続した複数個の抵抗からなるストリングを使用し、該ストリングから２つのノードを選択的に「タップオフ」即ちタップとして取出し且つこれらのノードをオペアンプ１０２及び１２２の反転入力端へ夫々フィードバックさせるために一群のスイッチ回路を設けることによって達成される。好適実施例においては、該選択したノードは抵抗１３６に関し対称的に配置される。タップを変更することによって、実効抵抗Ｒ_effの値が変化され、その結果相互コンダクタンスＧＭが変化される（それは１／Ｒ_effとして変化する）。個々のスイッチ回路は、内部又は外部メモリ内に格納されている情報に基づいて供給されるデジタル制御信号によってイネーブルされる。トランスコンダクタ８０の入力端の動的範囲の下限はカレントミラー６０_R及び６０_Lの夫々の抵抗Ｒ１_R及びＲ１_Lの上部における電圧によって設定される。トランスコンダクタ８０の入力端の動的範囲は、最大入力電圧及びトランスコンダクタ抵抗Ｒ_totalの両方が既知であるので、入力信号スイングを最大とするように設定することが可能である。より詳細に説明すると、本システムはサーボフィードバックによって線形化された縮退対に基づいてトランスコンダクタの入力スイングを最大としており、即ち、出力端子における電圧を可及的に低く維持することによって、トランスコンダクタが高い線形性を維持しながら入力電圧Ｖ_L 又はＶ_Rの範囲を最大とさせる。Ｖ_RLの最大電圧はＲ１_L及びＲ_totalの値によって制御される。より詳細に説明すると、Ｖ_RLの電圧は以下の如くである。Ｖ_RL＝Ｒ１_L（Ｉ_O＋（Ｖ_Rmax−Ｖ_Lmin）／Ｒ_total）尚、Ｖ_RmaxはＶ_Rに対する最も高い所望電圧であり、且つＶ_LminはＶ_Lに対する最も低い所望電圧である。トランスコンダクタ８０の入力の動的範囲を最大とさせるために、トランジスタ４２の設計、即ちそのゲート幅及びゲート長は、入力電圧Ｖ_LがＶ_Lminに等しい場合に該トランジスタがその飽和動作モードにあるように特定される。図５を参照すると、カレントミラー６０′はプログラム可能な出力抵抗を設けることによってプログラム可能なカレントミラーとして構成することが可能である。該プログラム可能な出力抵抗は、プログラミングすることによって設定される可変の出力抵抗を与えるためにＭＯＳスイッチと抵抗の組合わせを使用して設けられる。ターンオンされるＭＯＳスイッチはオペアンプ６２のフィードバックループ内に止まるが、カレントミラーのノイズ又は歪に貢献することはない。何故ならば、オペアンプ６２の高入力インピーダンスのためにそのスイッチを介して電流が流れることはないからである。各スイッチ１２０（Ｓ１，Ｓ２，Ｓ３）は、ＮＭＯＳ装置をＰＭＯＳ装置と結合することによって与えられる。各スイッチはＮＭＯＳ又はＰＭＯＳのいずれかの装置で構成することも可能である。動作についで説明すると、動作されるスイッチ１２０はカレントミラーの利得を制御する。より詳細に説明すると、スイッチＳ１が「オン」であり（即ち、該トランジスタがそれらのリニア領域において動作しており、従って該スイッチは短絡を与える）且つスイッチＳ２及びＳ３が「オフ」（即ち、該トランジスタは導通状態になく、従って該スイッチは開回路を与える）であるようにカレントミラー６０′を制御することによって、次式が得られる。Ｉ_OUT＝Ｒ₁Ｉ₁／（Ｒ₀₁＋Ｒ₀₂＋Ｒ₀₃）一方、スイッチＳ２がオンであり且つスイッチＳ１及びＳ３がオフであるようにカレントミラー６０′を制御することによって、次式が得られる。Ｉ_OUT＝Ｒ₁Ｉ₁／（Ｒ₀₂＋Ｒ₀₃）一方、スイッチＳ３がオンであり且つスイッチＳ１及びＳ２がオフであるようにカレントミラー６０′を制御することによって、次式が得られる。Ｉ_OUT＝Ｒ₁Ｉ1／Ｒ₀₃ その他の実施例その他の実施例も以下の請求範囲内のものである。例えば、好適実施例においては、オペアンプ６２はＣＭＯＳフォールド型（ｆｏｌｄｅｄ）カスコード及び二段増幅器のいずれかで実現されているが、これらの増幅器は例えばＭＯＳ，ＣＭＯＳ，ＢｉＣＭＯＳ又はその他のバイポーラ技術等の任意のその他の従来技術で実現することが可能である。更に、出力電流検知用トランジスタ６４は、カレントミラー６０の動作に影響を与えることなしにバイポーラトランジスタで置換することが可能である。更に、例えば、カレントミラー６０は電流を供給する形態とすることが可能である。カレントミラー６０の好適実施例は、抵抗が接地へ結合された場合に、電流をシンク即ち吸込む。相補的な形態は、該抵抗を供給電圧へ接続し且つ電流源を形成するためにＰＭＯＳトランジスタ又はバイポーラトランジスタＰＮＰトランジスタを使用する。更に、例えば、図５に示したプログラム可能なカレントミラーは３個のスイッチと３個の抵抗を有しているが、任意の数のスイッチ及び抵抗を設けることが可能であり、且つ異なる抵抗及びスイッチの結合を設けることも可能であることを理解すべきである。本発明においては、トランジスタは第一電流取扱い端子と第二電流取扱い端子との間の電流の流れを制御する制御端子を具備するものとして概念的に考えることが可能である。制御端子上の適宜の条件が、第一電流取扱い端子から／へ及び第二電流取扱い端子へ／からの電流の流れを発生させる。バイポーラＮＰＮトランジスタにおいては、第一電流取扱い端子はコレクタであり制御端子はベースであり、且つ第二電流取扱い端子はエミッタである。ベースへの十分な電流はコレクタ対エミッタ電流の流れを発生させる。バイポーラＰＮＰトランジスタにおいては、第一電流取扱い端子はエミッタであり、制御端子はベースであり、且つ第二電流取扱い端子はコレクタである。ベースから出る電流はエミッタ対コレクタ電流の流れを発生させる。ＭＯＳトランジスタも、同様に、第一電流取扱い端子と第二電流取扱い端子との間の電流の流れを制御する制御端子を具備するものとして概念的に考えることが可能である。ＭＯＳトランジスタは、しばしば、ドレインとゲートとソースとを具備するものとして説明されるが、殆どのこのような装置においては、ドレインとソースとは交換可能である。何故ならば、該トランジスタのレイアウト及び半導体処理が対称的だからである（それは、典型的にはバイポーラトランジスタの場合にはそうではない）。ＮチャンネルＭＯＳトランジスタの場合には、通常より高い電圧にある電流取扱い端子が慣習的にドレインと呼ばれる。通常より低い電圧にある電流取扱い端子は慣習的にソースと呼ばれる。ゲート上の充分な電圧はドレインからソースへの電流の流れを発生させる。ＮチャンネルＭＯＳ装置方程式において言及されるゲート対ソース電圧は、単に、任意の与えられた時間においていずれかの拡散部（ドレイン又はソース）がより低い電圧を有しているかを言及するに過ぎない。例えば、双方向ＣＭＯＳ伝達ゲートのＮチャンネル装置の「ソース」は、該伝達ゲートのどちら側がより低い電圧にあるかに依存する。殆どのＮチャンネルＭＯＳトランジスタの対称性を反映するために、制御端子はゲートであり、第一電流取扱い端子は「ドレイン／ソース」と呼ぶことが可能であり、且つ第二電流取扱い端子は「ソース／ドレイン」と呼ぶことが可能である。このような記述はＰチャンネルＭＯＳトランジスタの場合にも等しく有効である。何故ならば、ドレイン電圧とソース電圧との間の極性、及びドレインとソースとの間の電流の流れ方向はこのような用語によって暗示されるものではないからである。一方、１つの電流取扱い端子は任意的に「ドレイン」と呼び且つ他方のものを「ソース」と呼ぶことが可能であり、その場合にはこれら２つのものが区別可能なものではなく交換可能であることの暗示的理解に基づいている。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．トランスコンダクタの出力において使用するカレントミラーにおいて、前記カレントミラーは入力電流を受取り且つ出力電流源の出力電流を供給するものであって、反転及び非反転入力端子及び出力端子を具備するオペアンプが設けられており、第一及び第二入力抵抗端子及び第一抵抗値を具備する入力抵抗が設けられており、前記第一入力抵抗端子は前記オペアンプの非反転入力端子へ結合しており、前記第二抵抗端子はある電圧へ結合しており、第一及び第二出力抵抗端子及び第二抵抗値を具備する出力抵抗が設けられており、前記第一出力抵抗端子はフィードバック経路を介して前記オペアンプの反転入力端子へ結合しており、前記第二出力抵抗端子はある電圧へ結合しており、第一及び第二電流取扱い端子及び制御端子を具備する出力トランジスタが設けられており、前記制御端子は前記オペアンプの出力端子へ結合しており、前記第一電流取扱い端子は前記第一出力抵抗端子へ結合しており、且つ前記第二電流取扱い端子は前記出力電流源へ結合しており、出力電流に対する入力電流の比が前記第一及び第二抵抗値の比であることを特徴とするカレントミラー。２．請求項１において、前記トランジスタが、ＰチャンネルＭＯＳトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタからなるグループから選択したトランジスタを有していることを特徴とするカレントミラー。３．請求項１において、前記電圧が接地であることを特徴とするカレントミラー。４．請求項１において、前記電圧が供給電圧であることを特徴とするカレントミラー。５．トランスコンダクタの出力において使用するカレントミラーにおいて、前記カレントミラーは入力電流を受取り且つ出力電流源における出力電流を供給するものであって、第一及び第二入力端子及び出力端子を具備する利得回路が設けられており、第一及び第二入力抵抗端子及び第一抵抗値を具備する入力抵抗が設けられており、前記第一入力抵抗端子は前記利得回路の第一入力端子へ結合しており、前記第二抵抗端子はある電圧へ結合しており、第一及び第二出力抵抗端子及び第二抵抗値を具備する出力抵抗が設けられており、前記第一出力抵抗端子はフィードバック経路を介して前記利得回路の第二入力端子へ結合しており、前記第二出力抵抗端子はある電圧へ結合しており、第一及び第二電流取扱い端子及び制御端子を具備する出力トランジスタが設けられており、前記制御端子は前記利得回路の出力端子へ結合しており、前記第一電流取扱い端子は前記第一出力抵抗端子へ結合しており、且つ前記第二電流取扱い端子は前記出力電流源へ結合しており、出力電流に対する入力電流の比が前記第一及び第二抵抗値の比であることを特徴とするカレントミラー。６．請求項５において、前記トランジスタは、ＰチャンネルＭＯＳトランジスタ、ＮチャンネルＭＯＳトランジスタ、ＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタからなるグループから選択した１個のトランジスタを有することを特徴とするカレントミラー。７．請求項５において、前記利得回路の第一入力端子が非反転入力端子であり、且つ前記利得回路の第二入力端子が反転入力端子である、ことを特徴とするカレントミラー。８．請求項５において、前記電圧が接地であることを特徴とするカレントミラー。９．請求項５において、前記電圧が供給電圧であることを特徴とするカレントミラー。１０．プログラム可能カレントミラーにおいて、前記カレントミラーは入力電流を受取り且つ出力電流源における出力電流を供給するものであって、反転及び非反転入力端子及び出力端子を具備するオペアンプが設けられており、第一及び第二入力抵抗端子及び第一抵抗値を具備する入力抵抗が設けられており、前記第一入力抵抗端子は前記オペアンプの非反転入力端子へ結合しており、前記第二抵抗端子はある電圧へ結合しており、前記入力抵抗は入力抵抗値を具備しており、第一及び第二出力抵抗端子及びプログラム可能な第二抵抗値を具備するプログラム可能出力抵抗が設けられており、前記第一出力抵抗端子はフィードバック経路を介して前記オペアンプの反転入力端子へ結合しており、前記第二出力抵抗端子はある電圧へ結合しており、第一及び第二電流取扱い端子及び制御端子を具備する出力トランジスタが設けられており、前記制御端子は前記オペアンプの出力端子へ結合しており、前記第一電流取扱い端子は前記第一出力抵抗端子へ結合しており、且つ前記第二電流取扱い端子は前記出力電流源へ結合しており、出力電流に対する入力電流の比は前記プログラム可能な第二抵抗値に対する前記第一抵抗値の比であることを特徴とするプログラム可能カレントミラー。１１．請求項１０において、前記プログラム可能出力抵抗が、第一及び第二の第一出力抵抗端子を具備しており前記第一出力抵抗端子が前記トランジスタの第二電流取扱い端子へ結合している第一出力抵抗、第一及び第二の第二出力抵抗端子を具備しており、前記第一の第二出力抵抗端子が前記第二の第一出力抵抗端子へ結合しており、前記第二の第二出力抵抗端子が前記電圧へ結合している第二出力抵抗、第一及び第二スイッチ端子を具備しており、前記第一スイッチ端子が前記第一の第二出力抵抗端子及び前記第二の第一出力抵抗端子へ結合しており、前記第二スイッチ端子が前記オペアンプの反転入力端子へ結合している第一スイッチ、第一及び第二の第二スイッチ端子を具備しており、前記第一の第二スイッチ端子は前記第一の第一抵抗端子へ結合しており且つ前記第二の第二スイッチ端子は前記オペアンプの反転入力端子へ結合している第二スイッチ、を有していることを特徴とするプログラム可能カレントミラー。１２．請求項１０において、前記プログラム可能出力抵抗が、更に、第一及び第二の第三出力抵抗端子を具備しており、前記第一の第三出力抵抗端子が前記第二の第二出力抵抗端子へ結合しており、前記第二の第三出力抵抗端子が前記電圧へ結合している第三出力抵抗、第一及び第二の第三スイッチ端子を具備しており、前記第一の第三スイッチ端子が前記第二の第二出力抵抗端子及び前記第一の第三第一出力抵抗端子へ結合しており、前記第二の第三スイッチ端子が前記オペアンプの反転入力端子へ結合している第三スイッチ、を有することを特徴とするプログラム可能カレントミラー。１３．請求項１０において、前記プログラム可能出力抵抗が制御信号によって制御されることを特徴とするプログラム可能カレントミラー。１４．第一及び第二電圧入力端子間に印加された差動電圧に応答して第一及び第二カレントミラー出力端子間に差動電流を発生するトランスコンダクタにおいて、第一加算ノード及び第二加算ノードの各々へ所定量の電流を供給すべく形態とされた電流源回路、前記第一及び第二加算ノード間に結合された抵抗、前記第一電圧入力端子へ結合している第一入力端と第一フィードバックノードへ結合している第二入力端と、出力端とを具備する第一利得ブロック、前記第一加算ノードへ結合している第一電流取扱い端子を具備しており、第一電流出力端子へ結合している第二電流取扱い端子を具備しており、且つ前記第一利得ブロックの出力端へ結合している制御端子を具備している第一トランジスタ、前記第二電圧入力端子へ結合している第一入力端と、第二フィードバックノードへ結合している第二入力端と、出力端とを具備する第二利得ブロック、前記第二加算ノードへ結合している第一電流取扱い端子を具備しており、第二電流出力端子へ結合している第二電流取扱い端子を具備しており、且つ前記第二利得ブロックの出力端へ結合している制御端子を具備している第二トランジスタ、前記第一電流出力端子へ結合しており且つ前記第一カレントミラー出力端子へ出力電流を供給する第一カレントミラー、前記第二電流出力端子へ結合しており且つ前記第二カレントミラー出力端子へ出力電流を供給する第二カレントミラー、を有しており、前記第一及び第二カレントミラーの各々が、第一及び第二入力端子及び出力端子を具備している電流利得回路、第一及び第二入力抵抗端子及び第一抵抗を具備しており、前記第一入力抵抗端子が前記利得回路の第一入力端子へ結合しており、前記第二抵抗端子がある電圧へ結合しているカレントミラー入力抵抗、第一及び第二出力抵抗端子及び第二抵抗を具備しており、前記第一出力抵抗端子がフィードバック経路を介して前記利得回路の第二入力端子へ結合しており、前記第二出力抵抗端子がある電圧へ結合しているカレントミラー出力抵抗、第一及び第二電流取扱い端子及び制御端子を具備しており、前記制御端子が前記利得回路の出力端子へ結合しており、前記第一電流取扱い端子が前記夫々のカレントミラー出力端子へ結合しており、且つ前記第二電流取扱い端子が前記第一出力抵抗端子へ結合しているカレントミラー出力トランジスタ、を有しており、前記カレントミラーによって供給される出力電流に対する前記カレントミラーへ供給される入力電流の比は前記第二抵抗に対する前記第一抵抗の比であることを特徴とするトランスコンダクタ。