JPH09509019A

JPH09509019A - 高差動インピーダンスと低共通モード・インピーダンスを有する差動増幅器

Info

Publication number: JPH09509019A
Application number: JP7516228A
Authority: JP
Inventors: リー，トーマス・エイチ
Original assignee: ランバス・インコーポレーテッド
Priority date: 1993-12-10
Filing date: 1994-12-01
Publication date: 1997-09-09
Anticipated expiration: 2016-06-18
Also published as: WO1995016305A1; AU1214095A; JP3177743B2; US5736892A; USRE36013E; US5422529A; KR960706714A

Abstract

(57)【要約】差動抵抗は高いが共通モード抵抗が低い負荷要素を備えた、きわめて低い共通モード感度を示す高利得低電圧の差動増幅器である。この負荷要素は、正の差動負荷抵抗と、正の差動負荷抵抗を相殺する負の差動負荷抵抗とを含む。差動増幅器の出力共通モード・レベルは前記電源の電圧より１ｐチャネルＭＯＳＦＥＴソース−ゲート電圧だけ低く、アクティブ・レベルから大幅にドリフトしないようにする。差動増幅器は差動チャージ・ポンプ回路にも応用される。差動増幅器の高い差動インピーダンスによってきわめて小さい漏洩の実現が可能になると同時に、低い共通モード・インピーダンスによってバイアスが簡素化される。

Description

【発明の詳細な説明】高差動インピーダンスと低共通モード・インピーダンスを有する差動増幅器発明の分野本発明は、高差動インピーダンスと低共通モード・インピーダンスを有する差動増幅器に関する。発明の背景一般に、差動増幅器、または差分増幅器は、入力信号として２つの信号を受け取り、それらの入力信号間の電流差または電圧差を出力する。差動増幅器に付随する１つの問題は、共通モード感度があることである。共通モード感度とは、素子不整合などの回路内のパラメータの変化による、出力共通モード電圧の依存性であると定義される。ある種の差動増幅器は、増幅器の差動利得と同じ程度の共通モード感度を有する。第１ａ図に、典型的な従来技術の高利得差動増幅器を図示する。出力はトランジスタＴ１およびＴ２のドレインに結合されている。当技術分野で周知のように、第１ａ図に図示されている回路の増分差動利得は、電流源ドレイン負荷が完全である場合と、トランジスタＴ１とＴ２がゼロ差出力コンダクタンスを有する場合に無限に大きくなる。差動利得の増加は無限となるが、共通モード感度も無限となる。無限の共通モード感度は、第１ａ図でＩ_DLとラベル付けされているドレイン負荷電流の和と共通ソース接続における電流源の値との間の不一致の結果である。ドレイン負荷電流が正確に等しくない場合、共通モード出力電圧はＶ_ddまたはＶ_ssの値に近づく。共通モード感度の問題を軽減するために、第１ｂ図に図示するフィードバック・バイアス回路を使用することができる。第１ｂ図の回路において、Ｖａ＋Ｖｂとラベル付けされている共通モード出力電圧が、Ｖ_refとラベル付けされている基準電圧と比較される。所望の共通モード出力レベルと実際の共通モード出力レベルとの間に誤差が検出されると、補正信号が生成され、それがフィードバックされて、共通ソース接続部の電流源を制御し、出力電圧を正しい値にする。フィードバック・ループを使用すれば電流源バイアス問題は解消されるが、フィードバック・ループは新たな問題を生じさせる。たとえば、フィードバック・ループによって回路の動作が複雑化する。さらに、フィードバック・ループは本質的に限定された帯域幅を有し、それによって、差動増幅器の電源オンおよびオフ時に定常動作を得るのに要する時間に制約が課される。特定の瞬間に使用中の回路のみを起動することが望ましい携帯用装置においてはバッテリ寿命を延ばすために、定常動作が迅速に得られることが特に重要である。差動増幅器は、過励振すれば、チャージ・ポンプ回路でも使用される。チャージ・ポンプは、たとえばＣＭＯＳ回路など、入力信号として２つの信号を受け取り、その２つの入力信号間の位相差を示す電圧をキャパシタの両端間に発生させる回路である。チャージ・ポンプを使用する回路の一例は、位相ロックループ回路である。このような回路では、チャージ・ポンプを使用して所望の位相と位相出力との間のフェーズ・エラーを積分する。完全無損失チャージ・ポンプは、非ゼロのフェーズ・エラーがある場合、理論上は無限の出力を出す。ゼロ値入力でどのような有限出力でも得ることができるため、完全無損失チャージ・ポンプによって（他のエラー源がないと仮定して）理論的にゼロ・フェーズ・エラーの実現が可能になる。しかし有損失チャージ・ポンプは、有限出力を生成するために非ゼロのフェーズ・エラーを必要とし、したがって静的フェーズ・エラーとなる。したがって、チャージ・ポンプにおける損失を絶対最小値まで減少させることが望ましい。理想化した従来の技法を第２ａ図のＭＯＳ回路に示す。この回路では、電流源を高インピーダンス負荷として使用する。トランジスタＴ１およびＴ２は、Ｉまたは−Ｉの正味電流がキャパシタを流れるように、交互にＭ１およびＭ２を介して電流源の電流２Ｉのほぼすべてをスイッチングするのに十分な大きさの振幅の信号によって励振されるものとする。しかしこの差動回路は、共通モード・レベルの出力電圧（すなわちＴ１およびＴ２のドレイン端子の平均電圧）を設定する何らかの手段を必要とする。これを実現するための１つの方法は、第２ｂ図の例に示すような共通モード・フィードバック・バイアス制御ループを使用することである。第２ｂ図に示す回路では、出力電圧のＤＣ値が基準電圧と比較され、フィードバックが電流源の値を調節するように調整され、共通モード出力電圧が制御される。しかし、共通モード・ループの安定性が問題である。さらに、共通モード出力電圧値を設定するために何らかの基準電圧（明示的または暗黙的）が必要である。さらに、バイアス回路は相対的にかなりの追加のダイ面積を使用する。最後に、ある種の用途では、チャージ・ポンプがオフのときであっても、出力の共通モード値がかなり狭い範囲内にあることが望ましい。そのような場合、電力がなければアクティブなループが存在せず、値は狭い範囲内に収まらないため、共通モード・ループの使用は実際的ではない。発明の概要および目的したがって、本発明の目的は低共通モード感度を有する差動増幅器を提供することである。本発明の他の目的は、低供給電圧に下げて動作する差動増幅器を提供することである。本発明の他の目的は、ディスエーブル状態からイネーブル状態への迅速な移行を処理する差動増幅器を提供することである。本発明の他の目的は、低漏洩で動作する差動チャージ・ポンプを提供することである。本発明の他の目的は、低供給電圧に下げて動作する差動チャージ・ポンプを提供することである。さらに、本発明の目的は、電源遮断時に出力電圧の共通モード値に明確な範囲を設けるチャージ・ポンプ回路を提供することである。本発明の上記およびその他の目的は、きわめて低い共通モード感度を示す高利得低電圧差動増幅器を含む配置構成で実現される。この差動増幅器は、それぞれのトランジスタが供給電流を受け取る第１の端子と、供給電流を送出する第２の端子と、第１の端子から第２の端子に流れる供給電流量を制御する第３の端子を備える第１および第２のトランジスタを含む。第１および第２のトランジスタの第３の端子に差動信号が入力される。回路に電力を供給する電源は、Ｖ_dd電圧とＶ_ss電圧を発生する。正の差動負荷抵抗が発生し、電源から第１のトランジスタの第１の端子と第２のトランジスタの第１の端子に接続される。正の差動負荷抵抗を相殺するために、負の差動負荷抵抗が発生し、電源を第２のトランジスタの第１の端子と第１のトランジスタの第１の端子に接続する。第１のトランジスタの第１の端子と第２のトランジスタの第１の端子から出力信号が発生する。したがって、差動増幅器の出力は共通モード感度を低下させるように低共通モード・インピーダンスを示す。チャージ・ポンプ回路としての動作のために、差動増幅器は第１のトランジスタの第１の端子と第２のトランジスタの第１の端子間でキャパシタンスを発生する少なくとも１つのキャパシタを含む。第１および第２のトランジスタの第３の端子に制御信号が入力され、キャパシタンスの両端間で正の差動負荷抵抗と負の差動負荷抵抗から双方向に電流をスイッチングすることができるようになっている。本発明の他の目的、特徴および利点は、添付図面および以下の詳細な説明から明らかになろう。図面の簡単な説明本発明について添付図面の図の例を用いて説明するが、これには限定されない。図中の同様の参照符号は同様の要素を示す。第１ａ図は、従来技術の理想化された差動増幅器を示す図である。第１ｂ図は、共通モード・フィードバック・バイアスを有する従来技術の差動増幅器を示す図である。第２ａ図は、従来技術の差動チャージ・ポンプを示す図である。第２ｂ図は、共通モード・フィードバック・バイアスを有する従来技術の差動チャージ・ポンプを示す図である。第３図は、本発明による高利得差動増幅器を示す図である。第４図は、本発明の差動チャージ・ポンプの一実施形態を示す図である。第５図は、本発明の差動チャージ・ポンプの他の実施形態を示す図である。詳細な説明きわめて低い共通モード感度を示す高利得低電圧差動増幅器について説明する。この差動増幅器は、６個の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。この差動増幅器の高利得低共通モード感度特性は、負荷要素を介して得ることができる。負荷要素は、正の差動負荷抵抗と負の差動負荷抵抗を備える。１つの実施形態では、互いに相殺するようにして負および正の差動負荷抵抗を構成する。負荷要素は、理想的に無限の差動抵抗と、ＭＯＳ素子の相互コンダクタンスのオーダーの低共通モード抵抗を有する。負荷要素は、低共通モード・インピーダンスを示すため、共通モード・フィードバックの必要がなくなる。この差動増幅器は、差動チャージ・ポンプ回路で使用される。差動増幅器の差動インピーダンスが高いことによってきわめて小さな漏洩の実現が可能になると同時に、共通モード・インピーダンスが低いことによってバイアスが簡素化される。第３図に、低電圧差動増幅器３００を示す。この低電圧差動増幅器３００は、６個の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。本発明の実施形態について相補形金属酸化膜半導体（ＣＭＯＳ）構成と関連させて説明するが、本発明の精神および範囲から逸脱することなく、バイポーラ・トランジスタなどの他の素子も使用することができる。第３図で入力１および入力２とラベル付けされている入力信号が、それぞれトランジスタＭ１およびＭ２のゲートに入力される。差動増幅器３００は、Ｖ_ddの電圧を有する第１の電源と、Ｖ_ssの電圧を有する第２の電源とに接続されている。差動増幅器３００のための出力は、第３図でＶ_aおよびＶ_bとラベル付けされている、トランジスタＭ１およびＭ２のドレインから取られる。第３図に図示されている差動増幅器３００は、ほぼ１のきわめて低い共通モード感度を示す高利得差動増幅器である。差動増幅器３００の高利得低共通モード感度特性は、第１の電源からトランジスタＭ１およびＭ２のドレインに、高い差動抵抗だが低い共通モードの抵抗を結合することによって得られる。本発明の負荷要素は、ｐチャネルＭＯＳＦＥＴトランジスタＭ３、Ｍ４、Ｍ５、およびＭ６を含む。この負荷要素は、第１の電源をトランジスタＭ１およびＭ２のドレインに結合する。この負荷要素は、理想的に無限の差動抵抗と、ＭＯＳ素子の相互コンダクタンスのオーダーの低い共通モード抵抗を有する。トランジスタＭ３とＭ６は、ゲートがそれぞれの素子のドレインに結合されるようにしてダイオード接続されている。したがって、トランジスタＭ３とＭ６が組合わさって、きわめて低い差動抵抗を持つ。トランジスタＭ３のゲートはトランジスタＭ４のゲートに結合され、トランジスタＭ５のゲートはトランジスタＭ６のゲートに結合されている。トランジスタＭ３とＭ４のゲートが接続されているため、理想的にはトランジスタＭ４はトランジスタＭ３の電流をミラーリングする。トランジスタＭ４のドレインはトランジスタＭ２のドレインに結合され、Ｍ４を通るミラーリングされた電流はＭ２を流れる。低差動抵抗の原因であるトランジスタＭ３を通る電流をミラーリングすることによって、差動電流が発生しない。実際には、トランジスタＭ４とＭ５は負の差動抵抗として機能する。同様にトランジスタＭ５はトランジスタＭ６の電流をミラーリングする。トランジスタＭ６を流れる電流は、トランジスタＭ１のドレインに送られる。トランジスタＭ３とＭ６は、実際上、正の差動抵抗を構成する。したがって、トランジスタＭ４とＭ５とが発生する負の差動抵抗によって、トランジスタＭ３とＭ６とが発生する正の差動抵抗が相殺されるため、高い差動抵抗が発生する。トランジスタＭ３〜Ｍ６は低い共通モード・インピーダンスを示すため、共通モード・フィードバックの必要がなくなる。差動増幅器３００の出力共通モード・レベルは、電源Ｖ_ddよりｐチャネルの１ソース−ゲート電圧降下だけ低い。差動増幅器３００に供給される電流をなくした場合、共通モード出力電圧は、回路がアクティブだったときに維持されていた値から大幅にドリフトすることはできない。したがって、差動増幅器３００は、フィードバック・ループの安定化を必要とする共通モード・フィードバック・バイアスを使用しないため、再起動時の電力投入回復が迅速に行われる。第１の実施形態では、トランジスタＭ３〜Ｍ６は、負の差動負荷抵抗によって正の差動負荷抵抗が相殺されるようにほぼ同じサイズに作られる。本発明の差動増幅器の他の実施形態では、トランジスタＭ３とＭ６とがほぼ同じサイズに作られ、トランジスタＭ４とＭ５とがほぼ同じサイズに作られる。本発明の第１の実施形態とは異なり、Ｍ４とＭ５のトランジスタの対は、Ｍ３とＭ６のトランジスタの対とは一致していない。負の差動抵抗と正の差動抵抗の両方を含むトランジスタを不一致にすることによって、無限ではない制御された利得が実現される。さらに、この実施形態は、低共通モード感度の特性を保持する。差動増幅器のこの実施形態の場合、トランジスタの対Ｍ４およびＭ５の負の差動抵抗は、トランジスタＭ３およびＭ６の正の差動抵抗を正確には相殺せず、有限の残余差動抵抗が残る。この有限の残余差動抵抗は、負荷要素を構成する個々の抵抗の相対的な大きさに応じて、正または負の抵抗を構成することができる。本発明の実施形態は、様々な応用分野で使用される。たとえば、この差動増幅器は差動チャージ・ポンプ回路で使用することができる。本発明の低漏洩ＣＭＯＳチャージ・ポンプ回路の１つの実施形態を第４図に示す。他の実施形態の場合は、他のタイプの素子を使用することができる。第４図に示す実施形態では、負荷はＰチャネルＭＯＳ素子のカッドで形成されている。上記で差動増幅器３００に関連して説明したように、トランジスタＭ３とＭ６はダイオード接続されており、交差接続されているトランジスタＭ４およびＭ５と並列して配置されている。チャージ・ポンプ回路で使用するために、トランジスタＭ３、Ｍ４、Ｍ５、およびＭ６はすべてほぼ同じサイズにしてある。励振トランジスタＭ１およびＭ２のドレインに接続された単一の素子として、積分キャパシタンスＣ₁が図示されている。励振トランジスタＭ１およびＭ２のゲートを励振する信号の振幅は、積分キャパシタンスＣ₁への電流源の電流２１をほぼすべてスイッチングするのに十分な大きさであるものとする。ダイオード接続された素子Ｍ３、Ｍ６が組合わさって正の差動抵抗を示す。この正の差動抵抗はそれ自体で、積分キャパシタンスの望ましくない漏洩経路となる。この漏洩を少なくするために、Ｍ３、Ｍ６を通る電流をトランジスタＭ４、Ｍ５の機能によって相殺する。この機能は負の抵抗の機能と見ることができる。したがって、トランジスタＭ４、Ｍ５はＭ３、Ｍ６の漏洩を以下のようにして相殺する。トランジスタＭ３およびＭ４は電流ミラーを構成する。理想的な動作を前提とすれば、この２つの素子は同じ電流を流す。素子Ｍ３およびＭ４のドレインがキャパシタンスの対向する側に接続されているため、この接続による差動電流への正味影響度はゼロである。対称性により、トランジスタＭ５、Ｍ６によって形成される電流ミラーにも同じ論法が適用され、トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６によって示される正味差動抵抗は理想的には無限であり、励振トランジスタの対Ｍ１、Ｍ２の有限差動出力抵抗と、固有キャパシタ漏洩のみが差動損失機構として残される。しかし、実際には、トランジスタの不一致によって、理想的な動作からの逸脱が生じる。したがって、ダイオード接続された素子Ｍ３、Ｍ６の実効抵抗を可能な限り高く選定して、Ｍ４、Ｍ５それぞれによる不完全な相殺の効果がそれに比例してより小さくなるようにすることが望ましい。電流源に対するＭ１、Ｍ２による固有カスコード効果があるため、Ｍ１、Ｍ２の有限差動出力抵抗の効果は通常無視できる程度である。チャージ・ポンプは、制御入力信号によって、積分キャパシタンスへのすべての電流２１を、正または負の方向にスイッチする。たとえば、Ｍ１をオンにし、Ｍ２をオフにした場合、トランジスタＭ１は電流源（この電流源はトランジスタまたはトランジスタの集合を使用して実現されるものとする）に対するカスコード素子として機能し、実効インピーダンスを増大させる。この論法は、Ｍ２がオンでＭ１がオフの場合にも対称的に適用される。したがって、Ｍ１、Ｍ２によって生じる漏洩は一般に無視できる程度である。本発明の他の利点は、チャージ・ポンプの共通モード出力電圧が単に正の供給電圧よりもＰチャネル素子の１ソース−ゲート間電圧だけ低いに過ぎないことである。したがって、このチャージ・ポンプは、たとえば電流源を遮断することによって、いつでもディスエーブルされ、共通モード・レベルがその平衡アクティブ値から大幅に動くことができないため、回復が比較的速い。第５図に、本発明のチャージ・ポンプ回路の第２の実施形態を示す。この実施形態の場合、積分キャパシタンスの代替接続を使用する。ある種の回路の場合、ＭＯＳトランジスタのゲート構造に最大面積効率キャパシタンスが形成される。このようなキャパシタは、キャパシタンスを最大化して過度の非線形性を避けるために、約１しきい値電圧を超えるＤＣバイアスを必要とする。この実施形態では、キャパシタを２つの等しいキャパシタに分割し、各キャパシタをＶ_ssに結合することによってバイアス基準を満たす。各キャパシタをＶ_ssに接続することによって、この実施形態は電源（Ｖ_dd）雑音のフィルタリングを実現する。ｐチャネル負荷素子を介して結合する正電源の雑音はキャパシタによってバイパスされ、後段に送られる雑音の量が大幅に減少する。したがって、差動インピーダンスは高いが共通モード・インピーダンスがきわめて低い負荷素子を使用する差動チャージ・ポンプが開示される。差動インピーダンスが高いことによってきわめて小さな漏洩の実現が可能になると同時に、共通モード・インピーダンスが低いことによってバイアスが簡素化される。以上、本明細書では、本発明について本発明の特定の実施形態を参照しながら説明した。しかし、添付の請求の範囲で定める本発明のより広い精神および範囲から逸脱することなく、本発明に様々な修正および変更を加えることができることは明らかであろう。したがって、本明細書および図面は限定的なものではなく例示的なものとみなされるものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．それぞれが、供給電流を受け取る第１の端子と、供給電流を送り出す第２の端子と、前記第１の端子から前記第２の端子に流れる供給電流量を制御する第３の端子とを有し、前記第３の端子が増幅するための入力信号を受け取る第１および第２のトランジスタと、前記回路に電力を供給する電源と、前記電源を前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子とに結合する正の差動負荷抵抗と、前記電源を前記第２のトランジスタの前記第１の端子と前記第１のトランジスタの前記第１の端子とに結合する負の差動負荷抵抗と、前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子とから出力信号を取り出し、共通モード感度を低減するように低共通モード・インピーダンスを示す出力端子とを備える差動増幅器。２．前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子の間にキャパシタンスを発生してチャージ・ポンプを生成する少なくとも１つのキャパシタをさらに含み、前記入力信号が第１および第２のトランジスタの前記第３の端子を制御して、前記少なくとも１つのキャパシタを横切る前記正の差動負荷抵抗と前記負の差動負荷抵抗からの電流を双方向にスイッチできるようにする請求項１に記載の差動増幅器。３．前記負の差動負荷抵抗が、前記電源に結合され電流を受け取る第１の端子と、電流を送出する第２の端子と、前記第１の端子から前記第２の端子に流れる電流量を制御する第３の端子を有する第１および第２の電流源トランジスタを備え、前記第１の電流源トランジスタの前記第２の端子が前記第２のトランジスタの前記第２の端子に結合され、前記第２の電流源トランジスタの前記第２の端子が前記第１のトランジスタの前記第２の端子に結合され、前記正の差動負荷抵抗が、それぞれの第３の端子が第２の端子に接続された第３と第４の電流源トランジスタを備え、前記第３の電流源トランジスタの前記第２の端子が前記第１のトランジスタの前記第１の端子に結合され、前記第４の電流源トランジスタの前記第２の端子が前記第２のトランジスタの前記第２の端子に結合され、前記第４の電流源トランジスタの前記第３の端子が前記第２の電流源トランジスタの前記第３の端子に結合されて第１のミラー電流を発生し、前記第３の電流源トランジスタの前記第３の端子が前記第１の電流源トランジスタの前記第３の端子に結合されて第２のミラー電流を発生することを特徴とする請求項１に記載の差動増幅器。４．前記第１および第２のトランジスタがｎチャネルＭＯＳＦＥＴからなり、前記複数の電流源トランジスタがｐチャネルＭＯＳＦＥＴからなり、前記出力端子に前記電源の電圧よりｐチャネルＭＯＳＦＥＴソース−ゲート電圧低い共通モード・レベルを出力することを特徴とする請求項３に記載の差動増幅器。５．前記負の差動負荷抵抗と前記正の差動負荷抵抗が高い差動抵抗と低い共通モード抵抗を有する前記第１および第２のトランジスタの負荷要素となるように、前記複数の電流源トランジスタがほぼ等しい大きさを有していることを特徴とする請求項３に記載の差動増幅器。６．前記第３と第４の電流源トランジスタがほぼ等しい第１の大きさを有し、前記第１と第２の電流源トランジスタがほぼ等しい第２の大きさを有し、前記第１と第２のサイズが一致しておらず、有限残余差動抵抗を発生して無限よりも小さい制御された利得を実現するようになっていることを特徴とする請求項３に記載の差動増幅器。７．ドレインと、バイアス電流に結合されたソースと、増幅のための入力信号を受け取るゲートとを備える第１および第２のｎチャネルＭＯＳＦＥＴトランジスタと、前記回路に電力を供給する電源と、前記電源を前記第１のｎチャネル・トランジスタの前記ドレインと前記第２のｎチャネル・トランジスタの前記ドレインとに結合する正の差動負荷抵抗と、前記電源を前記第１のｎチャネル・トランジスタの前記ドレインと前記第２のｎチャネル・トランジスタの前記ドレインとに結合する負の差動負荷抵抗と、前記第１のｎチャネル・トランジスタの前記ドレインと、前記第２のｎチャネル・トランジスタの前記ドレインとに出力信号を発生する前記出力端子とを備え、出力端子が低共通モード・インピーダンスとなって共通モード感度を低減させるＣＭＯＳ差動増幅器。８．ｎチャネルＭＯＳＦＥＴの前記ドレインと前記第２のｎチャネルＭＯＳＦＥＴの前記ドレインの間にキャパシタンスを発生してチャージ・ポンプを生成する前記少なくとも１つのキャパシタをさらに含み、前記入力信号が第１および第２のトランジスタの前記第３の端子を制御して、前記少なくとも１つのキャパシタを横切る前記正の差動負荷抵抗と前記負の差動負荷抵抗とからの電流を双方向にスイッチできるようにする請求項１に記載の差動増幅器。９．前記負の差動負荷抵抗が第１および第２のｐチャネルＭＯＳＦＥＴを備え、前記第１のｐチャネルＭＯＳＦＥＴの前記ドレインが前記第２のｎチャネルＭＯＳＦＥＴの前記ドレインに結合され、前記ｐチャネルＭＯＳＦＥＴの前記ドレインが前記第１のｎチャネルＭＯＳＦＥＴの前記ドレインに結合され、前記正の差動負荷抵抗が、各ｐチャネルＭＯＳＦＥＴが前記ソースに結合された前記ゲートを有する第３および第４のｐチャネルＭＯＳＦＥＴを備え、前記第３のｐチャネルＭＯＳＦＥＴの前記ドレインが前記第１のｎチャネルＭＯＳＦＥＴの前記ドレインに結合され、前記第４のｐチャネルＭＯＳＦＥＴの前記ドレインが前記第２のｎチャネルＭＯＳＦＥＴの前記ドレインに結合され、前記第４のｐチャネルＭＯＳＦＥＴ内の前記ゲートが前記第２のｐチャネルＭＯＳＦＥＴの前記ゲートに結合されて第１のミラー電流を発生し、前記第３のｐチャネルＭＯＳＦＥＴ内の前記ゲートが前記第１のｐチャネルＭＯＳＦＥＴの前記ゲートに結合されて第２のミラー電流を発生し、前記出力端子に前記電源の電圧よりｐチャネルＭＯＳＦＥＴソース−ゲート電圧だけ低い共通モード・レベルを出力することを特徴とする請求項７に記載のＣＭＯＳ差動増幅器。１０．前記複数のｐチャネルＭＯＳＦＥＴトランジスタがほぼ等しい大きさに製作され、その結果、前記負の差動負荷抵抗と前記正の差動負荷抵抗が、高い差動抵抗と低い共通モード抵抗を有する前記ｎチャネルＭＯＳＦＥＴトランジスタの負荷要素となっていることを特徴とする請求項９に記載のＣＭＯＳ差動増幅器。１１．前記第３と第４のｐチャネルＭＯＳＦＥＴトランジスタがほぼ等しい第１の大きさを有し、前記第１と第２のｐチャネルＭＯＳＦＥＴトランジスタがほぼ等しい第２の大きさを有し、前記第１と第２のサイズが一致しておらず、有限残余差動抵抗を発生して無限よりも小さい制御された利得を実現するようになっていることを特徴とする請求項９に記載のＣＭＯＳ差動増幅器。１２．差動チャージ・ポンプ回路が、電流を受け取る第１の端子と、第２の端子と、その第１の端子から第２の端子へ流れる電流量を制御する第３の端子とを備え、前記第３の端子が制御信号を受け取ってチャージ・ポンプを発生する第１および第２のトランジスタと、前記回路に電力を供給する電源と、負荷要素とを備え、前記負荷要素は、前記電源を前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子とに結合する正の差動負荷抵抗と、前記電源を前記第２のトランジスタの前記第１の端子と前記第１のトランジスタの前記第１の端子とに結合する負の差動負荷抵抗とを備え、前記負の差動負荷抵抗が、前記正の差動抵抗の値とほぼ等しい絶対値を含み、前記負荷要素が高差動インピーダンスを示して前記第１よび第２のトランジスタ内の漏洩を防ぎ、前記差動チャージ・ポンプ回路が、前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子の間にキャパシタンスを発生する少なくとも１つの前記キャパシタを備え、前記制御信号が前記第１および第２のトランジスタの前記第３の端子を制御して、前記負荷要素から双方向にすべての電流を前記キャパシタ両端間でスイッチするようになっている差動チャージ・ポンプ回路。１３．前記負荷要素が、電流を受け取り前記電源に結合された第１の端子と、電流を送出する第２の端子と、前記第１の端子から前記第２の端子に流れる電流量を制御する第３の端子とを備える複数の電流源トランジスタを備え、前記負の差動負荷抵抗が第１および第２の電流源トランジスタを含み、前記第１の電流源トランジスタの前記第２の端子が前記第２のトランジスタの前記第２の端子に結合され、前記第２の電流源トランジスタの前記第２の端子が前記第１のトランジスタの前記第２の端子に結合され、前記正の差動負荷抵抗が、それぞれ第３の端子が第２の端子に接続された第３および第４の電流源トランジスタを含み、前記第３の電流源トランジスタの第２の端子が前記第１のトランジスタの前記第１の端子に結合され、前記第４の電流源トランジスタの前記第２の端子が前記第２のトランジスタの前記第２の端子に結合され、前記第４の電流源トランジスタの前記第３の端子が、前記第２の電流源トランジスタの前記第３の端子に結合されて第１のミラー電流を発生し、前記第３の電流源トランジスタの前記第３の端子が、前記第１の電流源トランジスタの前記第３の端子に結合されて第２のミラー電流を発生することを特徴とする請求項１２に記載の差動チャージ・ポンプ回路。１４．前記第１および第２のトランジスタがｎチャネルＭＯＳＦＥＴトランジスタを含み、前記複数の電流源トランジスタがｐチャネルＭＯＳＦＥＴトランジスタを含み、前記出力端子に前記電源の電圧よりｐチャネルＭＯＳＦＥＴソース −ゲート電圧だけ低い共通モード・レベルを出力することを特徴とする請求項１３に記載の差動チャージ・ポンプ回路。１５．前記第３および第４の電流源トランジスタが高抵抗を備えて前記第１および第２の電流源トランジスタにおける欠点が相殺され、比例的に無視することができる影響となることを特徴とする請求項１３に記載の差動チャージ・ポンプ回路。１６．少なくとも１つのキャパシタが前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子の間に結合されたことを特徴とする請求項１２に記載の差動チャージ・ポンプ回路。１７．前記少なくとも１つのキャパシタが２つのキャパシタを含み、第１のキャパシタが前記第１のスイッチ・トランジスタの前記第１の端子から前記ソース電圧に結合され、前記第２のキャパシタが前記第２のスイッチ・トランジスタの前記第１の端子から前記ソース電圧に結合されていることを特徴とする、請求項１２に記載の差動チャージ・ポンプ回路。１８．差動増幅の方法であって、各トランジスタが供給電流を受け取る第１の端子と、前記供給電流を送出する第２の端子と、前記第１の端子から前記第２の端子に流れる供給電流の量を制御する第３の端子とを含む第１および第２のトランジスタを設けるステップと、前記第１および第２のトランジスタの第３の端子に増幅するための入力信号を入力するステップと、電力を供給するステップと、正の差動負荷抵抗を発生するステップと、前記電力を前記正の差動負荷抵抗から前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子とに結合するステップと、負の差動負荷抵抗を発生するステップと、前記電力を前記負の差動負荷抵抗から前記第２のトランジスタの前記第１の端子と前記第１のトランジスタの前記第１の端子とに結合するステップと、共通モード感度を低減するように出力端子が低い共通モード・インピーダンスを示す出力信号を、前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子とから発生するステップとを含む方法。１９．前記入力信号が第１および第２のトランジスタの前記第３の端子を制御して、前記正の差動負荷抵抗と前記負の差動負荷抵抗からキャパシタ間で双方向に電流を切り換えることができるようにする、前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子の間に前記キャパシタンスを発生してチャージ・ポンプを発生するステップをさらに含む請求項１８に記載の方法。