KR101816525B1 - 차동 증폭기의 레이아웃 방법 및 이를 이용한 차동 증폭기 레이아웃 - Google Patents

차동 증폭기의 레이아웃 방법 및 이를 이용한 차동 증폭기 레이아웃 Download PDF

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Abstract

차동 증폭기의 레이아웃이 개시된다. 상기 차동 증폭기 레이아웃은 제1트랜지스터를 통하여 제1전원에 접속되고, 기준 전류 브랜치를 형성하기 위한 제2트랜지스터와 미러 전류 브랜치를 형성하기 위한 제3트랜지스터를 포함하는 전류미러를 포함한다. 상기 제1트랜지스터의 게이트는 복수의 제1핑거들을 포함하며, 상기 복수의 제1핑거들 중에서 제1그룹의 핑거들은 상기 제2트랜지스터의 일측에 배치되고 상기 복수의 제1핑거들 중에서 제2그룹의 핑거들은 상기 제3트랜지스터의 일측에 배치된다.

Description

차동 증폭기의 레이아웃 방법 및 이를 이용한 차동 증폭기 레이아웃{Layout Method For Differential Amplifier And Layout Using The Same}
본 발명의 개념에 따른 실시 예는 차동 증폭기(differential amplifier)에 대한 것으로, 특히 전류 소스 트랜지스터(current source transistor)를 2개 이상으로 분리하여 배치함으로써 별도의 더미 트랜지스터가 필요없는 차동 증폭기의 레이아웃 방법 및 이를 이용한 차동 증폭기 레이아웃에 관한 것이다.
멀티 핑거 트랜지스터(multi-finger transister)의 게이트는 액티브(active) 영역 위에 서로 평행하게 배치된 다수의 핑거들을 포함한다. 상기 다수의 핑거들 사이의 액티브 영역에는 다수의 소스(source) 영역들과 다수의 드레인(drain) 영역들이 서로 교대로 형성된다. 한편, 멀티 핑거 트랜지스터의 제조 공정 시, 최외각에 위치한 트랜지스터의 균일한 에칭을 위하여 더미(dummy) 트랜지스터가 삽입된다.
본 발명이 이루고자 하는 기술적인 과제는 전류 소스 트랜지스터를 2개 이상으로 분리하여 더미 트랜지스터 역할을 하도록 배치함으로써 별도로 삽입되는 더미 트랜지스터가 필요없는 차동 증폭기의 레이아웃 방법 및 이를 이용한 차동 증폭기 레이아웃을 제공하는 것이다.
본 발명의 실시 예에 따른 차동 증폭기의 레이아웃은 제1트랜지스터를 통하여 제1전원에 접속되고, 기준 전류 브랜치를 형성하기 위한 제2트랜지스터와 미러 전류 브랜치를 형성하기 위한 제3트랜지스터를 포함하는 전류 미러를 포함하며, 상기 제1트랜지스터의 게이트는 다수의 제1핑거들을 포함하며, 상기 다수의 제1핑거들 중에서 제1그룹의 핑거들은 상기 제2트랜지스터의 일측에 배치되고 상기 다수의 제1핑거들 중에서 제2그룹의 핑거들은 상기 제3트랜지스터의 일측에 배치된다.
상기 다수의 제1핑거들은 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 형성되는 제3그룹의 핑거들을 더 포함한다.
상기 제1그룹의 핑거들의 수와 상기 제2그룹의 핑거들의 수는 서로 동일하다.
상기 제1그룹의 핑거들의 수, 상기 제2그룹의 핑거들의 수, 및 상기 제3그룹의 핑거들의 수는 짝수일 수 있다.
상기 차동 증폭기의 레이아웃은 제4트랜지스터를 통하여 제2전원에 접속되고, 상기 기준 브랜치에 접속된 제5트랜지스터와 상기 미러 전류 브랜치에 접속된 제6트랜지스터를 포함하는 트랜지스터 쌍을 더 포함하며, 상기 제4트랜지스터의 게이트는 다수의 제2핑거들을 포함하며, 상기 다수의 제2핑거들 중에서 제3그룹의 핑거들은 상기 제5트랜지스터의 일측에 형성되고 상기 다수의 제2핑거들 중에서 제4그룹의 핑거들은 상기 제6트랜지스터의 일측에 형성된다.
상기 다수의 제2핑거들은 상기 제5트랜지스터와 상기 제6트랜지스터 사이에 배치된 제5그룹의 핑거들을 더 포함한다.
상기 제4그룹의 핑거들의 수와 상기 제5그룹의 핑거들의 수는 서로 동일하다.
상기 제3그룹의 핑거들의 수, 상기 제4그룹의 핑거들의 수, 및 상기 제5그룹의 핑거들의 수는 짝수일 수 있다.
본 발명의 실시 예에 따른 차동 증폭기의 레이아웃 방법은 전류 미러를 형성하기 위한 제1트랜지스터와 제2트랜지스터를 배치하는 단계와, 다수의 제1핑거들을 포함하고 제1제어 신호에 응답하여 제1전압을 상기 제1트랜지스터와 상기 제2트랜지스터의 공통 단자로 공급하기 위한 제3트랜지스터를 배치하는 단계를 포함한다.
상기 제3트랜지스터를 배치하는 단계는 상기 다수의 제1핑거들 중에서 제1그룹의 핑거들을 상기 제1트랜지스터의 일측에 배치하는 단계와, 상기 다수의 제1핑거들 중에서 제2그룹의 핑거들을 상기 제2트랜지스터의 일측에 배치하는 단계를 포함한다.
상기 제3 트랜지스터를 배치하는 단계는 상기 다수의 제1핑거들 중에서 제3그룹의 핑거들을 상기 제1트랜지스터와 상기 제2트랜지스터 사이에 배치하는 단계를 더 포함한다.
상기 제1그룹의 핑거들의 수와 상기 제2그룹의 핑거들의 수가 서로 같다.
상기 제1그룹의 핑거들의 수, 상기 제2그룹의 핑거들의 수, 및 상기 제3그룹의 핑거들의 수는 짝수일 수 있다.
상기 차동 증폭기 레이아웃 방법은 차동 입력 신호들을 증폭하기 위한 제4트랜지스터와 제5트랜지스터를 배치하는 단계와, 다수의 제2핑거들을 포함하고 제2제어 신호에 응답하여 제2전압을 상기 제4트랜지스터와 상기 제5트랜지스터의 공통 접점으로 공급하기 위한 제6트랜지스터를 배치하는 단계를 더 포함한다.
상기 제6트랜지스터를 배치하는 단계는 상기 다수의 제2핑거들 중에서 제3그룹의 핑거들을 상기 제4트랜지스터의 일측에 배치하는 단계와, 상기 다수의 제2핑거들 중에서 제4그룹의 핑거들을 상기 제5트랜지스터의 일측에 배치하는 단계를 포함한다.
본 발명의 실시 예에 따른 차동 증폭기의 레이아웃 방법 및 이를 이용한 차동 증폭기 레이아웃은 전류 소스 트랜지스터가 형성되는 영역을 2개 이상으로 분리하여 더미 트랜지스터 역할을 하도록 배치함으로써 별도의 더미 트랜지스터를 삽입할 필요가 없는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 차동 증폭기의 회로도를 나타낸다.
도 2는 도 1에 도시된 차동 증폭기 레이아웃의 일 실시 예를 나타낸다.
도 3은 도 1에 도시된 차동 증폭기 레이아웃의 다른 실시 예를 나타낸다.
도 4는 본 발명의 실시 예에 따른 차동 증폭기의 레이아웃 방법을 설명하기 위한 플로우 챠트를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 차동 증폭기의 회로도를 나타낸다.
도 1을 참조하면, 차동 증폭기(10)는 전류 미러(20)와 증폭기(30)를 포함한다.
전류 미러(20)는 제1트랜지스터(T1), 제2트랜지스터(T2) 및 제3트랜지스터 (T3)를 포함한다.
제1트랜지스터(T1)는 제1제어 신호(Vcs1)에 응답하여 제1전원(VDD)을 제2트랜지스터(T2)와 제3트랜지스터(T3)의 공통 접점인 제1노드(ND1)에 공급한다.
전류 소스의 기능을 수행할 수 있는 제1트랜지스터(T1)는 PMOS 트랜지스터로 구현될 수 있다.
제2트랜지스터(T2)는 제1트랜지스터(T1)를 통하여 제1전원(VDD)에 접속되어 기준 전류 브랜치(reference current branch)를 형성하고, 제3트랜지스터(T3)는 제1트랜지스터(T1)를 통하여 제1전원(VDD)에 접속되어 미러 전류 브랜치(mirror current branch)를 형성한다.
제2트랜지스터(T2)의 게이트(GP2)와 제3트랜지스터(T3)의 게이트(GP3)는 제2노드(ND2)에 접속된다.
증폭기(30)는 제4트랜지스터(T4), 제5트랜지스터(T5) 및 제6트랜지스터(T6)를 포함한다.
제4트랜지스터(T4)는 제2제어 신호(Vcs2)에 응답하여 제2전원(VSS)을 제5트랜지스터(T5)와 제6트랜지스터(T6)의 공통 접점인 제3노드(ND3)에 공급한다.
전류 소스의 기능을 수행할 수 있는 제4트랜지스터(T4)는 NMOS 트랜지스터로 구현될 수 있다.
쌍을 이루는 제5트랜지스터(T5)와 제6트랜지스터(T6)는 차동 입력 전압들(V1 및 V2)의 차이를 증폭하여 출력 전압(Vout)을 출력한다.
제5트랜지스터(T5)의 드레인 단자와 제2트랜지스터(T2)의 드레인 단자는 제2노드(ND2)에 공통으로 접속되고, 제3트랜지스터(T3)의 드레인 단자와 제6트랜지스터(T6)의 드레인 단자는 출력 전압(Vout)이 출력되는 단자에 공통으로 접속된다.
즉, 제5트랜지스터(T5)의 드레인 단자는 상기 기준 전류 브랜치에 접속되고 제6트랜지스터(T6)의 드레인 단자는 미러 전류 브랜치에 접속된다.
실시 예에 따라 제2트랜지스터(T2)와 제3트랜지스터(T3)는 PMOS 트랜지스터로 구현되고, 제5트랜지스터(T5)와 제6트랜지스터(T6)는 NMOS 트랜지스터로 구현된다.
도 2는 도 1에 도시된 차동 증폭기 레이아웃의 일 실시 예를 나타낸다.
도 1 및 도 2를 참조하면, 다수의 트랜지스터들(T1 내지 T6) 각각은 멀티 핑거 트랜지스터(multi-finger transistor)로 구현된다.
멀티 핑거 트랜지스터는 액티브 영역(AR) 위에 서로 평행하게 배치된 다수의 핑거들에 의하여 게이트 영역들이 형성되고, 상기 다수의 핑거들 사이의 액티브 영역에는 다수의 소스 영역들(S)과 다수의 드레인 영역들(D)이 서로 교대로 형성되는 트랜지스터를 의미한다.
특히, 다수의 트랜지스터들(T1 내지 T6) 중에서 제1트랜지스터(T1)는 제1영역(T1a)과 제2영역(T1b)에 형성된다.
또한, 제4트랜지스터(T4)는 제3영역(T4a)과 제4영역(T4b)에 형성된다.
실시 예에 따라, 제1영역(T1a)의 게이트 영역(GP11)에 포함된 핑거들의 수와 제2영역(T1b)의 게이트 영역(GP12)에 포함된 핑거들의 수는 서로 동일하다.
또한, 제3영역(T4a)의 게이트 영역(GP41)에 포함된 핑거들의 수와 제4영역(T4b)의 게이트 영역(GP42)에 포함된 핑거들의 수는 서로 동일할 수 있다.
다른 실시 예에 따라, 제1영역(T1a)의 게이트 영역(GP11)에 포함된 핑거들의 수와 제2영역(T1b)의 게이트 영역(GP12)에 포함된 핑거들의 수는 짝수이고, 제3영역(T4a)의 게이트 영역(GP41)에 포함된 핑거들의 수와 제4영역(T4b)의 게이트 영역 (GP42)에 포함된 핑거들의 수는 짝수이다.
각 게이트 영역(GP11, GP12, GP2, GP3, GP41, GP42, GP5, 및 GP6)에 포함된 다수의 핑거들은 액티브 영역(AR) 상부에 배치되고, 상기 다수의 핑거들 사이에 배치된 액티브 영역들(AR) 각각에는 소스 영역(S)과 드레인 영역(D)이 형성된다.
각 영역(T1a 및 T1b)의 다수의 드레인 영역들(D), 제2트랜지스터(T2)의 다수의 소스 영역들(S), 및 제3트랜지스터(T3)의 다수의 소스 영역들(S)은 제1배선 (BP1)의 메탈 컨택(MC)을 통하여 제1노드(ND1)로 연결된다.
또한, 제2트랜지스터(T2)의 다수의 드레인 영역들(D), 게이트 영역(GP2), 및 제3트랜지스터(T3)의 게이트 영역(GP3)은 제2배선(BP2)의 메탈 컨택(MC)을 통하여 제2노드(ND2)에 연결된다.
한편, 제2트랜지스터(T2)의 다수의 드레인 영역들(D)과 제5트랜지스터(T5)의 다수의 드레인 영역들(D)은 제2배선(BP2)의 메탈 컨택(MC)을 통하여 제2노드(ND2)로 연결된다.
제3트랜지스터(T3)의 다수의 드레인 영역들(D)과 제6트랜지스터(T6)의 다수의 드레인 영역들(D)은 제3배선(BP3)의 메탈 컨택(MC)을 통하여 연결된다.
제5트랜지스터(T5)의 다수의 소스 영역들(S), 제6트랜지스터(T6)의 다수의 소스 영역들(S), 및 각 영역(T4a 및 T4b)의 다수의 드레인 영역들(D)은 제4배선 (BP4)의 메탈 컨택(MC)을 통하여 제3노드(ND3)로 연결된다.
따라서 본 발명의 일 실시 예에 따른 차동 증폭기(10)에서, 제1트랜지스터 (T1)가 형성되는 영역은 2개의 영역들(T1a과 T1b)로 분할되고 제1영역(T1a)은 제2트랜지스터(T2)가 형성되는 영역의 왼쪽에 배치되고 제2영역(T1b)은 제3트랜지스터 (T3)가 형성되는 영역의 오른쪽에 배치된다.
따라서 제1트랜지스터(T1)를 제1영역(T1a)과 제2영역(T1b)에 나누어 배치함에 따라 별도의 더미 트랜지스터는 불필요하다.
또한, 제4트랜지스터(T4)가 형성되는 영역은 2개의 영역들(T4a과 T4b)로 분할되고 제3영역(T4a)은 제5트랜지스터(T5)가 형성되는 영역의 왼쪽에 배치되고 제4영역(T4b)은 제6트랜지스터(T6)가 형성되는 영역의 오른쪽에 배치된다.
따라서 제4트랜지스터(T4)를 제3영역(T4a)과 제4영역(T4b)에 나누어 배치함에 따라, 별도의 더미 트랜지스터는 불필요하다.
즉, 도 2에 도시된 바와 같은 레이아웃을 갖는 차동 증폭기(10)는 별도의 더미 트랜지스터가 필요 없으므로 기생 저항(parastic resistance)을 줄일 수 있을 뿐만 아니라 차동 증폭기(10)의 사이즈(size)를 최소화할 수 있는 효과가 있다.
도 3은 도 1에 도시된 차동 증폭기 레이아웃의 다른 실시 예를 나타낸다.
도 1 및 도 3을 참조하면, 다수의 트랜지스터들(T1 내지 T6) 각각은 멀티 핑거 트랜지스터로 구현된다.
제1트랜지스터(T1)는 제5영역(T1a), 제6영역(T1b), 및 제7영역(T1c)에 형성된다.
또한, 제4트랜지스터(T4)는 제8영역(T4a), 제9영역(T4b), 및 제10영역(T4c)에 형성된다. 각 트랜지스터(T1과 T4)는 세 개의 영역들에 나누어 형성된다.
실시 예에 따라, 제6영역(T1b)의 게이트 영역(GP12)에 포함된 핑거들의 수와 제7영역(T1c)의 게이트 영역(GP13)에 포함된 핑거들의 수는 서로 동일하다.
또한, 제9영역(T4b)의 게이트 영역(GP42)에 포함된 핑거들의 수와 제10영역(T4c)의 게이트 영역(GP43)에 포함된 핑거들의 수는 서로 동일할 수 있다.
또한 다른 실시 예에 따라, 각 게이트 영역(GP11, GP12, GP13, GP41, GP42 및 GP43)에 포함된 핑거들의 수는 짝수일 수 있다.
각 게이트 영역(GP11, GP12, GP13, GP2, GP3, GP41, GP42, GP43, GP5, 및 GP6)은 액티브 영역(AR) 상부에 배치되고, 각 게이트 영역(GP11, GP12, GP13, GP2, GP3, GP41, GP42, GP43, GP5, 및 GP6)에 포함된 핑거들 사이에 배치된 액티브 영역들(AR) 각각에는 소스 영역(S)과 드레인 영역(D)이 형성된다.
각 영역(T1a, T1b, 및 T1c)의 다수의 드레인 영역들(D), 제2트랜지스터(T2)의 다수의 소스 영역들(S), 제3트랜지스터(T2)의 다수의 소스 영역들(S)은 제1배선 (BP1)의 메탈 컨택(MC)을 통하여 제1노드(ND1)로 연결된다.
또한 제2트랜지스터(T2)의 다수의 드레인 영역들(D)과 게이트 영역(GP2), 및 제3트랜지스터(T3)의 게이트 영역(GP3)은 제2배선(BP2)의 메탈 컨택(MC)을 통하여 제2노드(ND2)에 연결된다.
제2배선(BP2)의 메탈 컨택(MC)을 통하여, 제2트랜지스터(T2)의 다수의 드레인 영역들(D)과 제5트랜지스터(T5)의 다수의 드레인 영역들(D)은 제2노드(ND2)에서 연결된다.
제3트랜지스터(T3)의 다수의 드레인 영역들(D)과 제6트랜지스터(T6)의 다수의 드레인 영역들(D)은 제3배선(BP3)의 메탈 컨택(MC)을 통하여 연결된다.
제5트랜지스터(T5)의 다수의 소스 영역들(S), 제6트랜지스터(T6)의 다수의 소스 영역들(S), 각 영역(T4a, T4b, 및 T4c)의 다수의 드레인 영역들(D)은 제4배선 (BP4)의 메탈 컨택(MC)을 통하여 제3노드(ND3)에 연결된다.
따라서 본 발명의 일 실시 예에 따른 차동 증폭기(10)에서, 제1트랜지스터 (T1)가 형성되는 영역은 3개의 영역들(T1a, T1b, 및 T1c)로 분할되고 제5영역(T1a)은 제2트랜지스터(T2)와 제3트랜지스터(T3) 사이에 배치되고 제6영역(T1b)은 제2트랜지스터(T2)가 형성되는 영역의 왼쪽에 배치되고 제7영역(T1c)은 제3트랜지스터 (T3)가 형성되는 영역의 오른쪽에 배치된다.
따라서 제1트랜지스터(T1)를 제1영역(T1a), 제2영역(T1b), 및 제3영역(T1c)에 나누어 배치함에 따라 별도의 더미 트랜지스터는 불필요하다.
또한, 제4트랜지스터(T4)가 형성되는 영역은 3개의 영역들(T4a, T4b, 및 T4c)로 분할되고 제8영역(T4a)은 제5트랜지스터(T5)와 제6트랜지스터(T6) 사이에 배치되고 제9영역(T4b)은 제5트랜지스터(T5)가 형성되는 영역의 왼쪽에 배치되고 제10영역(T4c)은 제6트랜지스터(T6)가 형성되는 영역의 오른쪽에 배치된다.
따라서 제4트랜지스터(T4)를 제8영역(T4a), 제9영역(T4b), 및 제10영역(T4c)에 나누어 배치함에 따라 별도의 더미 트랜지스터는 불필요하다.
도 4는 본 발명의 실시 예에 따른 차동 증폭기의 레이아웃 방법을 설명하기 위한 플로우챠트를 나타낸다.
도 4에서는 설명의 편의를 위하여, 도 2에 도시된 차동 증폭기 레이아웃 방법을 설명한다.
도 1, 도 2, 및 도 4를 참조하면, 액티브 영역(AR) 위에 다수의 핑거들을 포함하는 다수의 게이트 영역들(GP2와 GP3)을 배치함으로써 제2트랜지스터(T2)와 제3 트랜지스터(T2)가 형성된다(S10).
제1트랜지스터(T1)의 제1영역(T1a)은 제2트랜지스터(T2)가 형성된 영역의 왼쪽에 배치되고 제1트랜지스터(T1)의 제1영역(T1b)은 제3트랜지스터(T3)가 형성된 영역의 오른쪽에 배치된다(S30).
액티브 영역(AR) 위에 다수의 핑거들을 포함하는 다수의 게이트 영역들(GP5와 GP6)을 배치함으로써 제5트랜지스터(T5)와 제6트랜지스터(T6)가 형성된다(S50).
제4트랜지스터(T4)의 제3영역(T4a)은 제5트랜지스터(T5)가 형성된 영역의 왼쪽에 배치되고 제4트랜지스터(T4)의 제4영역(T4b)은 제6트랜지스터(T6)가 형성된 영역의 오른쪽에 배치된다(S70).
각 단계(S10, S30, S50, 및 S70)는 설명의 편의를 위하여 구분된 것으로서 각 단계(S10, S30, S50, 및 S70)는 동시에 형성될 수 있고 순차적으로 형성될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 차동 증폭기
20 : 전류 미러
30 : 증폭기
T1 : 제1 트랜지스터
T2 : 제2 트랜지스터
T3 : 제3 트랜지스터
T4 : 제4 트랜지스터
T5 : 제5 트랜지스터
T6 : 제6 트랜지스터

Claims (10)

  1. 제1트랜지스터를 통하여 제1전원에 접속되고, 기준 전류 브랜치를 형성하기 위한 제2트랜지스터와 미러 전류 브랜치를 형성하기 위한 제3트랜지스터를 포함하는 전류 미러를 포함하며,
    상기 제1트랜지스터의 게이트는 다수의 제1핑거들을 포함하며,
    상기 다수의 제1핑거들 중에서 제1그룹의 핑거들은 상기 제2트랜지스터의 일측에 배치되고 상기 다수의 제1핑거들 중에서 제2그룹의 핑거들은 상기 제3트랜지스터의 일측에 배치되는 차동 증폭기의 레이아웃.
  2. 제1항에 있어서,
    상기 다수의 제1핑거들은 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 형성되는 제3그룹의 핑거들을 더 포함하는 차동 증폭기의 레이아웃.
  3. 제1항에 있어서,
    상기 제1그룹의 핑거들의 수와 상기 제2그룹의 핑거들의 수는 서로 동일한 차동 증폭기의 레이아웃.
  4. 제2항에 있어서,
    상기 제1그룹의 핑거들의 수, 상기 제2그룹의 핑거들의 수, 및 상기 제3그룹의 핑거들의 수는 짝수인 차동 증폭기의 레이아웃.
  5. 제1항에 있어서, 상기 차동 증폭기의 레이아웃은,
    제4트랜지스터를 통하여 제2전원에 접속되고, 상기 기준 전류 브랜치에 접속된 제5트랜지스터와 상기 미러 전류 브랜치에 접속된 제6트랜지스터를 포함하는 트랜지스터 쌍을 더 포함하며,
    상기 제4트랜지스터의 게이트는 다수의 제2핑거들을 포함하며,
    상기 다수의 제2핑거들 중에서 제3그룹의 핑거들은 상기 제5트랜지스터의 일측에 형성되고 상기 다수의 제2핑거들 중에서 제4그룹의 핑거들은 상기 제6트랜지스터의 일측에 형성되는 차동 증폭기의 레이아웃.
  6. 제5항에 있어서,
    상기 다수의 제2핑거들은 상기 제5트랜지스터와 상기 제6트랜지스터 사이에 배치된 제5그룹의 핑거들을 더 포함하는 차동 증폭기의 레이아웃.
  7. 제5항에 있어서,
    상기 제3그룹의 핑거들의 수와 상기 제4그룹의 핑거들의 수는 서로 동일한 차동 증폭기의 레이아웃.
  8. 제6항에 있어서, 상기 제3그룹의 핑거들의 수, 상기 제4그룹의 핑거들의 수, 및 상기 제5그룹의 핑거들의 수는 짝수인 차동 증폭기의 레이아웃.
  9. 전류 미러를 형성하기 위한 제1트랜지스터 및 제2트랜지스터를 배치하는 단계; 및
    다수의 제1핑거들을 포함하고 제1 제어신호에 응답하여 제1전압을 상기 제1트랜지스터와 상기 제2트랜지스터의 공통 단자로 공급하기 위한 제3트랜지스터를 배치하는 단계를 포함하며,
    상기 제3트랜지스터를 배치하는 단계는,
    상기 다수의 제1핑거들 중에서 제1그룹의 핑거들을 상기 제1트랜지스터의 일측에 배치하는 단계; 및
    상기 다수의 제1핑거들 중에서 제2그룹의 핑거들을 상기 제2트랜지스터의 일측에 배치하는 단계를 포함하는 차동 증폭기의 레이아웃 방법.
  10. 제9항에 있어서, 상기 차동 증폭기의 레이아웃 방법은,
    차동 입력 신호들을 증폭하기 위한 제4트랜지스터와 제5트랜지스터를 배치하는 단계; 및
    다수의 제2핑거들을 포함하고 제2 제어신호에 응답하여 제2전압을 상기 제4트랜지스터와 상기 제5트랜지스터의 공통 접점으로 공급하기 위한 제6트랜지스터를 배치하는 단계를 더 포함하며,
    상기 제6트랜지스터를 배치하는 단계는,
    상기 다수의 제2핑거들 중에서 제3그룹의 핑거들을 상기 제4트랜지스터의 일측에 배치하는 단계; 및
    상기 다수의 제2핑거들 중에서 제4그룹의 핑거들을 상기 제5트랜지스터의 일측에 배치하는 단계를 포함하는 차동 증폭기의 레이아웃 방법.
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