JPS63302609A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は差動増幅回路に関し、特にオフセット電圧補
償を目的とする差動増幅゛回路に関する。

（従来の技術） 第６図は、各ベースに入力信号Ｖｌ　、Ｖ２がそれぞれ
供給されるＮＰＮトランジスタＱｌ。

Ｑ２と、このトランジスタＱｌとＱ２の共通エミッタと
接地端子ＧＮＤとの間に挿入された電流源Ａと、トラン
ジスタＱｌ、Ｑ２に対する能動負荷として動作するＰＮ
Ｐ　トランジスタＱ３．Ｑ４とにより構成される従来の
典型的な差動増幅回路の一例を示すものである。次に、
このように構成される差動増幅回路のオフセット電圧に
ついて説明する。

ＰＮＰ　）ランジスタＱ３とＱ４の各々のベースは共通
であり、またそれぞれのエミッタは電源ｖｃｃ端子に共
通接続されているため、トランジスタＱ３のベース・エ
ミッタ間電圧Ｖ　ｂｅ３とトランジスタＱ４のベース・
エミッタ間電圧Ｖ　ｂｅ４は等しくなり、 （Ｉ　ｃ３／　Ｉ　ｓ３）　−（Ｉ　ｃ４／　Ｉ　ｓ４
）の関係が成立つ。ここで、ＩＣ３およびＩｃ４はトラ
ンジスタＱ３およびＱ４のコレクタ電流をそれぞれ示し
、Ｉｓ３およびＩｓ４はトランジスタＱ３およびＱ４の
逆方向飽和電流をそれぞれ示している。

したがって、トランジスタＱ２のコレクタ電流Ｉｃ２は
、 Ｉ　ｃ２−１　ｃ４−１　ｅ３・（Ｉ　ｓ４／　Ｉ　ｓ
３）で与えられ、トランジスタＱ１のコレクタ電流Ｉｃ
ｌは、 Ｉｃｌ−１ｃ３φ（１＋２／βＰ） で与えられる。ここで、βＰはＰＮＰ　）ランジスタＱ
３．Ｑ４の電流増幅率である。

したがって、前記差動増幅回路のオフセット電圧Ｖｏｓ
は、 Ｖ　ｏｓ　−Ｖ　ｂｅｌ　−Ｖ　ｂｅ２−ＶＴＪ！ｎ　
　（Ｉｅｌ／　ｌ５ｌ）−Ｖ−ｒｌｎ　　（Ｉｃ２／ｌ
５２） −ＶＴノｎ　　（（Ｉｃｌ／　Ｉｃ２）・　（Ｉ　ｓｌ
／　Ｉ　ｓ２）　） −ＶＴ、ｔ’ｎ　　［（Ｉｓ４／　Ｉｓｎ）・（Ｉｓｌ
／１ｓ２）　・（１＋　（２／βｐ））コとなる。ここ
で、ΔＩ　ｓｐ　−Ｉ　ｓ３−　Ｉ　ｓ４、Ｉｓｐ■（
Ｉｓ３＋ｌ５４）／２ ΔＩ　ｓｎ　−１ｓｌ　−１ｓ２ Ｉ　ｓｎ　−（Ｉｓｌ＋　Ｉ　ｓ２）　　／　２とする
と、オフセット電圧Ｖｏｓは、 と表わすことができ、また、ΔＩ　ｓｐ（Ｉ　Ｓｐ。

Δｌ５ｎ（Ｉｓｎであることを考慮すれば、Ｖｏｓは、
となる。ここで、 〕ｎ　　（１＋ｘ） −ｘ−（ｘ２／２）＋　（ｘ３／３）・・・の関係を用
い、またΔＩ　ｓｐ／　Ｉ　ｓｐ（１、ΔＩ　ｓｎ／ｌ
５ｎ（１，２／βｐ（１であることからその２項目以降
を無視すると、 ・・・■ となる。■式において、ΔＩ　ｓｐ／　Ｉ　ｓｐｓΔＩ
　ｓｎ／Ｉｓｎは使用するトランジスタにより決定され
、３項目の２／βＰは使用するトランジスタおよび回路
構成で決定されるファクターである。

ここで、ＶＴ−２６１！Ｖ％ΔＩｓｐ／ｌ５ｐ−５％、
ΔＩ　ｓｎ／　Ｉ　ｓｎ　−５％、βｐ＝１０として■
式における最悪値を求めると、 Ｖｏｓ−２６（０，０５＋０．０５＋０．１　）　−７
，８ｍｖとなり、第３項によるオフセット電圧−２，８
ｍｖとなる。

前述のように、■式における第３項は使用するトランジ
スタおよび回路構成により決定されるもので、例えば第
７図に示すように第６図の差動増幅回路の構成にＰＮＰ
　トランジスタＱ５を加え、そのベースをトランジスタ
Ｑ３のコレクタに、エミッタをトランジスタＱ８．Ｑ４
の共通ベースに、コレクタを接地端子に接続すると、前
記■式は次のようになる。

・・・■ 前記と同様のファクターを用いると０式は、Ｖ　ｃｉｓ
−２８（０，０５＋　０．０５＋　０．０１８２）−，
３，０７ｍｖ となり、第３項によるオフセット電圧は０．４７Ｉｌｖ
で第６図よりも小さくすることができる。しかしながら
、以前としてオフセット電圧が存在し、差動増幅回路の
動作特性としては充分なものではない。

（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の差動増幅回路におけるオフセット電圧をさらに低減し
、より動作特性のすぐれた差動増幅回路を提供すること
を目的とする。

［発明の構成］ （問題点を解決するための手段） この発明による差動増幅回路にあっては、各々のベース
に第１および第２の入力信号がそれぞれ供給され、各々
のエミッタが共通接続されている第１極性の第１および
第２のトランジスタと、この第１および第２のトランジ
スタの共通エミッタと第１の電源電位供給端子との間に
挿入される電流源と、前記第１のトランジスタのコレク
タにコレクタが接続され、エミッタが第２の電源電位供
給端子に結合されている第２極性の第３のトランジスタ
と、前記第２のトランジスタのコレクタにコレクタが接
続され、エミッタが前記第２の電源電位供給端子に結合
され、ベースが前記第３のトランジスタのベースに接続
されている第２極性の第４のトランジスタと、前記第３
および第４のトランジスタの共通ベースに一端が結合さ
れ、他端が前記第１の電源電位供給端子に結合され、ゲ
ートが前記第１のトランジスタと第３のトランジスタの
接続点に接続されているＦＥＴとを具備したものである
。

（作用） 前記構成の差動増幅回路にあっては、ＦＥＴにゲート電
流が流れないため、第３のトランジスタのコレクタ電流
をそのまま第１のトランジスタのコレクタ電流とするこ
とができる。したがって、第３のトランジスタのコレク
タ電流と第４のトランジスタのコレクタ電流との電流値
誤差を少なくすることができ、差動増幅回路のオフセッ
ト電圧値を小さくすることが可能となる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の一実施例に係る差動増幅回路の構成
を示すもので、この差動増幅回路は第６図の従来の回路
と同様に各ベースに入力信号ｖ１、ｖ２がそれぞれ供給
されるＮＰＮ　）ランジスタＱｌ、Ｑ２と、このトラン
ジスタＱｌとＱ２の共通エミッタと接地端子ＧＮＤとの
間に挿入された電流源Ａと、トランジスタＱ１．Ｑ２に
対する能動負荷として動作するＰＮＰ　）ランジスタＱ
３゜Ｑ４とを備える共に、さらに別のＰ型ＦＥＴＱＩＯ
を備えている。このＦＥＴＱＩＯは、ＭＯＳ型または接
合型のいずれのＦＥＴでもよい。

ＦＥＴＱＩＯのソースはトランジスタＱ３およびＱ４の
共通ベースに接続され、そのドレインは接地端子に、そ
してゲートはトランジスタＱ３とトランジスタＱｌの接
続点に接続されている。

このような構成の差動増幅回路にあっては、ＦＥＴＱＩ
Ｏのゲート電流が流れないため、トランジスタＱ３のコ
レクタ電流がそのままトランジスタＱｌのコレクタ電流
とすることができる。したがって、前述した０式におけ
る第３項をなくすことができ、オフセット電圧を少なく
することが可能となる。以下これについて詳細に説明す
る。

ＰＮＰ　）ランジスタＱ３とＱ４の各べ、−スが共通で
あり、またそれぞれのエミッタが電源ＶＣＣ端子に共通
接続されているため、トランジスタＱ３のベース・エミ
ッタ間電圧Ｖ　ｂｅ３とトランジスタＱ４のベース・エ
ミッタ間電圧Ｖ　ｂｅ４は等しくなり、 （Ｉ　ｃ３／　Ｉ　ｓ３）　−（Ｉ　ｃ４／　Ｉ　ｓ４
）の関係が成立つ。ここで、Ｉｃ３およびＩ　ｅ４はト
ランジスタＱ３およびＱ４のコレクタ電流をそれぞれ示
し％Ｉ８３およびＩｓ４はトランジスタＱ３およびＱ４
の逆方向飽和電流をそれぞれ示している。

したがって、トランジスタＱ２のコレクタ電流Ｉｃ２は
、 Ｉ　　ｃ２−　１　　ｃ４＝　　Ｉ　　ｃ３　争　　（
Ｉ　　ｓ４／　　Ｉ　　ｓ３）で与えられ、トランジス
タＱｌのコレクタ電流Ｉｃｌは、 Ｉ　　ｃｌ　−１ｃＢ となる。ここで、βＰはＰＮＰ　）ランジスタＱ３゜Ｑ
４の、電流増幅率である。

したがって、この発明による差動増幅回路のオフセット
電圧Ｖｏｓは、 Ｖ　ｏｓ　−Ｖ　ｂｅｌ　　−Ｖ　ｂｅ２＝ＶＴｉａ　
　（Ｉｅｌ／ｌ５ｌ） −ＶＴノａ　　（Ｉ　ｃ２／　Ｉ　５２）−ＶＴ、Ｉ’
１１　　（（Ｉｃｌ／Ｉｃ２）・（Ｉｓｌ／　ｌ５２）
　） −Ｖ−ｒノｎ　　（（Ｉｓ４／ｌ５３）・（Ｉｓｌ／ｌ
５２）　） となる。ここで、ΔＩ　ｓｐ　−１ｓ３−１　ｓ４、ｌ
５ｐ−（Ｉｓ８＋　ｌ５４）／２ ΔＩ　ｓｎ　−１ｓｌ　−Ｉ　５２ Ｉｓｎ　−（Ｉｓｌ＋ｌ５２）　　／２とすると、オフ
セット電圧ＶＯ８は、 と表わすことができ、また、ΔＩ　ｓｐ（Ｉ　ｓｐｓΔ
ｌ５ｎ（Ｉｓｎであることを考慮すれば、ｖｏｓは、と
なる。ここで、 〕ａ　　（１＋ｘ） −ｘ−（ｘ２／２）＋　（ｘ３／３）・・・の関係を用
い、またΔＩ　ｓｐ／　Ｉ　ｓｐ（ｌ、ΔＩ　ｓｎ／ｌ
５ｎ（１，２／βｐ（１であることからその２項目以降
を無視すると、 Ｖｏｓ＝Ｖ７（（ΔＩ　ｓｐ／　Ｉ　５ｐ）−（ΔＩ　
ｓｎ／　Ｉ　ｓｎ）　）　−■となる。■式において、
ΔＩ　ｓｐ／　Ｉ　８１）％ΔＩ　ｓｎ／Ｉｓｎは使用
するトランジスタにより決定されるファクターである。

ここで、Ｖ　７　＝　２６１Ｖ％ΔＩｓｐ／ｌ５ｐ−５
％、ΔＩ　ｓｎ／　Ｉ　ｓｎ　−５％、βＰ−１０とし
て■式における最悪値を求めると、 Ｖ　ｏｓ　−２８（０，０５＋　０．０５）　−２，８
ｍｙとなり、従来に比し低オフセツト電圧の差動増幅回
路が得られることが分る。

第２図乃至第６図はそれぞれこの発明の他の実施例を示
すもので、第２図は第１図の構成に加えてトランジスタ
Ｑ３およびＱ４の共通エミッタと電源ＶＣＣ端子との間
に抵抗Ｒ１を挿入し、この抵抗Ｒ１によってトランジス
タＱ３とＱ４のベース電位の安定化を図ったものである
。同様に、第３図ではダイオードＤｌを用いてトランジ
スタＱ３とＱ４のベース電位の安定化を実現している。

また第４図の回路は、発振防止のためにＦＥＴＱＩＯの
ソースとトランジスタＱ３およびＱ４の共通ベースとの
間に抵抗Ｒ２を接続した例である。

第５図は第１図のトランジスタＱｌ−０４とそれぞれ極
性の異なるトランジスタＱｌ’〜Ｑ４’を用いて差動増
幅回路を構成した例であり、この場合にはＰ型ＦＥＴＱ
１０の代わりにＮ型ＦＥＴＱ１０′が設けられ、そのド
レインは電源ＶＣＣ端子に、ソースはトランジスタＱ３
’　とＱ４’の共通ベースに、そしてゲートはトランジ
スタＱｌ’　とＱ３’の接続点に接続される。このよう
な構成にしても、第１図と同様にオフセット電圧を少な
くすることができる。

［発明の効果］ 以上のようにこの発明によれば、オフセット電圧を低減
することができ、動作の信頼性の高い差動増幅回路が得
られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る差動増幅回路を説明
する回路図、第２図乃至第５図はそれぞれこの発明の他
の実施例を説明する回路図、第６図および第７図はそれ
ぞれ従来の差動増幅回路を説明する回路図である。 Ｑｌ、Ｑ２・・・ＮＰＮ　）ランジスタ、Ｑ３．Ｑ４・
・・ＰＮＰ　トランジスタ、Ｑ１０・・・Ｐ型ＦＥＴ５
Ａ・・・電流源。 出願人代理人　　弁理士　鈴江武彦 第１図　　　　　　第２図 第３図　　　　　ｗＥ４図 第５図 １６図　　　　　第７図

Claims (1)

1. 【特許請求の範囲】 各々のベースに第１および第２の入力信号がそれぞれ供
   給され、各々のエミッタが共通接続されている第１極性
   の第１および第２のトランジスタと、 この第１および第２のトランジスタの共通エミッタと第
   １の電源電位供給端子との間に挿入される電流源と、 前記第１のトランジスタのコレクタにコレクタが接続さ
   れ、エミッタが第２の電源電位供給端子に結合されてい
   る第２極性の第３のトランジスタと、 前記第２のトランジスタのコレクタにコレクタが接続さ
   れ、エミッタが前記第２の電源電位供給端子に結合され
   、ベースが前記第３のトランジスタのベースに接続され
   ている第２極性の第４のトランジスタと、 前記第３および第４のトランジスタの共通ベースに一端
   が結合され、他端が前記第１の電源電位供給端子に結合
   され、ゲートが前記第１のトランジスタと第３のトラン
   ジスタの接続点に接続されているＦＥＴとを具備するこ
   とを特徴とする差動増幅回路。