JPH04113275A - 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 - Google Patents
最大値出力回路及び最小値出力回路並びに最大値最小値出力回路Info
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- JPH04113275A JPH04113275A JP23251890A JP23251890A JPH04113275A JP H04113275 A JPH04113275 A JP H04113275A JP 23251890 A JP23251890 A JP 23251890A JP 23251890 A JP23251890 A JP 23251890A JP H04113275 A JPH04113275 A JP H04113275A
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- 238000010586 diagram Methods 0.000 description 8
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- 230000000087 stabilizing effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の利用分野)
本発明は、複数の入力信号の中から、信号の最大値を出
力する最大値出力回路、及び信号の最小値を出力する最
小値出力回路、並びに信号の最大値及び最小値を出力す
る最大値最小値出力回路に関するものである。
力する最大値出力回路、及び信号の最小値を出力する最
小値出力回路、並びに信号の最大値及び最小値を出力す
る最大値最小値出力回路に関するものである。
(発明の背景)
複数の入力信号の中から最大値、最小値を出力する回路
として、例えば第6図に示す回路構成のものが知られて
いる。
として、例えば第6図に示す回路構成のものが知られて
いる。
第6図において、A1−A4は入力端子、87〜94は
オペアンプ、95〜102はダイオード、103,10
4は電流源、■MAxハ最大値を出力する端子、V M
INは最小値を出力する端子である。
オペアンプ、95〜102はダイオード、103,10
4は電流源、■MAxハ最大値を出力する端子、V M
INは最小値を出力する端子である。
各入力端子A1.A2.A3.A4に印加される電圧を
Vl、V2.V3.V4とし、これらの関係がVl <
V2<V3<V4とすると、端子V MAXには最大値
であるv4の電圧が発生する。
Vl、V2.V3.V4とし、これらの関係がVl <
V2<V3<V4とすると、端子V MAXには最大値
であるv4の電圧が発生する。
これはオペアンプとダイオードにより理想ダイオードが
構成される為、最も高い電圧が入力されているオペアン
プ90のみがオペアンプとして動作して、該オペアンプ
90の反転、非反転入力端子に対してイマジナリ・ショ
ートが成立ち、他のオペアンプ87,88.89に対し
ては、反転入力端子電圧〉非反転入力端子電圧となり、
ダイオード95,96.97はそれぞれ逆バイアスされ
、端子VMAXへの出力動作に対しては関与しないから
である。
構成される為、最も高い電圧が入力されているオペアン
プ90のみがオペアンプとして動作して、該オペアンプ
90の反転、非反転入力端子に対してイマジナリ・ショ
ートが成立ち、他のオペアンプ87,88.89に対し
ては、反転入力端子電圧〉非反転入力端子電圧となり、
ダイオード95,96.97はそれぞれ逆バイアスされ
、端子VMAXへの出力動作に対しては関与しないから
である。
また、端子VMINに関しては上述とダイオードの接続
方向が逆極性になる為、端子VMINには最小値である
vlの電圧が発生する。これは、オペアンプ91のみが
オペアンプとして動作して、該オペアンプ91の反転、
非反転入力端子に対してイマジナリ・ショートが成立ち
、他のオペアンプ92.93.94に対しては、反転入
力端子電圧く非反転入力端子電圧となり、ダイオード1
00101.102はそれぞれ逆バイアスされ、端子V
MINへの出力動作に対しては関与しないからである
。
方向が逆極性になる為、端子VMINには最小値である
vlの電圧が発生する。これは、オペアンプ91のみが
オペアンプとして動作して、該オペアンプ91の反転、
非反転入力端子に対してイマジナリ・ショートが成立ち
、他のオペアンプ92.93.94に対しては、反転入
力端子電圧く非反転入力端子電圧となり、ダイオード1
00101.102はそれぞれ逆バイアスされ、端子V
MINへの出力動作に対しては関与しないからである
。
なお、定電流源103,104は単に動作安定化用に設
けられている。
けられている。
また、複数の入力信号の中から最大値、最小値出力を簡
単な回路にて実現するものとして、第7図に示す構成の
ものが知られている。
単な回路にて実現するものとして、第7図に示す構成の
ものが知られている。
第7図において、1〜4.29はnpn トランジスタ
、16〜19.14はpnp トランジスタである。又
、15,30,105,106は定電流源であり、定電
流源15と105の定電流値及び定電流源30と106
の定電流値は同一値に設定しであるものとする。
、16〜19.14はpnp トランジスタである。又
、15,30,105,106は定電流源であり、定電
流源15と105の定電流値及び定電流源30と106
の定電流値は同一値に設定しであるものとする。
先程と同様な人力条件を考えると、端子V MAXより
出力される最大電圧(これもV MAXと記す)は VMAX = V 4− VBE4 + VBE1
4で表される。但し、V BF2はトランジスタ4のベ
ース・エミッタ間電圧、VBE14はトランジスタ14
のベース・エミッタ間電圧である。今、pnp、npn
トランジスタ逆方向飽和電流(工S)が等しく、直流電
流増幅率が十二分に大きい共と考えると、定電流源15
と定電流源105が同一値に設定されているので、VB
E4 =VBE14となり、よってVMAX=V4とな
り最大値が出力される。
出力される最大電圧(これもV MAXと記す)は VMAX = V 4− VBE4 + VBE1
4で表される。但し、V BF2はトランジスタ4のベ
ース・エミッタ間電圧、VBE14はトランジスタ14
のベース・エミッタ間電圧である。今、pnp、npn
トランジスタ逆方向飽和電流(工S)が等しく、直流電
流増幅率が十二分に大きい共と考えると、定電流源15
と定電流源105が同一値に設定されているので、VB
E4 =VBE14となり、よってVMAX=V4とな
り最大値が出力される。
トランジスタ1,2.3に関してはベース・エミッタ間
に逆バイアスが印加され、オフ状態となる。
に逆バイアスが印加され、オフ状態となる。
同様な議論により端子VMINよりの最小電圧(これも
VMINと記す)は VMIN = V 1 + VBE16− VBE29
と表されるが、V BE19= V BE29であるか
ら、VMIN=V1となり最小値が出力される。なお、
V BE16はトランジスタ16のベース・エミッタ間
電圧、V BE29はトランジスタ29のベース・エミ
ッタ間電圧である。
VMINと記す)は VMIN = V 1 + VBE16− VBE29
と表されるが、V BE19= V BE29であるか
ら、VMIN=V1となり最小値が出力される。なお、
V BE16はトランジスタ16のベース・エミッタ間
電圧、V BE29はトランジスタ29のベース・エミ
ッタ間電圧である。
トランジスタ17,18.19に関しては、ベース・エ
ミッタ間に逆バイアスが印加され、オフ状態となる。
ミッタ間に逆バイアスが印加され、オフ状態となる。
しかしながら、上記第6図構成の従来例においては、オ
ペアンプ自体が多数のトランジスタにて構成される為、
IC化した場合、チ・ンブ面積の増大を招くという問題
点を有している。
ペアンプ自体が多数のトランジスタにて構成される為、
IC化した場合、チ・ンブ面積の増大を招くという問題
点を有している。
また、第7図構成の従来例においては、トランジスタの
数は少ないものの、入力信号が複数同一値をとった場合
に、適正な最大値、最小値が出てこないという問題点を
有している。これについて以下に詳述する。
数は少ないものの、入力信号が複数同一値をとった場合
に、適正な最大値、最小値が出てこないという問題点を
有している。これについて以下に詳述する。
今、V3=V4、Vl、V2<V4の関係があるとし、
最大値として2つの入力信号電圧がある状況を考える。
最大値として2つの入力信号電圧がある状況を考える。
V3=V4よりトランジスタ3゜4に流れる各々のエミ
ッタ電流は定電流15の半分の電流が流れる。トランジ
スタのVBEとエミ・ンタ電流■、(=コレクタ電流)
の間には、kをボルツマン定数、Tを絶対温度、qを電
子電荷量とすると、 の式が成り立ち、エミッタ電流■6が半分になるとベー
ス・エミッタ間電圧VBEが約18mV分小さな値とな
る(約300’Kにおいて)。この時、トランジスタ1
4に流れるエミッタ電流値は先にて設定したままである
ので、概路次の様な関係になる。
ッタ電流は定電流15の半分の電流が流れる。トランジ
スタのVBEとエミ・ンタ電流■、(=コレクタ電流)
の間には、kをボルツマン定数、Tを絶対温度、qを電
子電荷量とすると、 の式が成り立ち、エミッタ電流■6が半分になるとベー
ス・エミッタ間電圧VBEが約18mV分小さな値とな
る(約300’Kにおいて)。この時、トランジスタ1
4に流れるエミッタ電流値は先にて設定したままである
ので、概路次の様な関係になる。
VBE3:VBE4 = VBE14−18 m Vゆ
えに VMAX = V 4− VBE4 + VBE1
4=V4+ 1 8mV となり、正規の最大値入力である電圧■4に対して18
mV分高い値を示すことになる。
えに VMAX = V 4− VBE4 + VBE1
4=V4+ 1 8mV となり、正規の最大値入力である電圧■4に対して18
mV分高い値を示すことになる。
また、最小電圧VMINに関しては同様な議論として考
え、V1=V2、Vl<V3.V4の関係があり、最小
値として2つの入力信号電圧がある状況においては V BE16 = VBEI7= V BE29−18
m Vゆえに VMIN = V 1 + V BE16− V B
E29=V1−18mV となり、正規の最小値入力である電圧Vl、V2に対し
て18mV分低い値を示すことになる。
え、V1=V2、Vl<V3.V4の関係があり、最小
値として2つの入力信号電圧がある状況においては V BE16 = VBEI7= V BE29−18
m Vゆえに VMIN = V 1 + V BE16− V B
E29=V1−18mV となり、正規の最小値入力である電圧Vl、V2に対し
て18mV分低い値を示すことになる。
(発明の目的)
本発明の目的は、上述した問題点を解決し、IC化する
上でのチップ面積の占有を小さくでき、最大値或は最小
値の出力精度を向上させることのできる最大値出力回路
及び最小値出力回路並びに最大値最小値出力回路を提供
することである。
上でのチップ面積の占有を小さくでき、最大値或は最小
値の出力精度を向上させることのできる最大値出力回路
及び最小値出力回路並びに最大値最小値出力回路を提供
することである。
(発明の特徴)
上記目的を達成するために、本発明は、複数のトランジ
スタそれぞれに対応して接続され、オンしたトランジス
タにより電圧−電流変換された電流値に等しい電流を特
性補償用のトランジスタに流すカレントミラー部を設け
、以て、前記カレントミラー部により、電圧−電流変換
された最大電流値を選択して特性補償用トランジスタに
流すようにしたことを特徴とする。
スタそれぞれに対応して接続され、オンしたトランジス
タにより電圧−電流変換された電流値に等しい電流を特
性補償用のトランジスタに流すカレントミラー部を設け
、以て、前記カレントミラー部により、電圧−電流変換
された最大電流値を選択して特性補償用トランジスタに
流すようにしたことを特徴とする。
(発明の実施例)
以下、本発明を図示の実施例に基づいて詳細に説明する
。
。
第1図は本発明の第1の実施例を示すものであり、この
図において、第7図と同じ部分は同一符号を付しである
。
図において、第7図と同じ部分は同一符号を付しである
。
第1図において、5〜13はpnp トランジスタ、2
0〜28はnpnトランジスタである。また、各入力端
子A1〜A4はトランジスタ1〜4の各々のベースに接
続され、トランジスタ1〜4のエミッタは共通接続され
、負荷としての定電流源15に接続されると共にトラン
ジスタ14のベースに接続される。トランジスタ1〜4
の各コレクタは、カレントミラー部のトランジスタ5〜
8の各コレクタ、及びトランジスタ9〜12の各ベース
に接続される。トランジスタ5〜8.13のベースは共
通接続されると共に、トランジスタ9〜12のエミッタ
に接続される。トランジスタ5〜8.13のエミッタは
電源に接続される。トランジスタ13のコレクタは端子
V MAX及びトランジスタ14のエミッタに接続され
る。トランジスタ14.9〜12のコレクタは接地され
る。
0〜28はnpnトランジスタである。また、各入力端
子A1〜A4はトランジスタ1〜4の各々のベースに接
続され、トランジスタ1〜4のエミッタは共通接続され
、負荷としての定電流源15に接続されると共にトラン
ジスタ14のベースに接続される。トランジスタ1〜4
の各コレクタは、カレントミラー部のトランジスタ5〜
8の各コレクタ、及びトランジスタ9〜12の各ベース
に接続される。トランジスタ5〜8.13のベースは共
通接続されると共に、トランジスタ9〜12のエミッタ
に接続される。トランジスタ5〜8.13のエミッタは
電源に接続される。トランジスタ13のコレクタは端子
V MAX及びトランジスタ14のエミッタに接続され
る。トランジスタ14.9〜12のコレクタは接地され
る。
また、入力端子A1〜A4はトランジスタ16〜19の
各々のベースに接続され、トランジスタ16〜19のエ
ミッタは共通接続され、負荷としての定電流源30に接
続されると共にトランジスタ29のベースに接続される
。トランジスタ16〜19の各コレクタはカレントミラ
ー部のトランジスタ20〜23の各コレクタ及びトラン
ジスタ24〜27の各ベースに接続される。トランジス
タ20〜23.28のベースは共通接続されると共に、
トランジスタ24〜27のエミッタに接続される。トラ
ンジスタ24〜27.29のコレクタは電源に接続され
る。トランジスタ28のコレクタは端子VMIN及びト
ランジスタ29のエミッタに接続される。トランジスタ
20〜23゜28のエミッタは接続される。
各々のベースに接続され、トランジスタ16〜19のエ
ミッタは共通接続され、負荷としての定電流源30に接
続されると共にトランジスタ29のベースに接続される
。トランジスタ16〜19の各コレクタはカレントミラ
ー部のトランジスタ20〜23の各コレクタ及びトラン
ジスタ24〜27の各ベースに接続される。トランジス
タ20〜23.28のベースは共通接続されると共に、
トランジスタ24〜27のエミッタに接続される。トラ
ンジスタ24〜27.29のコレクタは電源に接続され
る。トランジスタ28のコレクタは端子VMIN及びト
ランジスタ29のエミッタに接続される。トランジスタ
20〜23゜28のエミッタは接続される。
次に、動作について説明する。
1)1つのみ最大値、最小値がある場合(最大値につい
て) 入力条件をVl、V2.V3<V4とする。
て) 入力条件をVl、V2.V3<V4とする。
この時、トランジスタ1〜3はOFF状態となり、トラ
ンジスタ4のみ定電流源15(この定電流値を11とす
る)の電流を流す。このトランジスタ4のコレクタ電流
は、カレントミラー部のトランジスタ8のエミッタ電流
に等しく(電流増幅率hfeは十二分に大きいと考え)
なる。すると、カレントミラーの機能により、トランジ
スタ13のエミッタ電流も同一値となり、トランジスタ
14のエミッタ電流も工1の電流が流れる。トランジス
タ4.14のエミッタ電流値が等しいことにより、各ト
ランジスタの発生するベース・エミッタ間電圧は等しく
なり、 VMAX = V 4− VBE4 + VBE14=
V 4となる。又、この時カレントミラー部には、定
電流値11と同一値の電流がトランジスタ5〜7のベー
ス・エミッタ間に流れるが、トランジスタ1.2.3が
OFF状態である為にトランジスタ12のエミッタ経由
で、その分の電流(11×3)が吸収されることになる
。
ンジスタ4のみ定電流源15(この定電流値を11とす
る)の電流を流す。このトランジスタ4のコレクタ電流
は、カレントミラー部のトランジスタ8のエミッタ電流
に等しく(電流増幅率hfeは十二分に大きいと考え)
なる。すると、カレントミラーの機能により、トランジ
スタ13のエミッタ電流も同一値となり、トランジスタ
14のエミッタ電流も工1の電流が流れる。トランジス
タ4.14のエミッタ電流値が等しいことにより、各ト
ランジスタの発生するベース・エミッタ間電圧は等しく
なり、 VMAX = V 4− VBE4 + VBE14=
V 4となる。又、この時カレントミラー部には、定
電流値11と同一値の電流がトランジスタ5〜7のベー
ス・エミッタ間に流れるが、トランジスタ1.2.3が
OFF状態である為にトランジスタ12のエミッタ経由
で、その分の電流(11×3)が吸収されることになる
。
(最小値について)
入力条件をVl<V2.V3.V4とする。
この時、トランジスタ17〜19はOFF状態となり、
トランジスタ16のみ定電流源30(この定電流値をI
2とする(上記11と同じ値でも良い))の電流を流す
。このトランジスタ16のコレクタ電流はカレントミラ
ー部のトランジスタ20のエミッタ電流に等しく(電流
増幅率hfeは十二分に大きいと考え)なる。すると、
カレントミラーの機能により、トランジスタ28のエミ
ッタ電流も同一値となり、トランジスタ29のエミッタ
電流もI2の電流が流れる。トランジスタ16.29の
エミッタ電流値が等しいことにより、各トランジスタの
発生するベース・エミッタ間電圧は等しくなり、 VMIN =V 1 +VBE16−VBE29=V
1となる。又、この時カレントミラー部には、定電流値
I2と同一値の電流をトランジスタ21〜23のベース
・エミッタ間に流す必要があるが、トランジスタ17〜
19がOFF状態である為にトランジスタ24のエミッ
タ経由でその分の電流(I2 X3)が供給されること
になる。
トランジスタ16のみ定電流源30(この定電流値をI
2とする(上記11と同じ値でも良い))の電流を流す
。このトランジスタ16のコレクタ電流はカレントミラ
ー部のトランジスタ20のエミッタ電流に等しく(電流
増幅率hfeは十二分に大きいと考え)なる。すると、
カレントミラーの機能により、トランジスタ28のエミ
ッタ電流も同一値となり、トランジスタ29のエミッタ
電流もI2の電流が流れる。トランジスタ16.29の
エミッタ電流値が等しいことにより、各トランジスタの
発生するベース・エミッタ間電圧は等しくなり、 VMIN =V 1 +VBE16−VBE29=V
1となる。又、この時カレントミラー部には、定電流値
I2と同一値の電流をトランジスタ21〜23のベース
・エミッタ間に流す必要があるが、トランジスタ17〜
19がOFF状態である為にトランジスタ24のエミッ
タ経由でその分の電流(I2 X3)が供給されること
になる。
2)2つの最大値、最小値がある場合
(最大値について)
入力条件をVl、V2<V3=V4とする。
この時、トランジスタ1.2はOFF状態となり、トラ
ンジスタ3,4が電流を流す。トランジスタ3.4のコ
レクタ電流はrl/2XIIJとなり、カレントミラー
部のトランジスタ7.8のエミッタ電流値もそれぞれN
/2XI、Jとなる。カレントミラーの機能により、ト
ランジスタ13のエミッタ電流値も同一値となり、トラ
ンジスタ14のエミッタ電流値もr 1 / 2 X
I s Jとなる。トランジスタ3.4と14のエミッ
タ電流値が等しいことにより、各トランジスタに発生す
るベース・エミッタ間電圧は等しくなり、V MAX:
V4 (=V3)となる。
ンジスタ3,4が電流を流す。トランジスタ3.4のコ
レクタ電流はrl/2XIIJとなり、カレントミラー
部のトランジスタ7.8のエミッタ電流値もそれぞれN
/2XI、Jとなる。カレントミラーの機能により、ト
ランジスタ13のエミッタ電流値も同一値となり、トラ
ンジスタ14のエミッタ電流値もr 1 / 2 X
I s Jとなる。トランジスタ3.4と14のエミッ
タ電流値が等しいことにより、各トランジスタに発生す
るベース・エミッタ間電圧は等しくなり、V MAX:
V4 (=V3)となる。
又、この時カレントミラー部には、rl/2xItJと
同一の電流値がトランジスタ5.6のベース・エミッタ
間に流れるが、トランジスタ1.2がOFF状態である
為にトランジスタ11もしくは12のエミッタ経由でそ
の分の電流(1/ 2 X I z X 2 = I
1)が吸収されることになる。
同一の電流値がトランジスタ5.6のベース・エミッタ
間に流れるが、トランジスタ1.2がOFF状態である
為にトランジスタ11もしくは12のエミッタ経由でそ
の分の電流(1/ 2 X I z X 2 = I
1)が吸収されることになる。
(最小値について)
入力条件をV1=V2<V3.V4とする。
この時、トランジスタ18.19はOFF状態となり、
トランジスタ16,17が電流を流す。
トランジスタ16,17が電流を流す。
トランジスタ16.17のコレクタ電流は「1/2XI
2Jとなり、カレントミラー部のトランジスタ20.2
1のエミッタ電流値もそれぞれ[1/2XI2Jとなる
。カレントミラーの機能により、トランジスタ28のエ
ミッタ電流値も同一値となり、トランジスタ29のエミ
ッタ電流値もr l / 2 X I 2 Jとなる。
2Jとなり、カレントミラー部のトランジスタ20.2
1のエミッタ電流値もそれぞれ[1/2XI2Jとなる
。カレントミラーの機能により、トランジスタ28のエ
ミッタ電流値も同一値となり、トランジスタ29のエミ
ッタ電流値もr l / 2 X I 2 Jとなる。
トランジスタ16,17と29のエミッタ電流値が等し
いことにより、各トランジスタに発生するベース・エミ
ッタ間電圧は等しくなり、VMIN =V 1 (=
V2)となる。
いことにより、各トランジスタに発生するベース・エミ
ッタ間電圧は等しくなり、VMIN =V 1 (=
V2)となる。
又、この時カレントミラー部には、rl/2XI2Jと
同一の電流値をトランジスタ22.23のベース・エミ
ッタ間に流す必要があるが、トランジスタ18.19が
OFF状態である為、トランジスタ24もしくは25の
エミッタ経由でその分の電流(1/2x I2 x2=
I2 )が供給されることになる。
同一の電流値をトランジスタ22.23のベース・エミ
ッタ間に流す必要があるが、トランジスタ18.19が
OFF状態である為、トランジスタ24もしくは25の
エミッタ経由でその分の電流(1/2x I2 x2=
I2 )が供給されることになる。
3)3つの最大値、最小値がある場合
(最大値について)
人力条件をV 1<V2=V3=V4とすると、先程と
同様な議論になり、トランジスタ1はOFF状態となり
、トランジスタ2,3.4のエミッタ電流はr 1 /
3 X I IJとなり、カレントミラーの機能によ
り、トランジスタ14のエミッタ電流もr 1 / 3
X I I Jとなる。
同様な議論になり、トランジスタ1はOFF状態となり
、トランジスタ2,3.4のエミッタ電流はr 1 /
3 X I IJとなり、カレントミラーの機能によ
り、トランジスタ14のエミッタ電流もr 1 / 3
X I I Jとなる。
トランジスタ2,3.4と14のエミッタ電流が等しく
なることにより、各トランジスタに発生するベース・エ
ミッタ間電圧は等しくなり、VMAX =V4 (=V
3=V2)となる。トランジスタ5のベース・エミッタ
間電流はトランジスタ10.11.12により吸収され
る。
なることにより、各トランジスタに発生するベース・エ
ミッタ間電圧は等しくなり、VMAX =V4 (=V
3=V2)となる。トランジスタ5のベース・エミッタ
間電流はトランジスタ10.11.12により吸収され
る。
(最小値について)
人力条件をV1=V2=V3<V4とすると、トランジ
スタ19はOFF状態となり、トランジスタ16.17
.18のエミッタ電流は「1/3×12」となり、カレ
ントミラーの機能により、トランジスタ29のエミッタ
電流もr 1 / 3 xI2Jとなる。
スタ19はOFF状態となり、トランジスタ16.17
.18のエミッタ電流は「1/3×12」となり、カレ
ントミラーの機能により、トランジスタ29のエミッタ
電流もr 1 / 3 xI2Jとなる。
トランジスタ16,17.18と28のエミッタ電流が
等しくなることにより、各トランジスタに発生するベー
ス・エミッタ間電圧は等しくなり、VMIN =V 1
(=V2=V3) とな6゜トランジスタ23のベ
ース・エミッタ間電流は、トランジスタ24.25.2
6により供給される。
等しくなることにより、各トランジスタに発生するベー
ス・エミッタ間電圧は等しくなり、VMIN =V 1
(=V2=V3) とな6゜トランジスタ23のベ
ース・エミッタ間電流は、トランジスタ24.25.2
6により供給される。
4)上述においては最大値もしくは最小値として選択さ
れたトランジスタ以外はOFF状態としたが、微妙なO
N状態もあり得、この場合について述べる。
れたトランジスタ以外はOFF状態としたが、微妙なO
N状態もあり得、この場合について述べる。
上記1)の例に基づき説明すると、今、入力条件として
Vl、V2<V4、V3+ 18mV=V4のように、
v3とv4に僅かにしか差が無い場合を考えると、トラ
ンジスタ1.2はOFF、トランジスタ3はトランジス
タ4に比し、18mV小さい為に、トランジスタ3のエ
ミッタ電流はトランジスタ4のエミッタ電流(この値を
13とする)の半分の値となる。今、トランジスタ4の
エミッタ電流なI4とすると、次の式が成立つ。
Vl、V2<V4、V3+ 18mV=V4のように、
v3とv4に僅かにしか差が無い場合を考えると、トラ
ンジスタ1.2はOFF、トランジスタ3はトランジス
タ4に比し、18mV小さい為に、トランジスタ3のエ
ミッタ電流はトランジスタ4のエミッタ電流(この値を
13とする)の半分の値となる。今、トランジスタ4の
エミッタ電流なI4とすると、次の式が成立つ。
I3 =1/2×■4
11=13+l4
=1/2xl。+l4
=3/2xI4
、°、I4 =2/3XI。
この時、カレントミラー部は、トランジスタ4のコレク
タ電流の方が大きいのでそれに応じたベース・エミッタ
間電圧にトランジスタ8はなる。この時トランジスタ7
のエミッタ電流もI4と等しい値が流れるが、トランジ
スタ7のコレクタ側からはI 3 (= 1. /
3 X I s )の分しか吸収できないのでr (I
4−I3 )=1/2XI4Jの電流値は、トランジス
タ12のエミッタを通して吸収されることになる。
タ電流の方が大きいのでそれに応じたベース・エミッタ
間電圧にトランジスタ8はなる。この時トランジスタ7
のエミッタ電流もI4と等しい値が流れるが、トランジ
スタ7のコレクタ側からはI 3 (= 1. /
3 X I s )の分しか吸収できないのでr (I
4−I3 )=1/2XI4Jの電流値は、トランジス
タ12のエミッタを通して吸収されることになる。
結局、カレントミラー部が14の値にて決定されるので
、トランジスタ14のエミッタ電流もI4となり、トラ
ンジスタ4.14のベース・エミッタ間電流は等しくな
り、VMAX=V4となる。
、トランジスタ14のエミッタ電流もI4となり、トラ
ンジスタ4.14のベース・エミッタ間電流は等しくな
り、VMAX=V4となる。
上述においては、■3と74間に18mV差を設けたが
、これは差がいくつであって良く、結局カレントミラー
部は一番大きく電流を引っ張る入力により決定されるこ
とになり、最大値V MAXに対し誤差を生じない。
、これは差がいくつであって良く、結局カレントミラー
部は一番大きく電流を引っ張る入力により決定されるこ
とになり、最大値V MAXに対し誤差を生じない。
最小値に関しても同様であり、カレントミラー部に対し
て一番電流を流し込もうとする入力により決定されるこ
と、になり、最小値VMINに関しても誤差を生じない
。
て一番電流を流し込もうとする入力により決定されるこ
と、になり、最小値VMINに関しても誤差を生じない
。
第2図は本発明の第2の実施例を示すものであり、第1
図と同じ部分には同一符号を付しである。
図と同じ部分には同一符号を付しである。
この図において、31〜34はnMOSトランジスタ、
35〜42,44.45はpMOsトランジスタ、47
〜50はpMOSトランジスタ、51〜58,60.6
1はnMOSトランジスタ、43.59はゲート電圧設
定用負荷としての抵抗である。
35〜42,44.45はpMOsトランジスタ、47
〜50はpMOSトランジスタ、51〜58,60.6
1はnMOSトランジスタ、43.59はゲート電圧設
定用負荷としての抵抗である。
この第2図は、上記第1図がバイポーラトランジスタで
構成されていたものをMO3I−ランジスタにて構成し
たものであり、動作は同じである。
構成されていたものをMO3I−ランジスタにて構成し
たものであり、動作は同じである。
nMOSトランジスタ31〜34のソース(電極)は共
通接続されると共に、nMOSトランジスタ45のゲー
ト及び定電流源15に接続される。nMOSトランジス
タ31〜34の各トレイン(電極)はカレントミラー部
のpMOSトランジスタ35〜38の各ドレイン(電極
)と、pM○Sトランジスタ39〜42の各ゲートに接
続される。pMOSトランジスタ35〜38.44の各
ゲートと39〜42のソースと抵抗43は共通接続され
る。pMOSトランジスタ35〜38゜44のソースは
電源に接続される。
通接続されると共に、nMOSトランジスタ45のゲー
ト及び定電流源15に接続される。nMOSトランジス
タ31〜34の各トレイン(電極)はカレントミラー部
のpMOSトランジスタ35〜38の各ドレイン(電極
)と、pM○Sトランジスタ39〜42の各ゲートに接
続される。pMOSトランジスタ35〜38.44の各
ゲートと39〜42のソースと抵抗43は共通接続され
る。pMOSトランジスタ35〜38゜44のソースは
電源に接続される。
nMOSトランジスタ47〜50のソース電極は共通接
続されると共に、nMOSトランジスタ61のゲート及
び定電流源30に接続される。pMO3t−ランジスタ
47〜50の各ドレイン電極はカレントミラー部のnM
OSトランジスタ51〜54の各トレイン電極とnMO
Sトランジスタ55〜58の各ゲートに接続される。n
MOSトランジスタ51〜54.60の各ゲートと55
〜58のソースと抵抗59は共通接続される。nMOS
トランジスタ51〜54.60のソースは接地される。
続されると共に、nMOSトランジスタ61のゲート及
び定電流源30に接続される。pMO3t−ランジスタ
47〜50の各ドレイン電極はカレントミラー部のnM
OSトランジスタ51〜54の各トレイン電極とnMO
Sトランジスタ55〜58の各ゲートに接続される。n
MOSトランジスタ51〜54.60の各ゲートと55
〜58のソースと抵抗59は共通接続される。nMOS
トランジスタ51〜54.60のソースは接地される。
入力信号電圧中、最大値に対応するnMOSトランジス
タ(31〜34のいずれか1つもしくは複数)が定電流
源15に対応した電流を流すと共に、カレントミラー部
(35〜38,44.39〜42)において、最大値に
対応した電流値にてカレントミラーの機能が動作し、ト
ラジスタ44→トランジスタ45とその電流値が流れる
ことにより、両者のゲート・ソース間電圧が一致するこ
とになり、入力信号電圧最大値に対応した出力が端子V
MAXに得られることになる。
タ(31〜34のいずれか1つもしくは複数)が定電流
源15に対応した電流を流すと共に、カレントミラー部
(35〜38,44.39〜42)において、最大値に
対応した電流値にてカレントミラーの機能が動作し、ト
ラジスタ44→トランジスタ45とその電流値が流れる
ことにより、両者のゲート・ソース間電圧が一致するこ
とになり、入力信号電圧最大値に対応した出力が端子V
MAXに得られることになる。
最小値に関しても同様な議論となり、入力信号電圧の最
小値に対応した出力が端子VNINに得られることにな
る。
小値に対応した出力が端子VNINに得られることにな
る。
第3図は本発明の第3の実施例を示すものであり、第1
図及び第2図と同様の部分には同一符号を付しである。
図及び第2図と同様の部分には同一符号を付しである。
この第3図実施例は、npn、pnpl’ランジスタに
対し、そのベース・エミッタ間電圧のバラツキを抑える
為の抵抗を入れたものであり、63〜72.73〜82
の抵抗は全て同一抵抗値である。また、カレントミラー
部のベース電流吸収供給トランジスタとして、バイポー
ラトランジスタの代わりにMO3I−ランジスタを使用
し、電流増幅率hfeの影響を少なくしたものである。
対し、そのベース・エミッタ間電圧のバラツキを抑える
為の抵抗を入れたものであり、63〜72.73〜82
の抵抗は全て同一抵抗値である。また、カレントミラー
部のベース電流吸収供給トランジスタとして、バイポー
ラトランジスタの代わりにMO3I−ランジスタを使用
し、電流増幅率hfeの影響を少なくしたものである。
全体としての動作は第1図実施例と同様である。
今、最大値が1つの入力でトランジスタ4がONし、ト
ランジスタ1,2.3がOFF状態とすると、カレント
ミラー部の動作により、トランジスタ42に定電流源1
5の3倍の電流が流れることになる。第1図の如くトラ
ンジスタがpnp トランジスタにて構成されていると
、このトランジスタに流れる電流の1/hfeがベース
を通して、トランジスタ4のコレクタに流入することに
なり、カレントミラー部のトランジスタ8のコレクタに
伝わる電流に対して誤差を生むことになり、結果として
トランジスタ4を流れるエミッタ電流とトランジスタ1
4を流れるエミッタ電流に差が生し、端子VMAXに対
し、最大入力電圧に対し誤差のある出力を生むことにな
る。その為に該実施例においては、MO3hラントラン
ジスタ成してその電流増幅率hfeの影響を除去し、よ
り確かな出力ができる様にしたものである。
ランジスタ1,2.3がOFF状態とすると、カレント
ミラー部の動作により、トランジスタ42に定電流源1
5の3倍の電流が流れることになる。第1図の如くトラ
ンジスタがpnp トランジスタにて構成されていると
、このトランジスタに流れる電流の1/hfeがベース
を通して、トランジスタ4のコレクタに流入することに
なり、カレントミラー部のトランジスタ8のコレクタに
伝わる電流に対して誤差を生むことになり、結果として
トランジスタ4を流れるエミッタ電流とトランジスタ1
4を流れるエミッタ電流に差が生し、端子VMAXに対
し、最大入力電圧に対し誤差のある出力を生むことにな
る。その為に該実施例においては、MO3hラントラン
ジスタ成してその電流増幅率hfeの影響を除去し、よ
り確かな出力ができる様にしたものである。
最小値に関しても同様な議論となる。
第4図は本発明の第4の実施例を示すものであり、第1
図と同じ部分には同一符号を付しである。
図と同じ部分には同一符号を付しである。
第4図において、83はダイオード接続されたnpnト
ランジスタ、86はダイオード接続されたpnpトラン
ジスタ、84.85は抵抗である。
ランジスタ、86はダイオード接続されたpnpトラン
ジスタ、84.85は抵抗である。
この第4図実施例においては、定電流源負荷の代りに抵
抗負荷とすると共に、ベース・エミッタ間電圧(VBE
)補正用として、入力信号に接続されるトランジスタ(
1〜4,16〜19)と同種のトランジスタ(83,8
6)を用い、よりVBHの補正が正確になる様にしたも
のである(−船釣にpnpトランジスタとnpnトラン
ジスタのVBHには差があるので)。
抗負荷とすると共に、ベース・エミッタ間電圧(VBE
)補正用として、入力信号に接続されるトランジスタ(
1〜4,16〜19)と同種のトランジスタ(83,8
6)を用い、よりVBHの補正が正確になる様にしたも
のである(−船釣にpnpトランジスタとnpnトラン
ジスタのVBHには差があるので)。
今、1つの最大値入力として、■4がトランジスタ4の
ベースに与えられているとする。この時発生するトラン
ジスタ4のエミッタ電流はカレントミラーの機能により
、ダイオード接続されたトランジスタ83のエミッタ電
流と等しくなる。この時トランジスタ4と83のエミッ
タが共通接続されているので、抵抗84を流れる電流は
「2×1、」となる。
ベースに与えられているとする。この時発生するトラン
ジスタ4のエミッタ電流はカレントミラーの機能により
、ダイオード接続されたトランジスタ83のエミッタ電
流と等しくなる。この時トランジスタ4と83のエミッ
タが共通接続されているので、抵抗84を流れる電流は
「2×1、」となる。
V4=VBE4 +2XRX It:
であるから
VMAX = VBE83+ 2 x Rx I E=
VBε83+ (V4−VBE4 )= V 4 +
VBE83− VBE4トランジスタ83と4のエミッ
タ電流は等しいから、VIilAX=V4トなる。
VBε83+ (V4−VBE4 )= V 4 +
VBE83− VBE4トランジスタ83と4のエミッ
タ電流は等しいから、VIilAX=V4トなる。
最小値に関しても同様な議論となる。
第5図は本発明の第5の実施例を示すものであり、第1
図と同じ部分には同一符号を付しである。
図と同じ部分には同一符号を付しである。
第5図において、107,108,109はnpnトラ
ンジスタ、111,112,113はpnpトランジス
タ、110,114はオペアンプである。
ンジスタ、111,112,113はpnpトランジス
タ、110,114はオペアンプである。
まず、最大電圧V MAXの出力に関して、カレントミ
ラー部(5〜13.9〜12)にて選択された最大値に
対応する電流が、npnカレントミラー部107〜10
8に流れ、109のダイオード接続されたnpn)ラン
ジスタに流れる。オペアンプ110はその電流値に見合
った出力(=VMAX )を発生する。このことにより
、最大入力電圧に対応した入力トランジスタ(1〜4の
いずれか1つ又は複数)のエミッタ電流と補正用トラン
ジスタ109のエミッタ電流が等しくなることにより、
端子V MAXの出力は最大入力電圧に一致する。
ラー部(5〜13.9〜12)にて選択された最大値に
対応する電流が、npnカレントミラー部107〜10
8に流れ、109のダイオード接続されたnpn)ラン
ジスタに流れる。オペアンプ110はその電流値に見合
った出力(=VMAX )を発生する。このことにより
、最大入力電圧に対応した入力トランジスタ(1〜4の
いずれか1つ又は複数)のエミッタ電流と補正用トラン
ジスタ109のエミッタ電流が等しくなることにより、
端子V MAXの出力は最大入力電圧に一致する。
最小値に関しても同様である。
この第5図の実施例においては、後段の補正用トランジ
スタに流す電流ブロックのみをオペアンプ構成とし、前
段はトランジスタ構成とされている為、第1図実施例に
比較して入力毎のオペアンブを必要としないので、IC
化する時の面積でも小さいもので済む。
スタに流す電流ブロックのみをオペアンプ構成とし、前
段はトランジスタ構成とされている為、第1図実施例に
比較して入力毎のオペアンブを必要としないので、IC
化する時の面積でも小さいもので済む。
上記各実施例において、それぞれの実施例におけるカレ
ントミラー部はその動作説明から明らかなように、各カ
レントミラー部に対する入力電流の中から最大の電流を
選択して出力する機能を持っている。即ち、第1図の実
施例を例に取ると、トランジスタ5〜13より成るカレ
ントミラー部へは、トランジスタ1〜4それぞれのシン
ク電流が入力となるが、該シンク電流の中の最大値を選
んでこれをトランジスタ13より流し、又トランジスタ
20−〜28より成るカレントミラー部へは、トランジ
スタ16〜19それぞれのソース電流が入力となるが、
該ソース電流の中の最大値を選んでこれをトランジスタ
28より流す働きを持つ。
ントミラー部はその動作説明から明らかなように、各カ
レントミラー部に対する入力電流の中から最大の電流を
選択して出力する機能を持っている。即ち、第1図の実
施例を例に取ると、トランジスタ5〜13より成るカレ
ントミラー部へは、トランジスタ1〜4それぞれのシン
ク電流が入力となるが、該シンク電流の中の最大値を選
んでこれをトランジスタ13より流し、又トランジスタ
20−〜28より成るカレントミラー部へは、トランジ
スタ16〜19それぞれのソース電流が入力となるが、
該ソース電流の中の最大値を選んでこれをトランジスタ
28より流す働きを持つ。
このようなカレントミラー部を用いることにより、最大
電流値を選択して補正用トランジスタに最大電流値を流
し、入力信号電圧の最大値又は最小値を出力させること
により、 ■IC化する上で、よりチップ面積の占有が小さくなり
コスト的に有利。
電流値を選択して補正用トランジスタに最大電流値を流
し、入力信号電圧の最大値又は最小値を出力させること
により、 ■IC化する上で、よりチップ面積の占有が小さくなり
コスト的に有利。
■出力精度が高い(複数同一人力(最大又は最小)時に
も)回路が得られる。
も)回路が得られる。
(変形例)
本実施例では、入力信号として4つの入力を考えたが、
熱論これよりも多入力になっても少入力になっても同様
な機能が働くことになる。又、第3図のごとくバイポー
ラトランジスタとMOSトランジスタの組合せ方はこの
例に限らず、トランジスタ1〜4等をMOS)−ランジ
スタとしても良いし、トランジスタ5〜8等のみをMO
I−ランジスタとしても良い。
熱論これよりも多入力になっても少入力になっても同様
な機能が働くことになる。又、第3図のごとくバイポー
ラトランジスタとMOSトランジスタの組合せ方はこの
例に限らず、トランジスタ1〜4等をMOS)−ランジ
スタとしても良いし、トランジスタ5〜8等のみをMO
I−ランジスタとしても良い。
又、最大、最小出力回路をそれぞれ単独で設けても良い
のは勿論である。
のは勿論である。
(発明の効果)
以上説明したように、本発明によれば、複数のトランジ
スタそれぞれに対応して接続され、オンしたトランジス
タにより電圧−電流変換された電流値に等しい電流を特
性補償用のトランジスタに流すカレントミラー部を設け
、以て、前記カレントミラー部により、電圧−電流変換
された最大電流値を選択して特性補償用トランジスタに
流すようにしたから、IC化する上でのチップ面積の占
有を小さくでき、且つ最大値或は最小値の出力精度を向
上させることが可能となる。
スタそれぞれに対応して接続され、オンしたトランジス
タにより電圧−電流変換された電流値に等しい電流を特
性補償用のトランジスタに流すカレントミラー部を設け
、以て、前記カレントミラー部により、電圧−電流変換
された最大電流値を選択して特性補償用トランジスタに
流すようにしたから、IC化する上でのチップ面積の占
有を小さくでき、且つ最大値或は最小値の出力精度を向
上させることが可能となる。
第1図は本発明の第1の実施例を示す回路図、第2図は
本発明の第2の実施例を示す回路図、第3図は本発明の
第3の実施例を示す回路図、第4図は本発明の第4の実
施例を示す回路図、第5図鎚 は本発明の第5の実施例を示す回路図、第6Aは従来の
この種の回路の一例を示す回路図、第7図は従来のこの
種の回路の他の例を示す回路図である。 1〜4,20〜29・・・・・・npnトランジスタ、
5〜14.16〜19・・・・・・pnp トランジス
タ、31〜34.51〜58,60. 61 ・・・・
=nMOSトランジスタ、35〜42,44,45.5
1〜58,60.61・・・・・・nMOsMOSトラ
ンジスタ図 第4図 第5図
本発明の第2の実施例を示す回路図、第3図は本発明の
第3の実施例を示す回路図、第4図は本発明の第4の実
施例を示す回路図、第5図鎚 は本発明の第5の実施例を示す回路図、第6Aは従来の
この種の回路の一例を示す回路図、第7図は従来のこの
種の回路の他の例を示す回路図である。 1〜4,20〜29・・・・・・npnトランジスタ、
5〜14.16〜19・・・・・・pnp トランジス
タ、31〜34.51〜58,60. 61 ・・・・
=nMOSトランジスタ、35〜42,44,45.5
1〜58,60.61・・・・・・nMOsMOSトラ
ンジスタ図 第4図 第5図
Claims (4)
- (1)複数の入力信号電圧の内の最大電圧が入力するも
ののみがオンとなる、前記複数の入力信号に対応して配
置される複数のトランジスタと、該複数のトランジスタ
の特性補償用トランジスタと、該特性補償用トランジス
タに流れる電流により生じる電圧を出力する最大値出力
端子とを備えた最大値出力回路であって、前記複数のト
ランジスタそれぞれに対応して接続され、オンしたトラ
ンジスタにより電圧−電流変換された電流値に等しい電
流を前記特性補償用のトランジスタに流すカレントミラ
ー部を設けたことを特徴とする最大値出力回路。 - (2)複数の入力信号電圧の内の最小電圧が入力するも
ののみがオンとなる、前記複数の入力信号に対応して配
置される複数のトランジスタと、該複数のトランジスタ
の特性補償用トランジスタと、該特性補償用トランジス
タに流れる電流により生じる電圧を出力する最小値出力
端子とを備えた最小値出力回路であって、前記複数のト
ランジスタそれぞれに対応して接続され、オンしたトラ
ンジスタにより電圧−電流変換された電流値に等しい電
流を前記特性補償用のトランジスタに流すカレントミラ
ー部を設けたことを特徴とする最小値出力回路。 - (3)複数の入力信号電圧の内の最大電圧が入力するも
ののみがオンとなる、前記複数の入力信号に対応して配
置される複数のトランジスタ、該複数のトランジスタの
特性補償用トランジスタ、該特性補償用トランジスタに
流れる電流により生じる電圧を出力する最大値出力端子
、前記複数のトランジスタそれぞれに対応して接続され
、オンしたトランジスタにより電圧−電流変換された電
流値に等しい電流を前記特性補償用トランジスタに流す
カレントミラー部を具備した最大値出力手段と、複数の
入力信号電圧の内の最小電圧が入力するもののみがオン
となる、前記複数の入力信号に対応して配置される複数
のトランジスタ、該複数のトランジスタの特性補償用ト
ランジスタ、該特性補償用トランジスタに流れる電流に
より生じる電圧を出力する最大値出力端子、前記複数の
トランジスタそれぞれに対応して接続され、オンしたト
ランジスタにより電圧−電流変換された電流値に等しい
電流を前記特性補償用トランジスタに流すカレントミラ
ー部を具備した最小値出力手段とを備えた最大値最小値
出力回路。 - (4)複数の入力端子と、一つの出力端子と、前記複数
の入力端子に入力される信号電流の中から最大値を選択
し、前記出力端子へ出力する信号電流選択手段とから成
るカレントミラー部を構成する最大値出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23251890A JP3178716B2 (ja) | 1990-09-04 | 1990-09-04 | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23251890A JP3178716B2 (ja) | 1990-09-04 | 1990-09-04 | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04113275A true JPH04113275A (ja) | 1992-04-14 |
JP3178716B2 JP3178716B2 (ja) | 2001-06-25 |
Family
ID=16940587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23251890A Expired - Fee Related JP3178716B2 (ja) | 1990-09-04 | 1990-09-04 | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 |
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Country | Link |
---|---|
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5467030A (en) * | 1992-08-26 | 1995-11-14 | Yozan Inc. | Circuit for calculating a maximum value |
US5471161A (en) * | 1992-08-26 | 1995-11-28 | Yozan Inc. | Circuit for calculating the minimum value |
JP2005093455A (ja) * | 2003-09-11 | 2005-04-07 | Ricoh Co Ltd | 集積回路及びマルチビーム・レーザプリンタ |
JP2006345230A (ja) * | 2005-06-09 | 2006-12-21 | Oki Electric Ind Co Ltd | 最大電圧検出回路及び最小電圧検出回路 |
JP2011109592A (ja) * | 2009-11-20 | 2011-06-02 | Denso Corp | 物理量検出装置 |
-
1990
- 1990-09-04 JP JP23251890A patent/JP3178716B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5467030A (en) * | 1992-08-26 | 1995-11-14 | Yozan Inc. | Circuit for calculating a maximum value |
US5471161A (en) * | 1992-08-26 | 1995-11-28 | Yozan Inc. | Circuit for calculating the minimum value |
JP2005093455A (ja) * | 2003-09-11 | 2005-04-07 | Ricoh Co Ltd | 集積回路及びマルチビーム・レーザプリンタ |
JP4557129B2 (ja) * | 2003-09-11 | 2010-10-06 | 株式会社リコー | 集積回路及びマルチビーム・レーザプリンタ |
JP2006345230A (ja) * | 2005-06-09 | 2006-12-21 | Oki Electric Ind Co Ltd | 最大電圧検出回路及び最小電圧検出回路 |
JP4658699B2 (ja) * | 2005-06-09 | 2011-03-23 | Okiセミコンダクタ株式会社 | 最大電圧検出回路及び最小電圧検出回路 |
JP2011109592A (ja) * | 2009-11-20 | 2011-06-02 | Denso Corp | 物理量検出装置 |
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