KR20220139418A - 전류 이득 레이아웃을 갖는 장치 - Google Patents

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KR20220139418A
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다카시 이시하라
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마이크론 테크놀로지, 인크
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Abstract

장치에 있어서: 제1 기판 상에 제1 복수의 도핑 영역들을 포함하는 제1 채널을 포함하는 제1 기판; 제2 기판 상에 제2 복수의 도핑 영역들을 포함하는 제2 채널을 포함하는 제2 기판으로, 여기서: 제2 기판의 도핑 영역들은 제1 기판의 도핑 영역들과 전기적으로 및/또는 물리적으로 분리되고, 제2 채널은 제1 채널과 동일 선상으로 정렬되는, 제2 기판; 및 제1 기판 및 제2 기판을 가로질러 연장되고 제1 채널 및 제2 채널의 매칭 도핑 영역들을 전기적으로 연결하는 도전성 구조를 포함한다.

Description

전류 이득 레이아웃을 갖는 장치{AN APPARATUS WITH A CURRENT-GAIN LAYOUT}
개시된 실시 예는 디바이스, 특히 전류 이득 레이아웃(current-gain layout)을 갖는 반도체 디바이스에 관한 것이다.
반도체 디바이스들(예를 들어, 트랜지스터 디바이스들)은 전자 신호들을 스위칭하도록 구성된 반도체 회로들을 포함할 수 있다. 트랜지스터 디바이스들은 외부 회로들에 연결되는 적어도 세 개의 단자들(예를 들어, 게이트, 소스 및 드레인)을 포함할 수 있다. 트랜지스터 디바이스들을 작동시키기 위해, 전압이 한 쌍의 단자들에서 제어되며, 이는 다른 쌍의 단자들을 통해 전류를 제어한다. 따라서, 트랜지스터 디바이스들은 단자들에 걸쳐 전류 흐름을 가능하게 하는 제1 상태 및 전류 흐름을 제한하는 제2 상태에서 작동할 수 있다. 예를 들어, 트랜지스터 디바이스들에서, 게이트와 소스 단자들 사이에 임계 전압보다 낮은 전압이 인가되면, 소스 단자에서 드레인 단자로의 전류가 제한될 수 있다.
트랜지스터 디바이스들은 대응하는 단자들(예를 들어, 드레인 및 소스)를 통해 목표량의 전류(예를 들어, 드레인-소스 전류(IDS))를 제공하도록 구성될 수 있다. 예를 들어, 트랜지스터 디바이스들의 레이아웃, 총 채널들의 수, 채널의 크기 등을 제어하여 목표양의 전류를 제공할 수 있다.
도 1a는 제1 트랜지스터 유닛(102)의 평면도이다. 제1 트랜지스터 유닛(102)은 반도체 디바이스를 설계하는데 사용될 수 있는 회로의 베이스 유닛(예를 들어, 단일 트랜지스터 및/또는 전류 채널)일 수 있다. 제1 트랜지스터 유닛(102)은 전자를 위한 확산 영역(diffusion area) 또는 활성 영역(active area)으로 작용하는 기판(112)(예를 들어, 실리콘, 게르마늄 등과 같은 반도체 재료)을 포함할 수 있다.
제1 트랜지스터 유닛(102)은 소스(124)와 드레인(126) 사이에서 기판(112)에 부착된 게이트(122)를 포함할 수 있다. 게이트(122)는 제1 트랜지스터 유닛(102)의 동작 상태를 조절하는 제어 전압(예를 들어, 소스(124)에 대한 특정 전압)을 공급하는 단자 또는 전기적 연결일 수 있다. 게이트 전압에 따라, 드레인-소스 전류는 드레인(126)과 소스(124) 사이에서 흐를 수 있다. 전류를 회로 안팎으로 전달하기 위해, 제1 트랜지스터 유닛(102)은 예를 들어 접촉 영역들(116)에서와 같이 드레인(126) 및 소스(124)를 형성 및/또는 연결하는 도전성 구조들(예를 들어, 단자 패드, 트레이스(trace) 등)을 포함할 수 있다.
제1 트랜지스터 유닛(102)은 드레인-소스 전류의 양에 영향을 미치는 크기 또는 치수를 더 가질 수 있다. 예를 들어, 제1 트랜지스터 유닛(102)은 소스(124)와 드레인(122) 사이의 게이트(122)를 가로지르는 전류 흐름 방향(134)에 직교하는 제1 폭(132)(D1)에 대응할 수 있다. 제1 폭(132)은 전류 통로(current corridor)의 크기 또는 소스(124)와 드레인(122)을 가로질러 동시에 이동할 수 있는 다수의 전자들을 나타낼 수 있다. 따라서, 트랜지스터의 폭은 드레인-소스 전류 용량에 영향을 미치는 파라미터가 될 수 있다.
도 1b는 베이스 회로로서 제1 트랜지스터 유닛(102)을 포함하는 제1 트랜지스터 디바이스(152)의 평면도이다. 예를 들어, 제1 트랜지스터 디바이스(152)는 제1 폭(132)을 갖는 단일 트랜지스터 디바이스를 형성하기 위해 전류 흐름 방향(134)을 따라 결합된 제1 트랜지스터 유닛(102)의 다수의 인스턴스(instance)들을 포함할 수 있다. 따라서, 제1 트랜지스터 디바이스(152)는 주어진 폭(예를 들어, 제1 폭(132))에 대해 증가된 드레인-소스 전류를 제공하는 다수의 채널들을 포함할 수 있다. 트랜지스터 디바이스의 채널들의 수는 드레인-소스 전류 용량에 영향을 미치는 추가 파라미터가 될 수 있다.
도 1b에 도시된 바와 같이, 제1 트랜지스터 디바이스(152)는 제1 트랜지스터 유닛(102)의 네 개의 중첩(overlapping) 인스턴스들을 포함할 수 있다. 따라서, 제1 트랜지스터 디바이스(152)는 네 개의 채널들을 포함할 수 있다. 게이트(122)는 각각의 소스-드레인 조합 사이에서 연장될 수 있다. 각 채널(예를 들어, 게이트를 사이에 두고 소스와 드레인의 인접한 쌍)은 자체 소스-드레인 전류를 생성할 수 있다. 소스(124)에 대한 접촉들은 함께 연결되어(예를 들어, 트레이스 또는 패드와 같은 도전성 구조를 통해) 소스(124)에 대한 단일 단자를 형성할 수 있고, 드레인(126)에 대한 접촉들은 함께 연결되어 드레인(126)에 대한 단일 단자를 형성할 수 있다. 따라서, 각 채널의 소스-드레인 전류는 결합되어 제1 트랜지스터 디바이스(152)에 대한 전체 소스-드레인 전류를 제공할 수 있다.
예시를 위한 목적으로, 제1 트랜지스터 유닛(102) 및 트랜지스터 디바이스(152)는 각각의 드레인 및 소스 당 6 개의 접촉들을 갖는 것으로 도시되어 있다. 또한 예시의 목적으로, 제1 트랜지스터 디바이스(152)는 네 개의 채널들을 갖는 것으로 도시되어 있다. 그러나, 제1 트랜지스터 유닛(102) 및 트랜지스터 디바이스(152)는 임의의 수의 접촉들 및/또는 채널을 가질 수 있다는 것이 이해된다.
도 2a는 제2 트랜지스터 유닛(202)을 도시한다. 도 1a의 제1 트랜지스터(102)에 대한 대안으로서, 제2 트랜지스터 유닛(202)은 반도체 디바이스를 설계하는데 사용될 수 있는 회로의 베이스 유닛일 수 있다. 제2 트랜지스터 유닛(202)은 서로 동일한 채널(예를 들어, N-채널 또는 P-채널)인 제1 서브 유닛(204) 및 제2 서브 유닛(206)을 포함할 수 있다. 제1 서브-유닛(204) 및 제2 서브-유닛(206)은 각각 그의 기판의 자체 섹션 상의 게이트(222), 소스(224) 및 드레인(226)의 그의 자체 세트를 포함할 수 있다. 예를 들어, 제1 서브-유닛(204)은 게이트(222)의 대향하는 측들에 소스(224) 및 드레인(226)을 형성하도록 도핑된 제1 기판 섹션(212)을 포함할 수 있다. 제2 서브-유닛(206)은 게이트(222)의 대향하는 측들에 소스(224) 및 드레인(226)을 형성하도록 도핑된 제2 기판 섹션(214)을 포함할 수 있다. 도전성 구조를 연결하여 그들의 게이트에서 전압을 제어하고 소스 및 드레인에서 전류를 보내고/받을 수 있다.
제1 서브 유닛(204) 및 제2 서브 유닛(206)은 모두 전류 흐름 방향(234)에 직교하는 방향을 따라 제2 폭(232)(D2)을 가질 수 있다. 비교를 위해, 제2 폭(232)은 제2 트랜지스터 유닛(202)의 결합된 폭이 제1 트랜지스터 유닛(102)과 동일하도록 도 1의 제1 폭(132)의 절반일 수 있다. 설명을 위한 목적으로, 다음 설명을 위해 제1 폭(132)은 2㎛로 가정되고 제2 폭(232)은 1㎛로 가정될 것이다: 제1 트랜지스터 유닛(102) 및 제2 트랜지스터 유닛(202)은 모두 총 2㎛의 폭을 가질 수 있다. 그러나 트랜지스터 폭은 임의의 크기가 될 수 있음을 이해해야 한다.
전체 폭이 제1 트랜지스터 유닛(102) 및 제2 트랜지스터 유닛(202)에 걸쳐 동일할 수 있지만(접촉 크기/간격, 기판 특성, 바이어싱 특성 등과 같은, 다른 특성과 함께), 제2 트랜지스터 유닛(202)은 그 안의 추가 채널에 기초하여 증가된 소스-드레인 전류를 제공할 수 있다. 즉, 제2 트랜지스터 유닛(202)은 제1 트랜지스터 유닛(202)보다 전류 이득이 더 클 수 있다.
도 2b는 베이스 회로로서 제2 트랜지스터 유닛(202)을 포함하는 제2 트랜지스터 디바이스(252)를 도시한다. 예를 들어, 제2 트랜지스터 디바이스(252)는 제2 폭(232)을 갖는 단일 트랜지스터 디바이스를 형성하기 위해 전류 흐름 방향(234)을 따라 결합된 제2 트랜지스터 유닛(202)의 다수의 인스턴스들을 포함할 수 있다. 따라서, 제2 트랜지스터 디바이스(252)는 주어진 폭(예를 들어, 제2 폭(232))에 대해 증가된 드레인-소스 전류를 제공하는 다수의 채널들을 포함할 수 있다. 도 2b에 도시된 바와 같이, 제2 트랜지스터 디바이스(252)는 제2 트랜지스터 유닛(202)의 네 개의 중첩 인스턴스들을 포함한다. 따라서, 제2 트랜지스터 디바이스(252)는 공통 기판에 걸쳐 8 개의 채널들을 포함할 수 있다.
도 1b의 제1 트랜지스터 디바이스(152)를 제2 트랜지스터 디바이스(252)와 비교함에 있어서, 제2 트랜지스터 디바이스(252)는 제1 트랜지스터 디바이스(152)와 동일한 전체 폭을 가질 수 있다(예를 들어, 단위 폭의 절반과 채널 수의 두 배를 갖는 것을 기준으로). 대응하는 트랜지스터 유닛들과 유사하게, 제2 트랜지스터 디바이스(252)는, 제2 트랜지스터 디바이스(252)의 더 많은 채널들의 수로 인해 제1 트랜지스터 디바이스(152)보다 더 큰 드레인-소스 전류를 가질 수 있다. 즉, 제1 트랜지스터 디바이스(152)와 같이 채널들의 폭이 증가함에 따라, 임계 전압(threshold voltage)이 작아지고 드레인-소스 전류가 감소한다. 그러나, 제2 트랜지스터 디바이스(252)와 같이 디바이스에서 채널들의 수를 증가시키면, 전력 소비가 증가한다. 채널들의 수가 증가하면 상호 연결(예를 들어, 모든 소스들과 모든 드레인들을 연결하는 도전성 구조 등)이 증가하여 기생 커패시턴스(parasitic capacitance)가 더욱 증가한다. 따라서, 제2 트랜지스터 디바이스(252)는 제1 트랜지스터 디바이스(152)보다 더 많은 전력을 소비한다.
도 1a는 제1 트랜지스터 유닛의 평면도이다.
도 1b는 베이스 회로로서 제1 트랜지스터 유닛을 포함하는 제1 트랜지스터 디바이스의 평면도이다.
도 2a는 제2 트랜지스터 유닛의 평면도이다.
도 2b는 베이스 회로로서 제2 트랜지스터 유닛을 포함하는 제2 트랜지스터 디바이스의 평면도이다.
도 3은 본 기술의 일 실시 예에 따른 장치의 평면도이다.
도 4는 본 기술의 일 실시 예에 따른 장치의 도 3의 A-A 선을 따른 단면도이다.
도 5는 본 기술의 일 실시 예에 따른 장치의 평면도이다.
도 6은 본 기술의 실시 예에 따른 장치의 평면도이다.
도 7은 본 기술의 일 실시 예에 따른 입력 버퍼의 예시적인 회로도이다.
도 8은 본 기술의 일 실시 예에 따른 장치를 제조하는 예시적인 방법을 예시하는 흐름도이다.
도 9는 본 기술의 실시 예에 따른 메모리 디바이스를 포함하는 시스템의 개략도이다.
아래에 더 상세히 설명되는 바와 같이, 본원에 개시된 기술은 반도체 디바이스, 반도체 디바이스를 갖는 시스템, 및 반도체 디바이스에서 전류 이득 레이아웃을 제공하기 위한 관련 방법에 관한 것이다. 이하에 설명되는 실시 예들에서, 반도체 디바이스들(예를 들어, 트랜지스터들)은 그의 게이트, 소스 및 드레인 영역들에 대해 연속적인 및/또는 직선의 도전성 구조들에 의해 연결되는 적어도 두 개의 개별 섹션들(예를 들어, 기판들)을 갖는 섹션의(sectional) 트랜지스터 디바이스들을 포함할 수 있다. 즉, 섹션의 트랜지스터 디바이스들은 직렬로 연결된 두 개 이상의 채널들 또는 트랜지스터 유닛들을 포함할 수 있다.
도 3은 본 기술의 일 실시 예에 따른 장치(예를 들어, 섹션의 트랜지스터 디바이스(302))의 평면도이다. 섹션의 트랜지스터 디바이스(302)는 제1 섹션(304) 및 제2 섹션(306)을 포함할 수 있다. 제1 섹션(304) 및 제2 섹션(306)은 각각 하나 이상의 채널들(예를 들어, 개별 트랜지스터 유닛들)을 포함할 수 있다. 일부 실시 예에서, 제1 섹션(304) 및 제2 섹션(306)은 동일한 수의 채널들을 포함할 수 있다.
제1 섹션(304)은 제1 기판(312)(또는 활성 영역)을 포함할 수 있고 제2 섹션(306)은 서로 분리된(예를 들어, 반도체 재료의 비-연속적인 바디들) 제2 기판(314)(또는 활성 영역)을 포함할 수 있다. 일부 실시 예들에서, 섹션의 트랜지스터 디바이스(302)는 두 섹션들을 분리하는 제1 섹션(304)과 제2 섹션(306) 사이의 얕은 트렌치 절연(shallow trench isolation, STI)을 포함할 수 있다. 제1 기판(312) 및 제2 기판(314)은 각각 소스들 및 드레인들을 형성하기 위해 도핑되는 영역들을 포함할 수 있다. 섹션의 트랜지스터 디바이스(302)는 도핑된 영역들에 연결되는 도전성 구조들(예를 들어, 와이어들, 트레이스들, 패드들 등)을 포함할 수 있다. 예를 들어, 게이트 커넥터(322)(예를 들어, 다수의 레그(leg)/연장(extension)을 가진 도전성 구조)는 소스와 드레인의 각 쌍 사이의 게이트에 연결될 수 있다. 또한, 다양한 접촉들(316)에서, 소스 커넥터(324)는 기판들의 소스 영역들과 직접 접촉할 수 있고 드레인 커넥터(326)는 기판들의 드레인 영역들과 직접 접촉할 수 있다.
또한, 제1 섹션(304) 및 제2 섹션(306)은 로우들 또는 컬럼들 같이 서로 평행하게 배열된 채널들을 각각 포함할 수 있다. 제1 섹션(304)은 제1 섹션 폭(334)(D3)을 갖는 채널들을 포함할 수 있고, 제2 섹션(306)은 제2 섹션 폭(336)(D4)을 갖는 채널들을 포함할 수 있다. 또한, 제1 섹션(304) 및 제2 섹션(306)은 STI와 같은 분리 거리(338)에 의해 분리될 수 있다.
일부 실시 예들에서, 제1 섹션(304) 및 제2 섹션(306)은 제1 섹션(304) 및 제2 섹션(306)의 채널들이 동일 선상에 있도록 배열될 수 있다. 예를 들어, 도 3에 예시된 실시 예의 경우, 제1 섹션(304)은 제2 섹션(306) 앞에(예를 들어, 도 3에 도시된 바와 같이, 상부에) 위치할 수 있고, 제1 섹션(304)의 소스들, 게이트들, 드레인들은 제2 섹션(306)의 소스들, 게이트들, 드레인들과 정렬될 수 있다. 따라서, 게이트 커넥터(322), 소스 커넥터(324) 및 드레인 커넥터(326)는 제1 기판(312) 및 제2 기판(314) 둘 모두를 가로질러(예를 들어, 제1 섹션 폭(334) 및 제2 섹션 폭(336)을 따라) 그리고 두 섹션들 사이의 분리(338) 위로 연장되는 평행한 레그들을 포함할 수 있다. 따라서, 커넥터 레그들 각각은 두 섹션들 모두에 대해 채널의 대응하는 구성 요소들(예를 들어, 게이트, 소스 또는 드레인)을 연결할 수 있다. 그 결과, 제1 기판(312) 상의 채널들은 제2 기판(314)상의 채널들과 직렬로 전기적으로 연결될 수 있다.
채널들의 세트를 직렬로 연결하는 것에 기초하여, 섹션의 트랜지스터 디바이스(302)는 상호 연결들을 증가시키지 않고 증가된 수의 채널을 제공할 수 있다. 도 1b의 제1 트랜지스터 디바이스(152) 및 도 2b의 제2 트랜지스터 디바이스(252)와 비교하기 위해, 제1 섹션 폭(334) 및 제2 섹션 폭(336)은 도 2a의 제2 폭(232)과 동일할 수 있으며, 이는 도 1a의 제1 폭(132)의 절반이다(즉, D3 = D4 = D2 = 1/2 D1). 또한, 섹션의 트랜지스터 디바이스(302)는 제2 트랜지스터 디바이스(252)와 동일한 수의 총 채널들(예를 들어, 8 개 채널들)을 가질 수 있다. 채널들의 세트를 직렬로 연결하는 것에 기초하여, 섹션의 트랜지스터 디바이스(302)는 제1 트랜지스터 디바이스(152)의 총 채널들의 수로서 동일 선상의 채널 세트들의 총 수(예를 들어, 4 개)를 가질 수 있다. 따라서, 섹션의 트랜지스터 디바이스(302)는 제1 트랜지스터 디바이스(152)의 채널 폭과 동일 선상의 채널 세트들에 대한 동일한 총 폭을 가질 수 있고, 그리고 일치하는 수의 커넥터 레그들을 가질 수 있다. 이와 같이, 섹션의 트랜지스터 디바이스(302)는 감소된 기생 상호 연결 커패시턴스와 함께(예를 들어, 제2 트랜지스터 디바이스(252)와 비교) 증가된 드레인-소스 전류를 제공할 수 있다(예를 들어, 제1 트랜지스터 소자(152)와 비교). 더 높은 동작 속도 및 감소된 기생 상호 연결 커패시턴스는(예를 들어, 감소된 커넥터 레그들의 수를 기준으로) 섹션의 트랜지스터 디바이스(302)가 제1 트랜지스터 디바이스(152) 및 제2 트랜지스터 디바이스(252)보다 더 빠른 속도로 동작할 수 있게 한다. 대안적으로, 단면 트랜지스터 디바이스(302)는 도 1a 내지 도 2b에 도시된 레이아웃과 비교하여 감소된 크기(예를 들어, 디바이스의 감소된 전체 폭)로 동일한 소스-드레인 전류를 제공할 수 있다.
도 4는 본 기술의 일 실시 예에 따른 장치(예를 들어, 섹션의 트랜지스터 디바이스(302))의 도 3의 A-A 선을 따른 단면도이다. 섹션의 트랜지스터 디바이스(302)의 확산 영역들(예를 들어, 제1 기판(312), 제2 기판(314) 등)은 절연 메커니즘(402)(예를 들어, STI)에 의해 서로 분리될 수 있다. 일부 실시 예들에서, 하나 이상의 추가 절연 메커니즘(예를 들어, 추가 STI들)이 제1 기판(312) 및/또는 제2 기판(314)의 대향 단부들 상에 형성될 수 있다. 절연 메커니즘(402)은 도 3의 분리 거리(338)를 제공하는 치수(예를 들어, STI 상단의 폭)를 가질 수 있다. 일부 실시 예들에서, 확산 영역들은 서로 완전히 분리될 수 있다.
도 5는 본 기술의 일 실시 예에 따른 장치(예를 들어, 섹션의 트랜지스터 디바이스(502))의 평면도이다. 일부 실시 예들에서, 장치는 서로 다른 폭들을 갖는 분리된 확산 영역들을 가질 수 있다. 예를 들어, 섹션의 트랜지스터 디바이스(502)는 제1 섹션(504), 제2 섹션(506) 등을 포함할 수 있다. 제1 섹션(504)은 제1 기판(512)(예를 들어, 확산 영역들 중 하나)을 가질 수 있고 제2 섹션(506)(예를 들어, 분리된 확산 영역)은 제2 기판(514)을 가질 수 있다. 제1 기판(512)은 제1 섹션 폭(534)(D3)에 대응할 수 있고, 제2 기판(514)은 제2 섹션 폭(536)(D4)에 대응할 수 있다. 제1 섹션 폭(534)은 제2 섹션 폭(536)과 상이할 수 있다(예를 들어, 크거나 작음)(즉, D3<D4 또는 D3>D4).
동일 선상 세트에 있는 채널들의 총 채널 폭이 드레인-소스 전류에 영향을 미치므로, 제1 섹션 폭(534)과 제2 섹션 폭(536)의 차이는 드레인-소스 전류에 영향을 미치지 않는다. 비교를 위해, 도 1a의 제1 트랜지스터 유닛(102) 및/또는 도 2a의 제2 트랜지스터 유닛(202)의 2㎛ 채널 폭과 일치시키기 위해, 일부 실시 예들에서 제1 섹션 폭(534)은 0.66㎛ 일 수 있고 제2 섹션 폭(536)은 1.34㎛ 일 수 있다.
도 6은 본 기술의 일 실시 예에 따른 장치(예를 들어, 섹션의 트랜지스터 디바이스(602))의 평면도이다. 장치는 두 개, 세 개 또는 그 이상의 확산 영역들과 같은 임의의 수의 분리된 확산 영역들을 가질 수 있다. 예를 들어, 섹션의 트랜지스터 디바이스(602)는 제1 섹션(604), 제2 섹션(606), 제3 섹션(608) 등을 포함할 수 있고, 제1 섹션(604)은 제1 기판(612)을 가질 수 있고, 제2 섹션(606)은 제2 기판(614)을 가질 수 있고, 제3 섹션(608)은 제3 기판(616)을 가질 수 있다. 확산 영역들 각각은 폭을 가질 수 있어서, 제1 기판(612)이 제1 섹션 폭(634)(D3)에 대응할 수 있고, 제2 기판(614)이 제2 섹션 폭(636)(D4)에 대응할 수 있고, 및/또는 제3 기판(616)은 제3 섹션 폭(638)(D5)에 대응할 수 있다. 위에서 논의된 바와 같이, 일부 실시 예들에서, 하나 이상의 폭들이 동일할 수 있다. 일부 실시 예들에서, 하나 이상의 폭들은 고유하고 서로 상이할 수 있다.
일부 실시 예들에서, 입력 버퍼(700)는 메모리 디바이스(예를 들어, 동적 랜덤 액세스 메모리(DRAM))의 데이터(DQ) 연결에 사용될 수 있다. 도 7은 본 기술의 실시 예에 따른 입력 버퍼(700)의 예시적인 회로도이다. 일부 실시 예들에서, 내부의 하나 이상의 부분들에서 섹션의 트랜지스터 디바이스(302)를 포함하는 입력 버퍼(700)가 메모리 디바이스(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 디바이스)를 위해 구현될 수 있다. 예를 들어, 입력 버퍼(700)는 메모리 위치에 기록될 데이터(DQ) 신호를 수신하도록 구성된 하나 이상의 데이터 터미널(DQ) 연결들에 포함될 수 있다(예를 들어, 입력 버퍼들 내).
입력 버퍼(700)는 기록 인에이블 신호, DQ 시스템 신호(예를 들어, DQSB, DQST 등), 데이터(DQ) 신호, 또는 이들의 조합과 같은 대응하는 입력 신호들을 수신하고 처리하도록 구성된 하나 이상의 트랜지스터들(예를 들어, N-채널 트랜지스터들 및/또는 P-채널 트랜지스터들)을 포함할 수 있다. 일부 실시 예들에서, DQ 시스템 신호는 데이터 스트로브 신호(DQS)의 바 신호(bar signal)에 대응하는 DQSB 신호, DQS의 트루 신호(true signal)에 대응하는 DQST, 또는 이들의 조합을 포함할 수 있다. 따라서, 입력 버퍼(700)는 입력 신호들을 수신 및 처리하는 것에 기초하여 출력 신호를 생성할 수 있다.
일부 실시 예들에서, 입력 버퍼(700)는 다른 트랜지스터들에 공급 전압(VDD; 예를 들어, M31의 소스에 연결됨)을 연결하기 위해 기록 인에이블 신호(예를 들의 M31의 게이트에 공급 됨)에 의해 제어되는 P-채널 트랜지스터(M31)를 포함할 수 있다. 예를 들어, 기록될 데이터 신호가 입력 버퍼(700)에 공급되지 않는 경우와 같이 기록 인에이블 신호가 비활성 하이 레벨(inactive high level)에 있을 때 M31은 오프(OFF)가 되어, 누설 전류를 감소시킬 수 있다. 다른 P-채널 트랜지스터(M30; 게이트에 공급되는 DQSB에 의해 제어 됨)의 소스는 M31의 드레인에 연결될 수 있다. M30의 드레인은 게이트에 연결된 DQ 신호에 의해 작동되는 하나 이상의 추가 P-채널 트랜지스터들(M1 및/또는 M2)의 소스에 연결될 수 있다. 하나 이상의 실시 예들에서, M1 및/또는 M2는 M1의 게이트가 DQ 신호의 포지티브 연결(positive connection)에 연결되고 M2가 DQ 신호의 네거티브 연결(negative connection)(예를 들어, 참조 노드(Vref))에 연결되도록 차동 증폭기 또는 그 일부일 수 있다. M1 및/또는 M2의 드레인들은 M7 및/또는 M8의 게이트들에 연결된 DQST 신호에 의해 작동되는 대응하는 프리차징(precharging) 트랜지스터들(예를 들어, N-채널 트랜지스터들 M7 및 M8 각각)을 통해 접지(ground)에 연결될 수 있다. 프리차징 트랜지스터들(M7, M8, M30, M27, M28, M29 또는 이들의 조합)은 데이터 스트로브 신호(DQS) 또는 그 파생물들(예를 들어, DQST 및/또는 DQSB 신호들)에 따라 동작하여 각각의 노드들을 프리차지할 수 있다.
일부 실시 예들에서, M1 및/또는 M2의 드레인들은 차동 증폭기(예를 들어, M1 및 M2)의 출력을 추가로 증폭하기 위해 대응하는 N-채널 트랜지스터들(M26 및 M27, 각각)의 게이트들에 추가로 연결될 수 있다. 증폭 트랜지스터들(M26 및/또는 M27)의 소스들 및 드레인들은 M31의 소스와 M30의 드레인에 연결된 일련의 트랜지스터들에 연결될 수 있다. 예를 들어, 증폭 트랜지스터들 M26 및/또는 M27의 소스들은 하나 이상의 전류 제어 트랜지스터들(예를 들어, N 채널 트랜지스터들 M40 및/또는 M41)을 통해 접지에 연결될 수 있다. 또한, 증폭 트랜지스터들 M26 및/또는 M27의 드레인들은 하나 이상의 래칭(latching) 트랜지스터들(예를 들어, M1, M2, M26 및/또는 M27에 의해 증폭된 로직 레벨을 유지하기 위한 M14, M15, M16 및/또는 M17) 및/또는 하나 이상의 프리차징 트랜지스터들(예를 들어, M28 및/또는 M29)에 연결될 수 있다. 일부 실시 예들에서, 래칭 트랜지스터들 및/또는 프리차징 트랜지스터들(예를 들어, M14, M15, M28 및/또는 M29)의 소스들은 M31의 드레인 및 M30의 소스에 연결될 수 있다. 업스트림 출력 트랜지스터들의 드레인들은 출력 신호를 생성할 수 있다. 예를 들어, M28 및 M14의 드레인들은 출력 신호의 차동 높은 부분(출력+)을 생성할 수 있고 M29 및 M15의 드레인들은 출력 신호의 차동 네거티브 부분(출력-)을 생성할 수 있다. 하나 이상의 업스트림 출력 트랜지스터들(예를 들어, M14 및/또는 M15)은 그의 게이트들에 연결된 대향 차동 출력에 따라 동작할 수 있다. 예를 들어, M14의 게이트는 출력-에 연결되고 및/또는 M15의 게이트는 출력+에 연결될 수 있다. 다른 업스트림 출력 트랜지스터들(예를 들어, M28 및/또는 M29) 중 일부는 그의 게이트들에 연결된 DQST 신호에 따라 동작할 수 있다. 일부 실시 예들에서, 출력+ 및/또는 출력-에 대응하는 노드들은 하나 이상의 다운스트림 트랜지스터들(예를 들어, N-채널 트랜지스터들 M16 및/또는 M17)에 추가로 연결될 수 있다. 예를 들어, M16의 드레인은 출력+ 노드에 연결되고 M17의 드레인은 출력- 노드에 연결될 수 있다. 또한, M16의 소스는 M26의 드레인에 연결되고, M17의 소스는 M27의 드레인에 연결될 수 있다. 다운스트림 트랜지스터들의 게이트들은 M16의 게이트를 출력- 노드에 연결하고 M17의 게이트를 출력+ 노드에 연결하는 것과 같이 대향하는 차동 출력에 의해 작동될 수 있다.
입력 버퍼(700)는 전술한 하나 이상의 트랜지스터들에 대한 섹션의 트랜지스터 디바이스(302)를 포함할 수 있다. 예를 들어, 섹션의 트랜지스터 디바이스(302)는 로직 레벨을 증폭하는 것과 같이(예를 들어, 고속으로 작동하기 위해 이득 증가) DQ 입력 버퍼의 하나 이상의 위치들에서 사용될 수 있다. 하나 이상의 실시 예들에서, 섹션의 트랜지스터 디바이스(302)는 DQ 신호가 게이트 커넥터(322)에 연결되는 P-채널 트랜지스터들 M1 및/또는 M2와 같이 DQ 신호를 초기에 수신하는데 사용될 수 있다. 하나 이상의 실시 예들에서, 섹션의 트랜지스터 디바이스(302)의 하나 이상의 세트들은 차동 증폭기(예를 들어, M1 및/또는 M2), 제2 단 증폭기(예를 들어, M26 및 M27) 등으로서 DQ 입력 버퍼에서 구현될 수 있다.
도 8은 본 기술의 일 실시 예에 따른 장치를 제조하는 예시적인 방법(800)을 예시하는 흐름도이다. 예를 들어, 방법(800)은 도 3의 섹션의 트랜지스터 디바이스(302), 도 5의 섹션의 트랜지스터 디바이스(502), 도 6의 섹션의 트랜지스터 디바이스(602) 또는 그 일부 등을 제조하기 위한 것일 수 있다.
블록(802)에서, 반도체 기판(예를 들어, 실리콘, 게르마늄 등)이 제공될 수 있다. 블록(804)에서, 반도체 기판의 다양한 영역들이 도핑되어 하나 이상의 채널들을 형성할 수 있다. 예를 들어, 반도체 기판의 상이한 영역들은 억셉터(acceptor) 또는 p-형 도펀트(dopant)(예를 들어, 붕소, 알루미늄, 갈륨 등), 도너(donor) 또는 n-형 도펀트(예를 들어, 인, 비소, 리튬 등), 또는 다른 도펀트를 사용하여 도핑될 수 있다. 또한, 다양한 영역들이 도핑되어 도핑된 기판, 웰(well), 공핍층 및/또는 소스, 게이트, 드레인에 대응하는 다른 도핑된 영역들 등을 형성할 수 있다. 다양한 영역들(예를 들어, 소스 영역들, 게이트 영역들, 드레인 영역들 등)은 결과물 채널들이 서로 평행하도록 공통 방향을 따라 연장되어 형성될 수 있다. 예를 들어, 기판은 인접하는 한 쌍의 소스-드레인 또는 드레인-소스에 사이에 게이트 영역을 갖는 소스 및 드레인의 교대하는 컬럼들/로우들을 형성하도록 도핑될 수 있다.
블록(806)에서, 반도체 기판은 적어도 제1 기판(예를 들어, 도 3의 제1 기판(312)) 및 제2 기판(예를 들어, 도 3의 제2 기판(314))을 포함하는 목표 개수의 개별 기판들을 형성하도록 분리될 수 있다. 일부 실시 예에서, 블록(812)에 나타낸 것과 같이, 기판은 채널들을 가로질러 연장되어(예를 들어, 채널 폭에 수직으로) 채널들을 분할된 섹션들로 전기적 및/또는 물리적으로 분리할 수 있는 절연 메커니즘(예를 들어, STI)을 형성하는 것에 기초하여 분리될 수 있다. 예를 들어, 트렌치를 형성(예를 들어, 마스킹 및 건식 또는 습식 식각을 통해)하고 트렌치를 절연체(예를 들어, 산화물)로 채우는 것에 기초하여 절연 메커니즘이 형성될 수 있다. 기존의 선형 채널들이 섹션들로 분할되기 때문에, 분할된 기판들의 채널들이 서로 동일 선상에 있을 수 있다.
일부 실시 예에서, 블록(822)에 표시된 것과 같이, 절연 메커니즘은 제1 및 제2 채널들에 대한 목표 채널 폭들(예를 들어, 제1 채널 폭, 제2 채널 폭, 제3 채널 폭 등)에 대응하는 위치에 형성될 수 있다. 또한, 절연 메커니즘은 도 3의 분리 거리(338)에 대응하는 치수를 갖도록 형성될 수 있다. 섹션의 트랜지스터 디바이스에 대한 목표 총 채널 폭은 분할된 기판들의 목표 채널 폭들에 기초할 수 있다(예를 들어, 합계).
블록(808)에서, 하나 이상의 도전성 구조들이 제1 및 제2 기판에 걸쳐 매칭 영역 또는 대응 영역들을 전기적으로 연결하도록 형성될 수 있다. 예를 들어, 분할된 기판들 상의 게이트 영역들의 세트 또는 전부를 연결하는 게이트 커넥터(예를 들어, 트레이스, 접촉, 패드 등)가 형성될 수 있다(예를 들어, 도전성 금속 증착을 통해). 유사하게, 소스 영역들과 드레인 영역들을 각각 연결하는 소스 커넥터 및 드레인 커넥터가 형성될 수 있다. 커넥터들 각각을 형성하는 것은, 블록(832)에 도시된 바와 같이, 각각 채널에 대응하는 하나 이상의 레그들을 형성하는 것을 포함할 수 있다. 레그들 각각은 분할된 섹션들과 절연 메커니즘을 가로 지르는 방향(예를 들어, 채널 폭에 평행한 방향)을 따라 연장되어 형성될 수 있다. 예를 들어, 레그들 각각은 동일 선상 채널 세트의 대응하는 영역들을 따라 바로 위에서 연장될 수 있다.
방법(800)은 예시적인 순서로 처리 단계들 중 일부를 사용하여 예시된다. 그러나, 당업자는 방법(800)이 반도체 처리와 관련된 다른 관련 단계들(예를 들어, 마스킹, 평탄화 등)을 포함한다는 것을 이해할 수 있다. 또한, 일부 실시 예들에서, 제조 방법은 상이할 수 있다. 예를 들어, 다양한 기판들이 개별적으로 제공되고 처리(예를 들어, 도핑)된 다음 절연 메커니즘의 대향 측들에 부착되어, 그에 따라 채널들이 동일 선상에 있도록 할 수 있다.
도 9는 본 기술의 실시 예에 따른 장치(예를 들어, 위에서 설명한 섹션의 트랜지스터 디바이스)를 포함하는 시스템의 개략도이다. 도 3 내지 도 8을 참조하여 전술한 임의의 전술한 실시 예들 중 어느 하나는 무수한 더 크고 및/또는 더 복잡한 시스템 중 임의의 것에 통합될 수 있으며, 그 대표적인 예는 도 9에 개략적으로 도시된 시스템(980)이다. 시스템(980)은 메모리 디바이스(900), 전원(982), 드라이버(984), 프로세서(986) 및/또는 다른 서브시스템들 또는 구성 요소들(988)을 포함할 수 있다. 시스템(980)은 도 3 내지 도 8을 참조하여 위에서 설명된 섹션의 트랜지스터 디바이스의 특징과 일반적으로 유사한 특징을 갖는 디바이스들/ 트랜지스터들을 포함할 수 있고, 따라서 호스트 디바이스로부터 직접 판독 요청을 수행하기 위한 다양한 특징을 포함할 수 있다. 결과적인 시스템(980)은 메모리 저장, 데이터 처리 및/또는 다른 적절한 기능과 같은 다양한 기능들 중 임의의 것을 수행할 수 있다. 따라서, 대표적인 시스템(980)은 핸드-헬드 디바이스(예를 들어, 휴대 전화, 태블릿, 디지털 판독기 및 디지털 오디오 플레이어), 컴퓨터, 차량, 기기 및 기타 제품을 제한없이 포함할 수 있다. 시스템(980)의 구성 요소들은 단일 유닛에 수용되거나 다수의 상호 연결된(예를 들어, 통신 네트워크를 통해) 유닛들에 분산될 수 있다. 시스템(980)의 구성 요소들은 또한 원격 디바이스 및 임의의 다양한 컴퓨터 판독 가능 매체를 포함할 수 있다.
전술한 바로부터, 기술의 특정 실시 예가 예시의 목적으로 본원에 설명되었지만, 본 개시로부터 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것을 이해할 것이다. 또한, 특정 실시 예의 콘텍스트에서 설명된 새로운 기술의 특정 양태는 또한 다른 실시 예에서 결합되거나 제거될 수 있다. 더욱이, 새로운 기술의 특정 실시 예와 관련된 이점이 이러한 실시 예의 콘텍스트에서 설명되었지만, 다른 실시 예는 또한 그러한 장점을 나타낼 수 있으며 모든 실시 예가 기술의 범위 내에 속하기 위해 반드시 그러한 장점을 나타낼 필요는 없다. 따라서, 개시 및 관련 기술은 본원에 명시적으로 도시되거나 설명되지 않은 다른 실시 예를 포함할 수 있다.
상기 예시된 실시 예에서, 섹션의 트랜지스터 디바이스는 CMOS 디바이스와 관련하여 설명되었다. 그러나, 본 기술의 다른 실시 예에 따라 구성된 트랜지스터 디바이스는 FET, MOSFET 또는 BJT 디바이스 등과 같은 CMOS 디바이스에 추가하여 또는 대신에 다른 유형의 적합한 트랜지스터 유형을 포함할 수 있다.
본원에서 사용된 용어 "처리(processing)"는 기록 또는 프로그래밍, 판독, 소거, 새로 고침, 값 조정 또는 변경, 결과 계산, 명령어 실행, 데이터 구조의 조립, 전송 및/또는 조작과 같은 신호 및 데이터 조작을 포함한다. 데이터 구조라는 용어는 비트, 워드 또는 코드-워드, 블록, 파일, 입력 데이터, 계산되거나 생성된 데이터와 같은 시스템 생성 데이터 및 프로그램 데이터로 배열된 정보를 포함한다. 또한, 본원에서 사용되는 용어 "동적(dynamic)"은 대응하는 디바이스, 시스템 또는 실시 예의 작동, 사용 또는 배치 동안 그리고 제조업체 또는 제3자 펌웨어를 실행 한 후 또는 실행하는 동안 발생하는 프로세스, 기능, 동작 또는 구현을 설명한다. 동적으로 발생하는 프로세스, 기능, 작업 또는 구현은 설계, 제조 및 초기 테스트, 설정 또는 구성 이후 또는 후속하여 발생할 수 있다.
상기 실시 예는 당업자가 실시 예를 만들고 사용할 수 있도록 충분히 상세하게 설명된다. 그러나, 관련 기술의 숙련자는 기술이 추가적인 실시 예를 가질 수 있고 기술이 도 3 내지 도 9를 참조하여 위에서 설명된 실시 예들의 몇몇 세부 사항 없이 실행될 수 있다는 것을 이해할 것이다.

Claims (19)

  1. 장치에 있어서,
    제1 방향을 따라 연장되며 제1 소스 영역을 포함하는 제1 전류 채널을 포함하는 제1 활성 영역;
    상기 제1 방향을 따라 연장되며 제2 소스 영역을 포함하는 제2 전류 채널을 포함하는 제2 활성 영역-여기서:
    상기 제2 소스 영역은 상기 제1 및 제2 활성 영역들보다 더 깊게 연장되는 절연 메커니즘(isolation mechanism)에 의해 상기 제1 소스 영역과 물리적으로 분리되고, 그리고
    상기 제2 소스 영역은 상기 제1 소스 영역과 정렬됨-; 및
    제2 방향을 따라 상기 제1 활성 영역 및 상기 제2 활성 영역을 직선으로 가로질러 연장되며 상기 직선 연장을 따라 상기 제1 활성 영역 및 상기 제2 활성 영역과 접촉되는 도전성 구조 - 상기 도전성 구조는 상기 제1 및 제2 소스 영역들을 전기적으로 연결함 - 를 포함하고;
    여기서:
    상기 제1 및 제2 활성 영역들은, 동일한 도펀트를 갖고, 동일 평면에 속하며, 서로에 대해 물리적으로 분리되어 있는 반도체 기판 부분들을 포함하며, 그리고
    상기 제1 및 제2 전류 채널들은 공통 게이트 신호에 의해 활성화되도록 구성되는, 장치.
  2. 제1항에 있어서, 상기 제1 전류 채널 및 상기 제2 전류 채널은 전기적으로 병렬로 연결되는, 장치.
  3. 제1항에 있어서,
    상기 제1 활성 영역은 상기 제1 방향을 따라 연장된 제1 라인을 따라 배열된 제1 전류 채널 그룹을 포함하고, 상기 제1 전류 채널 그룹은 상기 제1 전류 채널을 포함하고;
    상기 제2 활성 영역은 상기 제1 방향을 따라 연장된 제2 라인을 따라 배열된 제2 전류 채널 그룹을 포함하고, 상기 제2 전류 채널 그룹은 상기 제2 전류 채널을 포함하고; 그리고
    상기 도전성 구조는 상기 제1 활성 영역 및 상기 제2 활성 영역을 가로질러 연장되는 복수의 선형 레그들을 포함하고, 각각의 선형 레그는 상기 제1 활성 영역 및 상기 제2 활성 영역의 병렬 전류 채널 쌍의 소스 영역들을 전기적으로 연결하는, 장치.
  4. 제3항에 있어서,
    상기 도전성 구조는 상기 제1 활성 영역 및 상기 제2 활성 영역을 가로질러 연장되며 상기 공통 게이트 신호를 통신하도록 구성된 제2 복수의 선형 레그들을 포함하고, 상기 제2 복수의 선형 레그들의 각 레그는 상기 소스 영역들을 전기적으로 연결하는 대응하는 선형 레그에 인접한, 장치.
  5. 제1항에 있어서,
    상기 절연 메커니즘은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 얕은 트렌치 절연(shallow trench isolation, STI) 메커니즘이며, 상기 얕은 트렌치 절연 메커니즘은 상기 제1 및 제2 활성 영역들의 하부 엣지의 아래로 연장되고; 그리고
    여기서:
    상기 도전성 구조는 상기 절연 메커니즘을 가로질러 연장되는, 장치.
  6. 제1항에 있어서, 상기 제1 및 제2 활성 영역들 중 적어도 하나는 상기 도전성 구조와 직접적으로 접촉하는 분리된 위치들에 대응하는 적어도 두 개의 접촉들을 포함하는, 장치.
  7. 제1항에 있어서,
    상기 제1 전류 채널은 제1 채널 폭을 갖고; 그리고
    상기 제2 전류 채널은 상기 제1 채널 폭과 다른 제2 채널 폭을 갖는, 장치.
  8. 제1항에 있어서, 상기 제1 전류 채널은 제1 채널 폭을 갖고, 상기 제2 전류 채널은 상기 제1 채널 폭과 동일한 제2 채널 폭을 갖는, 장치.
  9. 제1항에 있어서, 상기 제1 전류 채널은 제1 채널 폭을 갖고 상기 제2 전류 채널은 제2 채널 폭을 가지며, 상기 제1 채널 폭과 상기 제2 채널 폭의 합은 상기 장치에 대한 소스-드레인 전류 레벨과 관련된 총 채널 폭인, 장치.
  10. 제1항에 있어서,
    제3 전류 채널을 포함하는 제3 활성 영역을 더 포함하고, 상기 제3 전류 채널은 상기 제1 방향을 따라 연장되며 상기 제3 활성 영역에 제3 소스 영역을 포함하며, 여기서:
    상기 제3 활성 영역은 상기 제1 활성 영역 및 상기 제2 활성 영역과 물리적으로 분리되어 있으며, 그리고
    상기 제3 전류 채널은 상기 제1 전류 채널 및 상기 제2 전류 채널과 병렬이고; 그리고
    여기서:
    상기 도전성 구조는 상기 제3 활성 영역을 가로질러 연장되고 상기 제1, 제2 및 제3 전류 채널들의 매칭 소스 영역들을 서로 전기적으로 연결하는, 장치.
  11. 제1항에 있어서, 상기 제1 활성 영역, 상기 제2 활성 영역, 및 상기 도전성 구조는 트랜지스터 디바이스를 생성하는, 장치.
  12. 제11항에 있어서, 상기 장치는 DRAM 디바이스를 포함하며, 상기 트랜지스터 디바이스는 상기 DRAM 디바이스의 데이터 입력 버퍼에 포함되는, 장치.
  13. 제12항에 있어서, 상기 트랜지스터 디바이스는 상기 데이터 입력 버퍼의 증폭기 회로에 포함되는, 장치.
  14. 장치에 있어서,
    서로에 대해 제1 방향으로 배열된 제1, 제2 및 제3 도핑 영역들을 포함하는 제1 활성 영역-상기 제1 및 제2 도핑 영역들은 서로 협력하여 제1 전류 채널을 정의하고, 상기 제2 및 제3 도핑 영역들은 서로 협력하여 제2 전류 채널을 정의함-;
    서로에 대해 상기 제1 방향으로 배열된 제4, 제5 및 제6 도핑 영역들을 포함하는 제2 활성 영역-상기 제4 및 제5 도핑 영역들은 서로 협력하여 제3 전류 채널을 정의하고, 상기 제5 및 제6 도핑 영역들은 서로 협력하여 제4 전류 채널을 정의하고, 상기 제2 활성 영역은 상기 제1 활성 영역으로부터 물리적으로 절연되고 상기 제1 활성 영역에 대해 제2 방향으로 배열되고, 상기 제2 방향은 상기 제1 방향에 대해 수직임-;
    제1 및 제2 핑거들을 포함하는 게이트 전극-상기 제1 핑거는 상기 제1 및 제3 전류 채널들 위에 상기 제2 방향으로 연장되고, 그리고 상기 제2 핑거는 상기 제2 및 제4 전류 채널들 위에 상기 제2 방향으로 연장됨-;
    제3 및 제4 핑거들을 포함하는 제1 전극-상기 제3 핑거는 상기 제1 및 제4 도핑 영역들과 전기적으로 접촉을 갖고 상기 제2 방향으로 연장되고, 상기 제4 핑거는 상기 제3 및 제6 도핑 영역들과 전기적으로 접촉을 갖고 상기 제2 방향으로 연장됨-; 및
    제5 핑거를 포함하는 제2 전극-상기 제5 핑거는 상기 제2 및 제5 도핑 영역들과 전기적으로 접촉을 갖고 상기 제2 방향으로 연장됨-을 포함하고,
    상기 제1 및 제2 활성 영역들은, 동일한 도펀트를 갖고, 동일 평면에 속하며, 상기 제1 및 제2 활성 영역들보다 깊게 연장되는 절연 메커니즘에 의해 서로에 대해 물리적으로 분리되어 있는 반도체 기판 부분들을 포함하는, 장치.
  15. 제14항에 있어서,
    상기 제1 활성 영역은 상기 제1 방향으로 배열된 제7 및 제8 도핑 영역들을 더 포함하고, 상기 제3 및 제7 도핑 영역들은 서로 협력하여 제5 전류 채널을 정의하고, 상기 제7 및 제8 도핑 영역들은 서로 협력하여 제6 전류 채널을 정의하고;
    상기 제2 활성 영역은 상기 제1 방향으로 배열된 제9 및 제10 도핑 영역들을 더 포함하고, 상기 제6 및 제9 도핑 영역들은 서로 협력하여 제7 전류 채널을 정의하고, 상기 제9 및 제10 도핑 영역들은 서로 협력하여 제10 전류 채널을 정의하고;
    상기 게이트 전극은 제6 및 제7 핑거들을 더 포함하고, 상기 제6 핑거는 상기 제5 및 제7 전류 채널들 위에 상기 제2 방향으로 연장되고, 그리고 상기 제7 핑거는 상기 제6 및 제8 전류 채널들 위에 상기 제2 방향으로 연장되고;
    상기 제1 전극은 제9 핑거를 더 포함하고, 상기 제9 핑거는 상기 제8 및 제10 도핑 영역들과 전기적으로 접촉을 갖고 상기 제2 방향으로 연장되고; 그리고
    상기 제2 전극은 제8 핑거를 더 포함하고, 상기 제8 핑거는 상기 제7 및 제9 도핑 영역들과 전기적으로 접촉을 갖고 상기 제2 방향으로 연장되는, 장치.
  16. 제14항에 있어서,
    상기 제1 및 제2 전류 채널들 각각은 제1 채널 폭을 갖고; 그리고
    상기 제3 및 제4 전류 채널들 각각은 상기 제1 채널 폭과 동일한 제2 채널 폭을 갖는, 장치.
  17. 제14항에 있어서,
    상기 제1 및 제2 전류 채널들 각각은 제1 채널 폭을 갖고; 그리고
    상기 제3 및 제4 전류 채널들 각각은 상기 제1 채널 폭과 상이한 제2 채널 폭을 갖는, 장치.
  18. 제14항에 있어서, 상기 절연 메커니즘은 얕은 트렌치 절연(STI)인, 장치.
  19. 제14항에 있어서, 상기 제1 전극은 소스 전극으로 작용하고, 상기 제2 전극은 드레인 전극으로 작용하는, 장치.
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