JPH10500260A - 位相検出誤りが最小の位相検出器 - Google Patents

Abstract

(57)【要約】 高差動インピーダンスおよび低コモン・モード・インピーダンスを形成する負荷回路を含む位相検出器について説明する。負荷回路は、（１）電源ならびに（２）第１のノードおよび第２のノードに結合される。第１のノードと第２のノードは位相検出器の出力を形成する。容量性回路は、（１）第１のノードおよびグラウンドに結合された第１の容量と、（２）第２のノードおよびグラウンドに結合された第２の容量とを有する。第１の回路は、第１の信号と第２の信号との間の位相差を検出するために第１および第２のノードに結合される。第２の回路は、第１の信号と第２の信号との間の位相差を検出し、第１の信号と第２の信号との間の位相差を最小限の位相検出誤りで検出できるように第１の回路の位相検出誤りを最小限に抑えるために第１および第２のノードに結合される。第１および第２の回路はそれぞれ、第１および第２の信号ならびに基準信号を受け取る。第２の回路によって生成された誤り電流が第１の回路によって生成された誤り電流を打ち消し、それによって、位相検出器が第１の信号と第２の信号との間の位相差を最小限の位相検出誤りで検出するように第２の回路が第１の回路に交差結合される。

Description

【発明の詳細な説明】 位相検出誤りが最小の位相検出器 発明の分野 本発明は、位相検出回路の分野に関する。詳細には、本発明は、それぞれの異 なる電圧スイング特性を有する２つの入力信号間の位相差をかなり正確に検出し 、寄生容量のために生じる位相検出誤りをほぼ最小限に抑える位相検出器に関す る。発明の背景 位相検出回路は通常、２つの入力信号間の位相差を検出するためにコンピュー タ・システムおよびその他の電子システムで使用される。たとえば、フェーズ・ ロック・ループ（”ＰＬＬ”）システムでは多くの場合、基準信号に対して直交 （すなわち、９０°）位相関係にある周期信号波形を生成することが望ましい。 この場合、通常、ＰＬＬシステムでは、２つの信号間の所望の直交位相関係から の逸脱を検出する位相検出回路が必要である。２つの信号間の所望の位相関係か らの検出された逸脱を通常、直交位相誤りと呼ぶ。 位相検出回路が直交位相誤りを検出すると、直交位相誤りの量がＰＬＬシステ ムの他の回路に供給される。ＰＬＬシステムのこのような他の回路は次いで、２ つの信号間の所望の直交位相関係が維持されるように２つの信号の直交位相誤り を補償する。知られているように、ＰＬＬシステムは通常、入力信号の安定な周 波数・位相特性を維持するために使用される。 ２つの信号の直交位相誤りを検出する従来技術の位相検出回路の１種として、 排他的論理和ゲート論理回路がある。排他的論理和ゲート論理回路は、その平均 出力電圧を直交位相誤りに比例させることによって直交位相誤りを検出する。 しかし、この回路の欠点は、従来技術の排他的論理和ゲート・タイプの直交位 相検出器に関連する。１つの欠点は、従来技術の排他的論理和ゲート・タイプの 直交位相検出器では、通常、入力信号がほぼ同様な電圧スイング特性を有する必 要があることである。入力信号がそれぞれの異なる電圧スイングを有する場合、 排他的論理和ゲートの平均出力電圧は通常、検出された直交位相誤りを適切に反 映することはできない。 そのような従来技術の検出器に関連する他の欠点は、従来技術の検出器は、通 常、直交位相誤りを正確に検出することができないことである。これは多くの場 合、位相検出誤りが、通常、位相検出中に回路内で発生するためである。位相検 出誤りの１つの原因は、回路中の寄生容量である。寄生容量の予想できない性質 のために、多くの場合、寄生容量から生じる位相検出誤りを補償することはかな り困難である。発明の概要および目的 本発明の一目的は、それぞれの異なる電圧スイング特性を有する２つの入力信 号間の位相差を正確に検出する位相検出器を提供することである。 本発明の他の目的は、寄生容量によって誘発される位相検出誤りをほぼ最小限 に抑える位相検出器を提供することである。 本発明の他の目的は、位相検出誤りをもたらす寄生容量を補償することによっ て回路の位相検出誤りを最小限に抑える位相検出器を提供することである。 本発明の他の目的は、全電圧スイング周期信号と低電圧スイング準差動周期信 号または低電圧スイング全差動周期信号との間の位相差を検出し、２つの信号の 位相差のほぼ正確な測定値が得られるように寄生容量から生じる位相検出誤りを 補償する位相検出器を提供することである。 高差動インピーダンスおよび低コモン・モード・インピーダンスを構成する負 荷回路を含む位相検出器について説明する。負荷回路は、（１）電源ならびに（ ２）第１のノードと第２のノードに結合される。第１のノードと第２のノードは 位相検出器の出力を形成する。容量性回路は、（１）第１のノードとグラウンド に結合された第１の容量と、（２）第２のノードとグラウンドに結合された第２ の容量とを有する。第１の回路は、第１の入力信号と第２の入力信号との間の位 相差を検出するために（１）第１および第２のノードならびに（２）グラウンド に結合される。第２の回路は、第１の入力信号と第２の入力信号との間の位相差 を検出し、第１の入力信号と第２の入力信号との間の位相差を最小限の位相検 出誤りで検出できるように第１の回路の位相検出誤りを最小限に抑える回路であ る。そのために第２の回路は、（１）第１のノードと第２のノードならびに（２ ）グラウンドに結合される。第１および第２の回路はそれぞれ、第１および第２ の入力信号ならびに基準信号を受ける。第２の回路によって生成された誤り電流 が第１の回路によって生成された誤り電流を打ち消し、それによって、位相検出 器が第１信号と第２の信号との間の位相差を最小限の位相検出誤りで検出するよ うに第１の回路と第２の回路が交差結合される。 高差動インピーダンスと低コモン・モード・インピーダンスの両方を構成する 負荷回路を含む位相検出器について説明する。負荷回路は、（１）電源ならびに （２）第１のノードおよび第２のノードに結合される。第１のノードと第２のノ ードは位相検出器の出力を形成する。容量性回路は、（１）第１のノードおよび グラウンドに結合された第１の容量と、（２）第２のノードおよびグラウンドに 結合された第２の容量とを含む。第１の回路は、第１の入力信号と第２の入力信 号との間の位相差を検出するために（１）第１および第２のノードならびに（２ ）グラウンドに結合される。第１の回路は、第１のノードおよび第３のノードに 結合された第１のトランジスタと、第２および第３のノードに結合された第２の トランジスタと、第１の電流源を介して第３のノードとグラウンドとに結合され た第３のトランジスタとを有する。第１のトランジスタは、第１の入力信号を受 ける。第２のトランジスタは、基準信号を受ける。第３のトランジスタは、第２ の入力信号を受ける。第１および第２の信号は、それぞれの異なる電圧スイング 特性を有する。 本発明の他の目的、特徴、利点は、添付の図面および下記の詳細な説明から明 らかになろう。図面の簡単な説明 本発明を添付の図面によって例示的に説明するがこれらに限定されるものでは ない。図中同様の番号は同様の要素を示す。 第１図は、本発明の一実施形態による位相検出器を示す図である。 第２図は、様々な入力信号に鑑みた図１の位相検出器の出力信号の波形を示す 図である。 第３図は、本発明の他の実施形態による位相検出器の回路図である。 第４図は、様々な入力信号に鑑みた図３の位相検出器の出力信号の波形を示す 図である。詳細な説明 第１図は、本発明の一実施形態を実施する直交位相検出１０を示す。第１図の 位相検出器１０は、それぞれの異なる電圧スイング特性を有し、直交位相関係に ある２つの入力信号間の直交位相誤差を検出する。第３図は、本発明の他の実施 形態を実施する他の直交位相検出器４０の回路を示す。位相検出器４０は、寄生 容量によって誘発される位相検出誤りを最小限に抑える。位相検出器１０および ４０について下記で詳しく説明する。 第１図に示した位相検出器１０は、トランジスタ１１−１４および１９−２１ を含む。一実施形態では、トランジスタ１１−１４および１９−２１は、ＭＯＳ ＦＥＴであり、ＣＭＯＳ構成のものである。他の実施形態では、トランジスタ１ １−１４および１９−２１は、ＮチャネルＭＯＳＦＥＴトランジスタでも、Ｐチ ャネルＭＯＳＦＥＴトランジスタでもよい。代替実施形態では、バイポーラ・ト ランジスタなど他のデバイスを使用することができる。 第１図に示した一実施形態では、トランジスタ１１−１４はＰチャネル・トラ ンジスタであり、電源電圧Ｖ_DDとノード１５および１６との間の電流源トランジ スタとして接続されている。代わりに、トランジスタ１１−１４は、Ｎチャネル ・トランジスタでも、バイポーラ・トランジスタでもよい。 トランジスタ１１−１４は共に、位相検出器１０の負荷を構成する。トランジ スタ１１−１４は、ノード１５とノード１６との間の高差動インピーダンスを構 成し、電源Ｖ_DDからノード１５−１６への低コモン・モード抵抗を形成する。ダ イオード接続されたトランジスタ１１と１２は、電源Ｖ_DDとノード１５、１６と の間の低コモン・モード抵抗として働く。トランジスタ１１と１２は、ノード１ ５とノード１６との間の正の差動負荷抵抗も構成する。トランジスタ１３、１４ は、ノード１５とノード１６との間の負の差動負荷抵抗も構成する。負の差動負 荷抵抗は、正の差動負荷抵抗を打ち消す。その結果、トランジスタ１１−１４は 共に、ノード１５とノード１６との間の高差動負荷抵抗を与える。トランジスタ １１−１４の接続について下記で説明する。 代わりに、位相検出器１０中の電源Ｖ_DDとノード１５−１６との間に他のタイ プの負荷回路を使用することができる。トランジスタ１１−１４で形成される負 荷は、任意の他の種類の高差動インピーダンス負荷回路であってもよい。 トランジスタ１１と１４のドレーンはノード１５に接続され、トランジスタ１ ２と１３のドレーンはノード１６に接続される。各トランジスタ１１、１２のゲ ートはそれぞれのドレーンに結合される。また、トランジスタ１３のゲートはト ランジスタ１１のゲートに接続され、トランジスタ１４のゲートはトランジスタ １２のゲートに接続される。トランジスタ１１のゲートとトランジスタ１３のゲ ートが接続され、トランジスタ１２のゲートとトランジスタ１４のゲートが接続 されているので、トランジスタ１３はトランジスタ１１中の電流をミラーし、ト ランジスタ１４はトランジスタ１２中の電流をミラーする。言い換えれば、トラ ンジスタ１１とトランジスタ１３は電流ミラーを構成し、トランジスタ１２とト ランジスタ１４は別の電流ミラーを構成する。トランジスタ１１内を流れる電流 をノード１６にミラーし、トランジスタ１２内を流れる電流をノード１５にミラ ーすることによって、各ノード１５と１６はほぼ同じ量の電流を受け取り、差動 電流は生成されない。したがって、トランジスタ１３と１４によって生成される 負の差動負荷抵抗がトランジスタ１１と１２によって生成される正の差動負荷抵 抗を打ち消すので、トランジスタ１１−１４は高差動負荷抵抗を構成する。 一実施形態では、トランジスタ１３と１４によって生成される負の差動負荷抵 抗がトランジスタ１１と１２によって生成される正の差動負荷抵抗を打ち消すよ うに、トランジスタ１１−１４の寸法はほぼ同じである。 ノード１５−１６は、位相検出器１０の出力を形成する。グラウンドとノード １５との間に容量１７が接続され、ノード１６とグラウンドに容量１８が接続さ れる。一実施形態では、容量１７と１８はほぼ等しい容量を有する。一実施形態 では、容量１７と１８はそれぞれ、ノード１５−１６でのトランジスタ１１−１ ４の寄生容量を含む。代わりに、容量１７と１８はそれぞれ、ノード１５−１６ でのトランジスタ１１−１４の寄生容量などの寄生容量を含んでも、あるいは含 まなくてもよい。 ノード１５はさらに、トランジスタ１９のドレーンに接続され、ノード１６は さらに、トランジスタ２０のドレーンに接続される。トランジスタ１９−２０の ソースはノード２３に接続される。ノード２３は次いで、トランジスタ２１のド レーンに接続される。トランジスタ２１のソースは、電流源２４を介してグラウ ンドに接続される。トランジスタ１９のゲートは入力信号Ｖ_IN2を受ける。トラ ンジスタ２０のゲートは入力信号Ｖ_REFを受ける。トランジスタ２１のゲートは 入力信号Ｖ_IN1を受ける。トランジスタ１９−２１はＮチャネル・トランジスタ である。代わりに、トランジスタ１９−２１はＰチャネル・トランジスタでも、 あるいはバイポーラ・トランジスタでもよい。一実施形態では、トランジスタ１ ９は、トランジスタ２０の寸法にほぼ等しい寸法を有する。 第２図から分かるように。Ｖ_IN1信号は全ＣＭＯＳ電圧スイングを有する。し かし、Ｖ_IN2信号は、Ｖ_REF基準電圧の周りでほぼ対称的に振動する小さな電圧ス イング信号である。第２図から分かるように、Ｖ_REF信号は定ＤＣ基準電圧であ る。したがって、Ｖ_IN2信号を準差動信号と呼ぶ。言い換えれば、Ｖ_IN2信号とＶ_REF 信号は相補的なものではない。Ｖ_IN1信号とＶ_IN2信号は、第２図では直交位 相関係で示されている。 代わりに、Ｖ_IN2信号は小スイング全差動信号であり、Ｖ_high電圧とＶ_low電圧 との間でスイングする。この場合、Ｖ_REF信号はＶ_IN2信号に対して相補的である 。言い換えれば、トランジスタ１９のゲートがＶ_high電圧を受け取ると、トラン ジスタ２０のゲートはＶ_low電圧を受け取る。 トランジスタ１９−２１は、Ｖ_IN1入力信号およびＶ_IN2入力信号の直交位相誤 りを検出する。Ｖ_IN1信号とＶ_IN2信号を直交位相関係にすることが望ましい。直 交位相誤りが発生する（すなわち、所望の直交位相関係が達成されなかった）と 、位相検出器１０は、各測定サイクルの終わりにノード１５−１６間の正味差動 電圧（すなわち、出力Ｖ_OUT）を生成することによってこの条件を検出する。ノ ード１５−１６間の正味差動電圧は、Ｖ_IN1入力信号とＶ_IN2入力信号との間の直 交位相誤りの量の関数である。位相検出器１０は、直交位相誤りを検出しな かった場合は、検出サイクルの終わりにノード１５−１６間の正味差動電圧を生 成しない。 位相検出器１０は、ノード１５とノード１６との間に結合されたトランジスタ ２２も含む。トランジスタ２２はＮチャネルＭＯＳＦＥＴトランジスタである。 代わりに、トランジスタ２２はＰチャネルＭＯＳＦＥＴトランジスタでも、ある いはバイポーラ・トランジスタでもよい。トランジスタ２２は、位相検出器内で 等化トランジスタとして使用される。トランジスタ２２は、測定サイクルが開始 される前にトランジスタ２自体が導電したときにノード１５−１６間の電圧差動 を零にする。第１図で分かるように、トランジスタ２２は、Ｖ_EQ信号によってオ ンまたはオフに切り替えられる。Ｖ_EQ信号によってトランジスタ２２がオン操作 されると、ノード１５とノード１６がトランジスタ２２を介して接続され、ノー ド１５−１６での電圧が等化される。 第２図は、Ｖ_EQ信号の信号波形を示す。第２図から分かるように、Ｖ_EQ信号は 、Ｖ_IN1信号のあらゆるパルスの前に発生する周期パルス信号であってよい。Ｖ_{E Q} 信号は、検出サイクルを開始するためにノード１５−１６間の電圧を等化する のを助ける。代わりに、Ｖ_EQ信号のパルス・サイクルは、Ｖ_IN1信号のパルスが Ｎ−１個発生するたびに発生することができる。 次に、第１−２図を参照して、位相検出器１０の動作について説明する。第１ 図に示したように、トランジスタ２１は、Ｖ_IN1信号が高Ｖ_DD電圧であるときに 電流Ｉをノード２３から電流源２４に接続する。トランジスタ２１は、電流源２ ４に接続されているので、導電時には、電流Ｉの量しか流さない。Ｖ_IN1信号は 、各検出サイクルの始めを制御する。Ｖ_IN1信号の電圧レベルがＶ_DD電圧に上昇 したときには必ず、検出サイクルが開始される。 Ｖ_IN2の電圧レベルがＶ_REF電圧の電圧レベルよりも高く、Ｖ_IN1信号がＶ_DD電 圧であるとき（たとえば、時間ｔ₁から時間ｔ₂まで）、トランジスタ１９はトラ ンジスタ２０よりも多くの電流を導電する。したがって、トランジスタ１９はほ ぼすべてのＩ電流をノード２３に与える。ノード１５および１６はそれぞれ、ト ランジスタ１１−１４で形成された負荷素子からほぼ同じ量の電流を受け取るの で、トランジスタ１９とトランジスタ２０が同じ量の電流をノード２３に流し ていない場合、容量１７は容量１８とは異なるように荷電される。この場合、容 量１７が放電して、容量１８は充電するであろう。このため、ノード１５−１６ の間に差動電圧が生成され、したがって位相検出器１０の出力Ｖ_OUTで差動電力 が生成される。出力Ｖ_OUTでの差動電圧は、Ｖ_IN2信号の電圧がＶ_REF基準電圧よ りも高い時間中、線形に増大する（たとえば、第２図では時間ｔ₁から時間ｔ₂ま で）。Ｖ_OUT信号の信号波形も第２図に示されている。 Ｖ_IN2信号の電圧レベルがＶ_REF電圧の電圧レベルよりも低く、Ｖ_IN1信号がＶ_{D D} 電圧であるとき（たとえば、時間ｔ₂から時間ｔ₃まで）、トランジスタ２０は ほぼすべてのＩ電流をノード２３に与える。このため、容量１７−１８は不均一 に充電される。この場合、容量１７は充電され、容量１８が放電するであろう。 このため、位相検出器１０の出力Ｖ_OUTでの差動電圧が線形に低下する（第２図 のＶ_OUT信号の信号波形を参照されたい）。 Ｖ_IN1信号の電圧レベルがグラウンドになると、出力Ｖ_OUTでの差動電圧は変化 を止める。Ｖ_IN1信号とＶ_IN2信号が完全に直交する場合、ノード１５−１６間の 差動電圧は、線形に零に近づき、Ｖ_IN1信号がグラウンドになったとき（たとえ ば、時間ｔ₃）には位相検出器１０のＶ_OUT出力では正味差動電圧は生成されない 。しかし、Ｖ_IN1信号とＶ_IN2信号との間に直交位相誤りが存在する場合、位相検 出サイクルの終わり（たとえば、時間ｔ₁から時間ｔ₃まで）にノード１５−１６ 間に正味差動電圧が生成される。ノード１５−１６間の正味差動電圧は直交位相 誤りの量にほぼ比例する。 位相検出器１０の出力Ｖ_OUTを比較器に接続して、２進直交位相誤り出力を生 成することができる。他の回路を使用して２進直交位相誤り出力を生成すること もできる。 位相検出器１０の直交位相誤り検出に関する上記の説明では、ノード２３での トランジスタ１９−２１の寄生容量の影響が無視される望ましい状況が仮定され ている。しかし、第１図から分かるように、位相検出器１０は、ノード２３とグ ラウンドとの間に結合された寄生容量２５を含む。寄生容量２５は、ノード２３ でのトランジスタ１９−２１の寄生容量、ならびに他の寄生容量を含む。トラン ジスタ２１はスイッチとして使用されるので、寄生容量２５は、トランジスタ２ １のソースとグラウンドとの間の寄生容量を含む。 位相検出器１０の回路には寄生容量２５が存在するので、位相検出器１０は、 第２図から分かるように、Ｖ_IN1信号とＶ_IN2信号が完全な直交関係にあるとき（ たとえば、時間ｔ₃）でも検出サイクルの終わりに回路の出力Ｖ_OUTで正味差動電 圧を生成する。寄生容量２５による位相検出器１０のＶ_OUT出力での正味差動電 圧の生成について下記で説明する。 第１図から分かるように、寄生容量２５のために、Ｖ_IN1信号によってトラン ジスタ２１がオン操作された直後にはノード２３での電圧レベルは変化せず、そ のため、トランジスタ２１内を流れる電流は電流Ｉを超え、追加誤り電流が生成 される。Ｖ_IN2信号の電圧レベルはＶ_REF電圧よりも高いので、この追加誤り電流 はトランジスタ１９内を流れる。このため、追加誤り電流によって容量１７も放 電し、出力Ｖ_OUTでの差動電圧が増大する。 しかし、Ｖ_IN2信号の電圧レベルがＶ_REF電圧よりも低い値に低下すると、トラ ンジスタ１９が導電する電流の量はトランジスタ２０が導電する電流の量よりも ずっと少なくなり、トランジスタ２０はほぼすべてのＩ電流をノード２３に与え る。ノード２３での電圧レベルは低下する。これによって、寄生容量２５が放電 し、トランジスタ２０内を流れる電流が減少し、トランジスタ２０を通して容量 １８へ流れる追加誤り電流が生成される。この追加誤り電流によって、容量１８ も追加充電される。 また、寄生容量２５のために、Ｖ_IN1信号によってトランジスタ２１がオフ操 作された直後にはノード２３での電圧レベルは変化せず、そのため、追加誤り電 流がトランジスタ２０を通して寄生容量２５へ流れる。この追加誤り電流によっ て、容量１８も放電する。 その結果、容量１７−１８を充電する際のすべての前述の誤り電流のために、 第２図から分かるように、Ｖ_IN1信号とＶ_IN2信号が完全な直交関係にあるときで も検出サイクルの終わりに位相検出器１０の出力Ｖ_OUTで正味差動電圧が生成す る。これが発生すると、位相検出誤りが発生する。寄生容量性質が予想できない ものであるため、寄生容量のための正味差動電圧の電圧レベルも予想することが できない。 第３図の位相検出器４０は、寄生容量のために回路の出力で発生する正味差動 電圧をなくする。 第３図から分かるように、位相検出器４０は、電源Ｖ_DDとノード４５および４ ６との間に接続されたトランジスタ４１−４４を含む。位相検出器４０中のトラ ンジスタ４１−４４の接続および機能は、第１図の位相検出器１０のトランジス タ１１−１４の接続および機能と同じであり、したがって下記では詳しく説明し ない。 ノード４５は容量４７に接続され、容量４８はノード４６に接続される。容量 ４８の容量は容量４７の容量にほぼ等しい。ノード４５−４６は、次いで、トラ ンジスタ４９−５１で形成された第１の回路と、トランジスタ５２−５４で形成 された第２の回路に接続される。トランジスタ５１と５４は次いで回路６０に接 続される。第３図から分かるように、回路６０は基本的に、トランジスタ５１を 通して第１の電流Ｉ₁を提供する第１の電流源と、トランジスタ５４を通して第 ２の電流Ｉ₂を提供する第２の電流源とを含む。Ｉ₁電流とＩ₂電流は共に、ＩＢ ＩＡＳ電流によって生成され収集される。 回路６０はＩ₁電流およびＩ₂電流を生成する。Ｉ₂電流の値は、Ｉ₁電流の値よ りも小さい。一実施形態では、Ｉ₂電流の値は、Ｉ₁電流の２０％−３０％の範囲 である。代替実施形態では、Ｉ₂電流の値は、Ｉ₁電流の２０％−３０％より大き くても、あるいは小さくてもよい。 一実施形態では、トランジスタ４９−５１および５２−５４はＮチャネルＭＯ ＳＦＥＴトランジスタである。代替実施形態では、トランジスタ４９−５１およ び５２−５４は、ＰチャネルＭＯＳＦＥＴトランジスタでも、バイポーラ・トラ ンジスタでもよい。一実施形態では、各トランジスタ５２−５３の寸法は各トラ ンジスタ４９−５０の寸法にほぼ等しく、トランジスタ５４の寸法はトランジス タ５１の寸法にほぼ等しい。 トランジスタ４９は、ノード４５およびノード５５に接続される。トランジス タ５０は、ノード４６および５５に接続される。トランジスタ５１は、回路６０ で形成された電流源Ｉ₁を介してノード５５をグラウンドに接続する。同様に、 トランジスタ５２はノード４６およびノード５６に接続される。トランジスタ５ ３は、ノード４５および５６に接続される。トランジスタ５４は、回路６０で形 成された電流源Ｉ₂を介してノード５６をグラウンドに接続する。トランジスタ ５１および５４のそれぞれのゲートはＶ_IN1信号を受け取る。トランジスタ４９ および５２のそれぞれのゲートはＶ_IN2信号を受け取り、トランジスタ５０およ び５３のそれぞれのゲートはＶ_REF電圧を受け取る。Ｖ_IN1信号およびＶ_IN2信号 ならびにＶ_REF電圧は、上記で説明し第１−２図に示したＶ_IN1信号およびＶ_IN2 信号ならびにＶ_REF電圧と同じである。第４図は、これらの信号の信号波形も示 す。 第３図に、ノード５５およびグラウンドに接続された寄生容量５７と、ノード ５６およびグラウンドに接続された寄生容量５８も示されている。寄生容量５７ は、ノード５５でのトランジスタ４９−５１の寄生容量を含み、寄生容量５８は 、ノード５６でのトランジスタ５２−５４の寄生容量を含む。寄生容量５７は他 の寄生容量も含む。トランジスタ５１はスイッチとして使用されるので、寄生容 量５７は、トランジスタ５１のソースとグラウンドとの間の寄生容量を含む。同 様に、寄生容量５８は他の寄生容量も含む。トランジスタ５４はスイッチとして 使用されるので、寄生容量５８はトランジスタ５４のソースとグラウンドとの間 の寄生容量をも含む。 トランジスタ４９−５１は、Ｖ_IN1信号およびＶ_IN2信号の位相誤りを検出する 。トランジスタ５２−５４は、回路中の寄生容量５７のための位相検出器４０の 出力Ｖ_OUTでの正味差動電圧を打ち消す。前述のように、各トランジスタ５２− ５３は、各トランジスタ４９−５０の寸法にほぼ等しい寸法を有する。したがっ て、寄生容量５８の容量は、寄生容量５７の容量にほぼ等しい。トランジスタ５ ２−５４の負の打ち消し効果のために、寄生容量５７−５８によって回路に生成 される追加誤り電流は互いに打ち消し合い、第３図の位相検出器４０は、寄生容 量のために回路の出力Ｖ_OUTで生成される正味差動電圧を生じない。寄生容量５ ７−５８の容量がほぼ等しいので、寄生容量５７−５８に関連する追加誤り電流 もほぼ等しい。しかし、トランジスタ４９−５０および５２−５３は、それぞれ の寄与が互いに減じ合うように交差接続されている。このため、追加誤り電流は 互いに打ち消し合う。このため、位相検出器４０は、Ｖ_IN1信号およびＶ_IN2 信号の直交位相誤りを最小限の位相検出誤りで検出する。 トランジスタ５２−５４の動作を下記で第３−４図に関連して説明する。第３ 図から分かるように、論理ハイＶ_IN1信号によってトランジスタ５１がオン操作 されたとき、ノード５５での電圧レベルはただちには変化せず、そのため、トラ ンジスタ５１内を流れる電流が電流Ｉ₁を超え、追加誤り電流が生成される。こ の時点では、Ｖ_IN2信号の電圧レベルがＶ_REF電圧よりも高いので、この追加誤り 電流がトランジスタ４９内を流れ、そのため、容量４７が追加放電する。その間 、論理ハイＶ_IN1信号によってトランジスタ５４もオン操作されるので、ノード ５６での電圧レベルはただちには変化せず、トランジスタ５４内を流れる追加誤 り電流も生成される。この時点では、Ｖ_IN2信号の電圧レベルがＶ_REF電圧よりも 高いので、追加誤り電流がトランジスタ５２内を流れ、そのため、容量４８が追 加放電する。寄生容量５７の容量は寄生容量５８の容量に等しいので、トランジ スタ５２内を流れる追加誤り電流は、トランジスタ４９内の追加誤り電流にほぼ 等しい。トランジスタ５２がノード４６に接続され、これに対してトランジスタ ４９がノード４５に接続される場合、トランジスタ５２によって生成される追加 誤り電流は、トランジスタ４９によって生成される追加誤り電流を打ち消す。 Ｖ_IN2信号の電圧レベルがＶ_REF電圧の電圧レベルよりも低いとき、トランジス タ４９が導電する電流の量はトランジスタ５０が導電する電流の量よりもずっと 少なく、トランジスタ５２が導電する電流の量はトランジスタ５３が導電する電 流の量よりもずっと少ない。ノード５５と５６のそれぞれでの電圧レベルは低下 する。これによって、寄生容量５７と５８が放電し、トランジスタ５０と５３内 を流れる電流がそれぞれ、減少する。これによって、追加誤り電流がトランジス タ５０を通して容量４８へ流れ、トランジスタ５３を通して容量４７へも流れ、 容量４７および４８がそれぞれ追加充電される。トランジスタ５０がノード４６ に接続され、トランジスタ５３がノード４５に接続され、トランジスタ５０中の 追加誤り電流とトランジスタ５３中の追加誤り電流がほぼ等しい場合、容量４７ および４８のそれぞれへの追加充電は互いに打ち消し合う。 また、寄生容量５７と５８のために、Ｖ_IN1信号によってトランジスタ５１お よび５４がオフ操作された直後にはノード５５および５６のそれぞれでの電圧レ ベルは変化せず、そのため、追加誤り電流がトランジスタ５０を通して寄生容量 ５１へ流れ、トランジスタ５３を通して寄生容量５８へも流れる。追加誤り電流 によって、容量４７および４８がそれぞれ追加放電する。寄生容量５７の容量は 寄生容量５８の容量にほぼ等しいので、トランジスタ５０内を流れる追加誤り電 流はトランジスタ５３内を流れる追加誤り電流にほぼ等しい。トランジスタ５０ がノード４６に接続され、トランジスタ５３がノード４５に接続される場合、追 加誤り電流は互いに打ち消し合う。そうすることによって、出力Ｖ_OUTでは寄生 容量５８のための正味差動電圧が生成されず、位相検出器４０は、Ｖ_IN1信号お よびＶ_IN2信号の直交位相誤りを最小限の検出誤りで検出する。位相検出器４０ のＶ_OUT信号の信号波形を第４図に示す。 位相検出器４０のＶ_OUT出力を比較器に接続して、２進直交位相誤り出力を生 成することができる。代わりに、他の回路を使用して２進直交位相誤り出力を生 成することもできる。 位相検出器４０は、ノード４５とノード４６との間に接続された等化トランジ スタ５９も含む。トランジスタ５９によって、位相検出器４０は確実に、出力Ｖ_OUT において、零差動電圧で位相検出サイクルを開始し、かつＶ_EQ信号によって 制御される。 Ｖ_EQ信号の生成は、クロック信号によって制御することができる。したがって 、様々なクロッキング・プロトコルを使用してＶ_EQ信号パルスを生成することが できる。たとえば、ある種の応用例で感度を増加させるには、いくつかのクロッ ク・サイクルにわたって測定を行うことができる。そのようなケースでは、トラ ンジスタ５９がＮクロック・サイクルごとに１度しか起動されないようにＶ_EQパ ルスが生成される。この場合、Ｎは、位相誤り測定値を積分することができるク ロック・サイクルの数である。 一実施形態では、第４図に示したように、Ｎは２に等しい。代替実施形態では 、Ｎは２よりも大きくてよい。 したがって、前述の位相検出器は、ほぼ同様に構築され同じ入力信号を受ける 第１の回路と第２の回路とを含む。しかし、第２の回路によって生成された誤り 電流が、第１の回路によって生成された誤り電流を打ち消し、それによって回路 が、指定された機能を最小限の誤りで実行することができるように、第１の回路 と第２の回路は交差接続される。 前述の明細では、本発明を特定の実施形態に関して説明した。しかし、添付の 請求の範囲に記載した本発明のより広い趣旨および範囲から逸脱せずに本発明に 様々な修正および変更を加えられることは自明である。明細書および図面はした がって、制限的なものではなく、例示的なものとみなすべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ)，ＡＭ， ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ， ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者 ホ，ツィル−チャン アメリカ合衆国 95131 カリフォルニア 州・サンホゼ・スタントン ウェイ・1412 【要約の続き】 位相検出誤りで検出するように第２の回路が第１の回路 に交差結合される。

Claims (1)

1. 【特許請求の範囲】 １．（Ａ） （１）電源ならびに（２）第１のノードおよび第２のノードに結 合され、第１のノードと第２のノードが位相検出器の出力を形成する負荷回路と 、 （Ｂ） （１）第１のノードとグラウンドとに結合された第１の容量と、（２ ）第２のノードとグラウンドに結合された第２の容量とを有する容量性回路と、 （Ｃ） 第１の信号と第２の信号との間の位相差を検出するように第１と第２ のノードに結合された第１の回路と、 （Ｄ） 第１の信号と第２の信号との間の位相差を検出するとともに、第１の 信号と第２の信号との間の位相差を最小限の位相検出誤りで検出できるように第 １の回路の位相検出誤りを最小限に抑える、第１と第２のノードに結合された第 ２の回路とを備え、第１および第２の回路がそれぞれ、第１および第２の信号な らびに基準信号を受けることを特徴とする位相検出器。 ２． 第２の回路によって生成された誤り電流が第１の回路によって生成され た誤り電流を打ち消し、それによって、位相検出器が第１の信号と第２の信号と の間の位相差を最小限の位相検出誤りで検出するように、第２の回路が第１の回 路に交差結合されることを特徴とする請求項１に記載の位相検出器。 ３． 第１の回路が、第１のノードおよび第３のノードに結合された第１のト ランジスタと、第２および第３のノードに結合された第２のトランジスタと、第 １の電流源を介して第３のノードおよびグラウンドに結合された第３のトランジ スタとを含み、第２の回路が、第１のノードおよび第４のノードに結合された第 ４のトランジスタと、第２および第４のノードに結合された第５のトランジスタ と、第２の電流源を介して第４のノードおよびグラウンドに結合された第６のト ランジスタとを含み、第１および第５のトランジスタが第１の信号を受け、第２ および第４のトランジスタが基準信号を受け、第３および第６のトランジスタが 第２の信号を受けることを特徴とする請求項２に記載の位相検出器。 ４． 第６のトランジスタが、第３のトランジスタの寸法にほぼ等しい寸法を 有し、第４、第５のトランジスタが第１、第２のトランジスタの寸法にほぼ等し いことを特徴とする請求項３に記載の位相検出器。 ５． 第１、第２、第３、第４、第５、第６のトランジスタがそれぞれ、Ｎチ ャネル・トランジスタであることを特徴とる請求項３に記載の位相検出器。 ６． 負荷回路が、高差動インピーダンスと低コモン・モード・インピーダン スの両方を形成し、負荷回路がさらに、 （ｉ）電源を第１および第２のノードに結合する低コモン・モード抵抗と、 （ii）第１のノードと第２のノードとの間の正の差動負荷抵抗と、 （iii）第１のノードと第２のノードとの間の負の差動負荷抵抗とを備え、そ のため、位相検出器の出力が高差動インピーダンスを有することを特徴とする請 求項１に記載の位相検出器。 ７． 正の差動負荷抵抗がさらに、電源と第１のノードとの間に結合された第 １の電流源トランジスタと、電源と第２のノードとの間に結合された第２の電流 源トランジスタとを備え、負の差動負荷抵抗がさらに、電源と第２のノードとの 間に結合された第３の電流源トランジスタと、電源と第１のノードとの間に結合 された第４の電流源トランジスタとを備え、第３の電流源トランジスタが第１の 電流源トランジスタ内を流れる電流をミラーし、第４の電流源トランジスタが第 ２の電流源トランジスタ内を流れる電流をミラーすることを特徴とする請求項６ に記載の位相検出器。 ８． さらに、第１のノードと第２のノードとの間の電圧レベルを等化する等 化トランジスタを備え、等化トランジスタが、オン操作されたときに、第１のノ ードを第２のノードに電気的に接続し、それによって、第１のノードと第２のノ ードとの間の電圧レベルがほぼ等しくすることを特徴とする請求項１に記載の位 相検出器。 ９． 第１の信号と第２の信号が、それぞれの異なる電圧スイングのものであ り、基準信号が、第１の信号の基準電圧であることを特徴とする請求項１に記載 の位相検出器。 １０． 第１の信号と基準信号が互いに相補的であることを特徴とする請求項 １に記載の位相検出器。 １１． （Ａ） 高差動インピーダンスおよび低コモン・モード・インピーダ ンスを形成し、（１）電源ならびに（２）第１のノードと第２のノードに結合さ れ、第１のノードと第２のノードが位相検出器の出力を形成する負荷回路と、 （Ｂ） （１）第１のノードとグラウンドに結合された第１の容量と、（２） 第２のノードとグラウンドに結合された第２の容量とを有する容量性回路と、 （Ｃ） 第１の信号と第２の信号との間の位相差を検出するために第１および 第２のノードに結合され、第１のノードと第３のノードに結合された第１のトラ ンジスタと、第２のノードと第３のノードに結合された第２のトランジスタと、 第１の電流源を介して第３のノードとグラウンドに結合された第３のトランジス タとを含む第１の回路とをさらに備え、第１のトランジスタが、第１の信号を受 け、第２のトランジスタが基準信号を受け、第３のトランジスタが第２の信号を 受け、第１および第２の信号が、それぞれの異なる電圧スイング特性のものであ ることを特徴とする請求項１に記載の位相検出器。 １２． 第１の信号と第２の信号との間の位相差を検出し、第１の信号と第２ の信号との間の位相差を最小限の位相検出誤りで検出できるように第１の回路の 位相検出誤りを最小限に抑えるように、第１および第２のノードに結合された第 ２の回路とをさらに備え、第２の回路が、第１のノードと第４のノードとの間に 結合された第４のトランジスタと、第２のノードと第４のノードとの間に結合さ れた第５のトランジスタと、第２の電流源を介して第４のノードおよびグラウン ドに結合された第６のトランジスタとを含み、第４のトランジスタが、基準信号 を受け、第５のトランジスタが第１の信号を受け、第６のトランジスタが第２の 信号を受け、そのため、第２の回路によって生成された位相検出誤り電流が第１ の回路によって生成された位相検出誤り電流を打ち消し、それによって、位相検 出器が第１信号と第２の信号との間の位相差を最小限の位相検出誤りで検出する ことを特徴とする請求項１１に記載の位相検出器。 １３． 第６のトランジスタが、第３のトランジスタの寸法にほぼ等しい寸法 を有し、第４および第５のトランジスタがそれぞれ、第１および第２のトランジ スタのそれぞれの寸法にほぼ等しい寸法を有し、第２の電流源が、第１の電流源 の電流に比例する電流を有することを特徴とする請求項１２に記載の位相検出器 。 １４． 第１、第２、第３、第４、第５、第６のトランジスタがそれぞれ、Ｎ チャネル・トランジスタであることを特徴とする請求項１２に記載の位相検出器 。 １５． 負荷回路がさらに、 （ｉ）電源を第１および第２のノードに結合する低コモン・モード抵抗と、 （ii）第１のノードと第２のノードとの間の正の差動負荷抵抗と、 （iii）第１のノードと第２のノードとの間の負の差動負荷抵抗とを備え、そ れにより、位相検出器の出力が高差動インピーダンスを有することを特徴とする 請求項１２に記載の位相検出器。 １６． 正の差動負荷抵抗がさらに、電源と第１のノードとの間に結合された 第１の電流源トランジスタと、電源と第２のノードとの間に結合された第２の電 流源トランジスタとを備え、負の差動負荷抵抗がさらに、電源と第２のノードと の間に結合された第３の電流源トランジスタと、電源と第１のノードとの間に結 合された第４の電流源トランジスタとを備え、第３の電流源トランジスタが第１ の電流源トランジスタ内を流れる電流をミラーし、第４の電流源トランジスタが 第２の電流源トランジスタ内を流れる電流をミラーすることを特徴とする請求項 １５に記載の位相検出器。 １７． さらに、第１のノードと第２のノードとの間の電圧レベルを等化する 等化トランジスタを備え、等化トランジスタが、オン操作されたときに、第１の ノードを第２のノードに電気的に接続し、それによって、第１のノードと第２の ノードとの間の電圧レベルがほぼ等しくなるようにすることを特徴とする請求項 １２に記載の位相検出器。 １８． 第１の信号と第２の信号が、それぞれの異なる電圧スイングのもので あり、基準信号が、第１の信号の基準電圧であることを特徴とする請求項１１に 記載の位相検出器。 １９． 第１の信号と基準信号が互いに相補的であることを特徴とする請求項 １８に記載の位相検出器。 ２０． （Ａ） 高差動インピーダンスおよび低コモン・モード・インピーダ ンスを形成し、さらに、 （ｉ） 電源を第１および第２のノードに結合する低コモン・モード抵抗と、 （ii） 第１のノードと第２のノードとの間の正の差動負荷抵抗と、 （iii）第１のノードと第２のノードとの間の負の差動負荷抵抗とを備え、そ れ により、位相検出器の出力が高差動インピーダンスを有し、第１のノードと第２ のノードが位相検出器の出力を形成する負荷回路と、 （Ｂ） （１）第１のノードとグラウンドに結合された第１の容量と、（２） 第２のノードとグラウンドに結合された第２の容量とを有する容量性回路と、 （Ｃ） 第１のノードと第３のノードに結合された第１のトランジスタと、第 ２のノードと第３のノードに結合された第２のトランジスタと、第３のノードと 第１の電流源を介してグラウンドに結合された第３のトランジスタとを有する、 第１の信号と第２の信号との間の位相差を検出する第１の回路であって、第１の トランジスタが第１の信号を受け、第２のトランジスタが基準信号を受け、第３ のトランジスタが第２の信号を受け、さらに、第１および第２の信号が、それぞ れの異なる電圧スイング特性である第１の回路と、 （Ｄ）第１の信号と第２の信号との間の位相差を検出し、第１の信号と第２の 信号との間の位相差を最小限の位相検出誤りで検出できるように第１の回路の位 相検出誤りを最小限に抑える、第１および第２のノードに結合された第２の回路 であって、第１のノードと第４のノードとの間に結合された第４のトランジスタ と、第２のノードと第４のノードとの間に結合された第５のトランジスタと、第 ４のノードと第２の電流源を介してグラウンドに結合された第６のトランジスタ とを有し、第４のトランジスタが基準信号を受け、第５のトランジスタが第１の 信号を受け、第６のトランジスタが第２の信号を受け、それにより、第２の回路 によって生成された位相検出誤り電流が第１の回路によって生成された位相検出 誤り電流を打ち消し、位相検出器が第１信号と第２の信号との間の位相差を最小 限の位相検出誤りで検出する第２の回路と を備える位相検出器。 ２１． 第６のトランジスタが、第３のトランジスタの寸法にほぼ等しい寸法 を有し、第４および第５のトランジスタがそれぞれ、第１および第２のトランジ スタのそれぞれの寸法にほぼ等しい寸法を有し、第２の電流源が、第１の電流源 の電流に比例する電流を有することを特徴とする請求項２０に記載の位相検出器 。 ２２． 正の差動負荷抵抗がさらに、電源と第１のノードとの間に結合された 第１の電流源トランジスタと、電源と第２のノードとの間に結合された第２の電 流源トランジスタとを備え、負の差動負荷抵抗がさらに、電源と第２のノードと の間に結合された第３の電流源トランジスタと、電源と第１のノードとの間に結 合された第４の電流源トランジスタとを備え、第３の電流源トランジスタが第１ の電流源トランジスタ内を流れる電流をミラーし、第４の電流源トランジスタが 第２の電流源トランジスタ内を流れる電流をミラーすることを特徴とする請求項 ２０に記載の位相検出器。 ２３． 第１、第２、第３、第４、第５、第６のトランジスタがそれぞれ、Ｎ チャネル・トランジスタであり、第１、第２、第３、第４の電流源トランジスタ がそれぞれ、Ｐチャネル・トランジスタであることを特徴とする請求項２２に記 載の位相検出器。 ２４． さらに、第１のノードと第２のノードとの間の電圧レベルを等化する 等化トランジスタを備え、等化トランジスタが、オン操作されたときに、第１の ノードを第２のノードに電気的に接続し、それによって、第１のノードと第２の ノードとの間の電圧レベルがほぼ等しくなるようにすることを特徴とする請求項 ２０に記載の位相検出器。 ２５． （Ａ） （１）電源ならびに（２）第１のノードと第２のノードに結 合され、第１のノードと第２のノードが回路の出力を形成する負荷回路と、 （Ｂ） （１）第１のノードとグラウンドに結合された第１の容量と、（２） 第２のノードとグラウンドに結合された第２の容量とを有する容量性回路と、 （Ｃ） 第２の信号の制御の下で第１の信号を積分するように第１および第２ のノードに結合された第１の回路と、 （Ｄ） 第１の回路中の積分誤りを最小限に抑えるために第１および第２のノ ードに結合された第２の回路とを備え、第１の回路で生成された積分誤りが第２ の回路で生成された積分誤りによって取り消されるように第１の回路と第２の回 路が接続され、第１および第２の回路がそれぞれ、第１および第２の信号を受け ることを特徴とする回路。 ２６． 第２の回路によって生成された誤り電流が第１の回路によって生成さ れた誤り電流を打ち消すように、第２の回路が第１の回路に交差結合されること を特徴とする請求項２５に記載の回路。