JP2740113B2 - クロマノイズリダクション装置 - Google Patents
クロマノイズリダクション装置Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/646—Circuits for processing colour signals for image enhancement, e.g. vertical detail restoration, cross-colour elimination, contour correction, chrominance trapping filters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
Description
【０００１】
【産業上の利用分野】この発明は、テレビやＶＴＲ等に
おけるクロマ信号からノイズ成分を除去するためのクロ
マノイズリダクション装置に関し、特にＣＣＤ等の１Ｈ
遅延素子から得た遅延信号の位相調整及び振幅調整の自
動化を図ったものである。
おけるクロマ信号からノイズ成分を除去するためのクロ
マノイズリダクション装置に関し、特にＣＣＤ等の１Ｈ
遅延素子から得た遅延信号の位相調整及び振幅調整の自
動化を図ったものである。
【０００２】
【従来の技術】従来、テレビやＶＴＲ等のクロマノイズ
リダクション装置は、例えば図１８に示すように構成さ
れている。クロマ回路の最終段から供給されるクロマ信
号ｖiは、減算器１１及び加算器１２の一方の入力端に
それぞれ供給される。上記減算器１１の出力は、信号を
１水平期間遅延する１Ｈ遅延素子として働くＣＣＤ１３
に供給される。上記ＣＣＤ１３による１Ｈ遅延信号は、
ＣＣＤ１３の出力信号中に含まれるクロック信号などを
除去するためのフィルタ回路１４及び可変遅延器１５を
介して可変増幅器１６に供給される。この可変増幅器１
６の出力信号ｖ2は、上記加算器１２の他方の入力端に
帰還される。上記加算器１２により、入力信号ｖi と上
記可変増幅器１６から出力される１水平期間前の信号ｖ
2 とが加算され、この加算結果が振幅制限用のリミッタ
１７を介して減算器１１の他方の入力端に供給される。
そして、入力信号ｖi から上記リミッタ１７の出力信号
が減算され、出力信号ｖo として図示しないＹＣ加算回
路に供給されるとともに、この信号ｖo がＣＣＤ１３に
供給されるようになっている。
リダクション装置は、例えば図１８に示すように構成さ
れている。クロマ回路の最終段から供給されるクロマ信
号ｖiは、減算器１１及び加算器１２の一方の入力端に
それぞれ供給される。上記減算器１１の出力は、信号を
１水平期間遅延する１Ｈ遅延素子として働くＣＣＤ１３
に供給される。上記ＣＣＤ１３による１Ｈ遅延信号は、
ＣＣＤ１３の出力信号中に含まれるクロック信号などを
除去するためのフィルタ回路１４及び可変遅延器１５を
介して可変増幅器１６に供給される。この可変増幅器１
６の出力信号ｖ2は、上記加算器１２の他方の入力端に
帰還される。上記加算器１２により、入力信号ｖi と上
記可変増幅器１６から出力される１水平期間前の信号ｖ
2 とが加算され、この加算結果が振幅制限用のリミッタ
１７を介して減算器１１の他方の入力端に供給される。
そして、入力信号ｖi から上記リミッタ１７の出力信号
が減算され、出力信号ｖo として図示しないＹＣ加算回
路に供給されるとともに、この信号ｖo がＣＣＤ１３に
供給されるようになっている。
【０００３】なお、上記ＣＣＤ１３、フィルタ回路１
４、可変遅延器１５及び可変増幅器１６はそれぞれ外付
け部品であり、可変遅延器１５と可変増幅器１６はダイ
アルにより１Ｈ遅延信号の位相及び振幅をそれぞれ手動
で調整可能になっている。
４、可変遅延器１５及び可変増幅器１６はそれぞれ外付
け部品であり、可変遅延器１５と可変増幅器１６はダイ
アルにより１Ｈ遅延信号の位相及び振幅をそれぞれ手動
で調整可能になっている。
【０００４】上記のような構成において、所望の特性を
得るためには、入力信号ｖi と１Ｈ遅延信号間の振幅及
び位相を精度良く合わせる必要があり、従来は、オペレ
ータが加算器１２の出力信号をモニタしつつ可変遅延器
１５の位相遅延時間や可変増幅器１６の振幅を調整して
いる。
得るためには、入力信号ｖi と１Ｈ遅延信号間の振幅及
び位相を精度良く合わせる必要があり、従来は、オペレ
ータが加算器１２の出力信号をモニタしつつ可変遅延器
１５の位相遅延時間や可変増幅器１６の振幅を調整して
いる。
【０００５】しかしながら、上記のような構成のクロマ
ノイズリダクション装置では、外付けの部品点数が多い
ため、プリント基板等に実装する際の製造工程が多く且
つ占有面積も大きくなり、コストが高くなる。また、製
造工程の途中でオペレータが加算器１２の出力信号をモ
ニタしながら可変遅延器１５や可変増幅器１６を手動で
調整する必要があるため調整が繁雑であり、この点から
もコストが高くなる。しかも、調整を行った後は、可変
遅延器１５の位相遅延時間や可変増幅器１６の振幅は固
定されるので、温度変化や経時変化には対応が困難であ
る。
ノイズリダクション装置では、外付けの部品点数が多い
ため、プリント基板等に実装する際の製造工程が多く且
つ占有面積も大きくなり、コストが高くなる。また、製
造工程の途中でオペレータが加算器１２の出力信号をモ
ニタしながら可変遅延器１５や可変増幅器１６を手動で
調整する必要があるため調整が繁雑であり、この点から
もコストが高くなる。しかも、調整を行った後は、可変
遅延器１５の位相遅延時間や可変増幅器１６の振幅は固
定されるので、温度変化や経時変化には対応が困難であ
る。
【０００６】
【発明が解決しようとする課題】上述したように従来の
クロマノイズリダクション装置は、コストが高く、温度
変化や経時変化に対応ができないという問題があった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、コストを低減でき且つ温度変
化や経時変化にも対応可能なクロマノイズリダクション
装置を提供することにある。
クロマノイズリダクション装置は、コストが高く、温度
変化や経時変化に対応ができないという問題があった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、コストを低減でき且つ温度変
化や経時変化にも対応可能なクロマノイズリダクション
装置を提供することにある。
【０００７】
【課題を解決するための手段】すなわち、請求項１に記
載した第１の発明のクロマノイズリダクション装置は、
１Ｈ遅延手段と、この１Ｈ遅延手段による遅延信号と入
力信号との位相を調整するための第１の可変遅延手段
と、上記１Ｈ遅延手段による遅延信号の振幅を入力信号
に合わせて調整するための可変増幅手段と、この可変増
幅手段の出力信号と上記入力信号とを加算する第１の加
算手段と、この第１の加算手段の出力信号の振幅を制限
する振幅制限手段と、上記入力信号から上記振幅制御手
段の出力信号を減算して出力するとともに、この減算信
号を上記１Ｈ遅延手段に供給する第１の減算手段と、上
記入力信号の位相を９０度遅延する第２の可変遅延手段
と、この第２の可変遅延手段から出力される遅延信号と
上記入力信号の位相を比較し、この比較出力に基づいて
上記第２の可変遅延手段で上記入力信号の位相を９０度
遅延するように制御する第１の位相検出手段と、上記第
２の可変遅延手段の出力信号と上記可変増幅手段の出力
信号の位相を比較し、この比較出力に基づいて上記第１
の可変遅延手段による位相遅延を制御することにより、
上記可変増幅器の出力信号の位相に対して上記第２の可
変遅延手段の出力信号を９０度遅延する第２の位相検出
手段と、上記第２の可変遅延手段の出力信号と上記可変
増幅器の出力信号を加算する第２の加算手段と、上記第
２の可変遅延手段の出力信号から上記可変増幅手段の出
力信号を減算する第２の減算手段と、上記第２の加算手
段から出力される加算信号と上記第２の減算手段から出
力される減算信号との位相を比較し、この比較出力に基
づいて上記可変増幅手段を制御する第３の位相検出手段
とを具備することを特徴とする。
載した第１の発明のクロマノイズリダクション装置は、
１Ｈ遅延手段と、この１Ｈ遅延手段による遅延信号と入
力信号との位相を調整するための第１の可変遅延手段
と、上記１Ｈ遅延手段による遅延信号の振幅を入力信号
に合わせて調整するための可変増幅手段と、この可変増
幅手段の出力信号と上記入力信号とを加算する第１の加
算手段と、この第１の加算手段の出力信号の振幅を制限
する振幅制限手段と、上記入力信号から上記振幅制御手
段の出力信号を減算して出力するとともに、この減算信
号を上記１Ｈ遅延手段に供給する第１の減算手段と、上
記入力信号の位相を９０度遅延する第２の可変遅延手段
と、この第２の可変遅延手段から出力される遅延信号と
上記入力信号の位相を比較し、この比較出力に基づいて
上記第２の可変遅延手段で上記入力信号の位相を９０度
遅延するように制御する第１の位相検出手段と、上記第
２の可変遅延手段の出力信号と上記可変増幅手段の出力
信号の位相を比較し、この比較出力に基づいて上記第１
の可変遅延手段による位相遅延を制御することにより、
上記可変増幅器の出力信号の位相に対して上記第２の可
変遅延手段の出力信号を９０度遅延する第２の位相検出
手段と、上記第２の可変遅延手段の出力信号と上記可変
増幅器の出力信号を加算する第２の加算手段と、上記第
２の可変遅延手段の出力信号から上記可変増幅手段の出
力信号を減算する第２の減算手段と、上記第２の加算手
段から出力される加算信号と上記第２の減算手段から出
力される減算信号との位相を比較し、この比較出力に基
づいて上記可変増幅手段を制御する第３の位相検出手段
とを具備することを特徴とする。
【０００８】前記１Ｈ遅延手段は、前記第１の減算手段
の出力信号を１水平期間遅延するＣＣＤと、このＣＣＤ
の出力信号に含まれるクロック信号を除去するフィルタ
手段ととで構成できる。
の出力信号を１水平期間遅延するＣＣＤと、このＣＣＤ
の出力信号に含まれるクロック信号を除去するフィルタ
手段ととで構成できる。
【０００９】前記第１の可変遅延手段は、相互コンダク
タンスが前記第２の位相検出手段の出力で制御されるト
ランスコンダクタンス増幅器を備え、前記第２の可変遅
延手段は、相互コンダクタンスが前記第１の位相検出手
段の出力で制御されるトランスコンダクタンス増幅器を
備える。
タンスが前記第２の位相検出手段の出力で制御されるト
ランスコンダクタンス増幅器を備え、前記第２の可変遅
延手段は、相互コンダクタンスが前記第１の位相検出手
段の出力で制御されるトランスコンダクタンス増幅器を
備える。
【００１０】前記可変増幅手段は、前記第１の可変遅延
手段の出力信号と基準電位とを比較する比較器を備え、
この比較器の電流源が前記第３の位相検出手段の出力信
号で制御されることを特徴とする。
手段の出力信号と基準電位とを比較する比較器を備え、
この比較器の電流源が前記第３の位相検出手段の出力信
号で制御されることを特徴とする。
【００１１】請求項５に記載した第２の発明のクロマノ
イズリダクション装置は、１Ｈ遅延素子と、この１Ｈ遅
延素子の出力信号に含まれる入力信号以外の信号成分を
除去するフィルタ手段と、上記フィルタ手段から出力さ
れる遅延信号と上記入力信号との位相差を調整するため
の第１の可変遅延手段と、上記１Ｈ遅延素子による遅延
信号の振幅を上記入力信号に応じて調整するための可変
増幅手段と、この可変増幅手段の出力信号と上記入力信
号とを加算する第１の加算手段と、この第１の加算手段
の出力信号の振幅を制限する振幅制限手段と、上記入力
信号から上記振幅制御手段の出力信号を減算して出力す
るとともに、この減算信号を上記１Ｈ遅延素子に供給す
る第１の減算手段と、上記入力信号の位相を９０度遅延
する第２の可変遅延手段と、この第２の可変遅延手段か
ら出力される遅延信号と上記入力信号の位相を比較し、
この比較出力に基づいて上記第２の可変遅延手段で上記
入力信号の位相を９０度遅延するように制御するととも
に、上記フィルタ手段を制御する第１の位相検出手段
と、上記第２の可変遅延手段の出力信号と上記可変増幅
手段の出力信号の位相を比較し、この比較出力に基づい
て上記第１の可変遅延手段による位相遅延を制御するこ
とにより、上記可変増幅器の出力信号の位相に対して上
記第２の可変遅延手段の出力信号を９０度遅延する第２
の位相検出手段と、上記第２の可変遅延手段の出力信号
と上記可変増幅器の出力信号を加算する第２の加算手段
と、上記第２の可変遅延手段の出力信号から上記可変増
幅手段の出力信号を減算する第２の減算手段と、上記第
２の加算手段から出力される加算信号と上記第２の減算
手段から出力される減算信号との位相を比較し、この比
較出力に基づいて上記可変増幅手段を制御する第３の位
相検出手段とを具備することを特徴とする。
イズリダクション装置は、１Ｈ遅延素子と、この１Ｈ遅
延素子の出力信号に含まれる入力信号以外の信号成分を
除去するフィルタ手段と、上記フィルタ手段から出力さ
れる遅延信号と上記入力信号との位相差を調整するため
の第１の可変遅延手段と、上記１Ｈ遅延素子による遅延
信号の振幅を上記入力信号に応じて調整するための可変
増幅手段と、この可変増幅手段の出力信号と上記入力信
号とを加算する第１の加算手段と、この第１の加算手段
の出力信号の振幅を制限する振幅制限手段と、上記入力
信号から上記振幅制御手段の出力信号を減算して出力す
るとともに、この減算信号を上記１Ｈ遅延素子に供給す
る第１の減算手段と、上記入力信号の位相を９０度遅延
する第２の可変遅延手段と、この第２の可変遅延手段か
ら出力される遅延信号と上記入力信号の位相を比較し、
この比較出力に基づいて上記第２の可変遅延手段で上記
入力信号の位相を９０度遅延するように制御するととも
に、上記フィルタ手段を制御する第１の位相検出手段
と、上記第２の可変遅延手段の出力信号と上記可変増幅
手段の出力信号の位相を比較し、この比較出力に基づい
て上記第１の可変遅延手段による位相遅延を制御するこ
とにより、上記可変増幅器の出力信号の位相に対して上
記第２の可変遅延手段の出力信号を９０度遅延する第２
の位相検出手段と、上記第２の可変遅延手段の出力信号
と上記可変増幅器の出力信号を加算する第２の加算手段
と、上記第２の可変遅延手段の出力信号から上記可変増
幅手段の出力信号を減算する第２の減算手段と、上記第
２の加算手段から出力される加算信号と上記第２の減算
手段から出力される減算信号との位相を比較し、この比
較出力に基づいて上記可変増幅手段を制御する第３の位
相検出手段とを具備することを特徴とする。
【００１２】前記１Ｈ遅延素子は、前記第１の減算手段
の出力信号を１水平期間遅延するＣＣＤで構成できる。
前記フィルタ手段は、相互コンダクタンスが前記第１の
位相検出手段の出力で制御されるトランスコンダクタン
ス増幅器を備える。
の出力信号を１水平期間遅延するＣＣＤで構成できる。
前記フィルタ手段は、相互コンダクタンスが前記第１の
位相検出手段の出力で制御されるトランスコンダクタン
ス増幅器を備える。
【００１３】前記第１の可変遅延手段は、相互コンダク
タンスが前記第２の位相検出手段の出力で制御されるト
ランスコンダクタンス増幅器を備え、前記第２の可変遅
延手段は、相互コンダクタンスが前記第１の位相検出手
段の出力で制御されるトランスコンダクタンス増幅器を
備える。
タンスが前記第２の位相検出手段の出力で制御されるト
ランスコンダクタンス増幅器を備え、前記第２の可変遅
延手段は、相互コンダクタンスが前記第１の位相検出手
段の出力で制御されるトランスコンダクタンス増幅器を
備える。
【００１４】前記可変増幅手段は、前記第１の可変遅延
手段の出力信号と基準電位とを比較する比較器を備え、
この比較器の電流源が前記第３の位相検出手段の出力信
号で制御される。
手段の出力信号と基準電位とを比較する比較器を備え、
この比較器の電流源が前記第３の位相検出手段の出力信
号で制御される。
【００１５】請求項１０に記載した第３の発明のクロマ
ノイズリダクション装置は、１Ｈ遅延手段と、この１Ｈ
遅延手段による遅延信号と入力信号との位相を調整する
ための第１の可変遅延手段と、上記１Ｈ遅延手段による
遅延信号の振幅を上記入力信号に合わせて調整するため
の可変増幅手段と、この可変増幅手段の出力信号と上記
入力信号とを加算する第１の加算手段と、この第１の加
算手段の出力信号の振幅を制限する振幅制限手段と、上
記入力信号から上記振幅制御手段の出力信号を減算して
出力するとともに、この減算信号を上記１Ｈ遅延手段に
供給する第１の減算手段と、上記入力信号の位相を９０
度遅延する第２の可変遅延手段と、この第２の可変遅延
手段から出力される遅延信号と上記入力信号の位相を比
較し、この比較出力に基づいて上記第２の可変遅延手段
で上記入力信号の位相を９０度遅延するように制御する
第１の位相検出手段と、上記第２の可変遅延手段の出力
信号と上記可変増幅手段の出力信号の位相を比較し、こ
の比較出力に基づいて上記第１の可変遅延手段による位
相遅延を制御することにより、上記可変増幅器の出力信
号の位相に対して上記第２の可変遅延手段の出力信号を
９０度遅延する第２の位相検出手段と、上記第２の可変
遅延手段の出力信号と上記可変増幅器の出力信号を加算
する第２の加算手段と、上記第２の可変遅延手段の出力
信号から上記可変増幅手段の出力信号を減算する第２の
減算手段と、上記第２の加算手段から出力される加算信
号と上記第２の減算手段から出力される減算信号との位
相を比較し、この比較出力に基づいて上記可変増幅手段
を制御する第３の位相検出手段と、上記入力信号が供給
され上記第１、第２、第３の位相検出手段を制御する検
波電流制御手段とを具備することを特徴とする。
ノイズリダクション装置は、１Ｈ遅延手段と、この１Ｈ
遅延手段による遅延信号と入力信号との位相を調整する
ための第１の可変遅延手段と、上記１Ｈ遅延手段による
遅延信号の振幅を上記入力信号に合わせて調整するため
の可変増幅手段と、この可変増幅手段の出力信号と上記
入力信号とを加算する第１の加算手段と、この第１の加
算手段の出力信号の振幅を制限する振幅制限手段と、上
記入力信号から上記振幅制御手段の出力信号を減算して
出力するとともに、この減算信号を上記１Ｈ遅延手段に
供給する第１の減算手段と、上記入力信号の位相を９０
度遅延する第２の可変遅延手段と、この第２の可変遅延
手段から出力される遅延信号と上記入力信号の位相を比
較し、この比較出力に基づいて上記第２の可変遅延手段
で上記入力信号の位相を９０度遅延するように制御する
第１の位相検出手段と、上記第２の可変遅延手段の出力
信号と上記可変増幅手段の出力信号の位相を比較し、こ
の比較出力に基づいて上記第１の可変遅延手段による位
相遅延を制御することにより、上記可変増幅器の出力信
号の位相に対して上記第２の可変遅延手段の出力信号を
９０度遅延する第２の位相検出手段と、上記第２の可変
遅延手段の出力信号と上記可変増幅器の出力信号を加算
する第２の加算手段と、上記第２の可変遅延手段の出力
信号から上記可変増幅手段の出力信号を減算する第２の
減算手段と、上記第２の加算手段から出力される加算信
号と上記第２の減算手段から出力される減算信号との位
相を比較し、この比較出力に基づいて上記可変増幅手段
を制御する第３の位相検出手段と、上記入力信号が供給
され上記第１、第２、第３の位相検出手段を制御する検
波電流制御手段とを具備することを特徴とする。
【００１６】前記１Ｈ遅延手段は、前記第１の減算手段
の出力信号を１水平期間遅延するＣＣＤと、このＣＣＤ
の出力信号に含まれるクロック信号を除去するフィルタ
手段とで構成でき、この前記フィルタ手段は、相互コン
ダクタンスが前記第１の位相検出手段の出力で制御され
るトランスコンダクタンス増幅器を備える。
の出力信号を１水平期間遅延するＣＣＤと、このＣＣＤ
の出力信号に含まれるクロック信号を除去するフィルタ
手段とで構成でき、この前記フィルタ手段は、相互コン
ダクタンスが前記第１の位相検出手段の出力で制御され
るトランスコンダクタンス増幅器を備える。
【００１７】前記第１の可変遅延手段は、相互コンダク
タンスが前記第２の位相検出手段の出力で制御されるト
ランスコンダクタンス増幅器を備え、前記第２の可変遅
延手段は、相互コンダクタンスが前記第１の位相検出手
段の出力で制御されるトランスコンダクタンス増幅器を
備える。
タンスが前記第２の位相検出手段の出力で制御されるト
ランスコンダクタンス増幅器を備え、前記第２の可変遅
延手段は、相互コンダクタンスが前記第１の位相検出手
段の出力で制御されるトランスコンダクタンス増幅器を
備える。
【００１８】前記可変増幅手段は、前記第１の可変遅延
手段の出力信号と基準電位とを比較する比較器を備え、
この比較器の電流源が前記第３の位相検出手段の出力信
号で制御される。
手段の出力信号と基準電位とを比較する比較器を備え、
この比較器の電流源が前記第３の位相検出手段の出力信
号で制御される。
【００１９】前記第１、第２、第３の位相検出手段はそ
れぞれ２つの入力信号を比較する比較器を備え、この比
較器の電流源が前記検波電流制御手段で制御される。前
記検波電流制御手段は、入力信号を両波検波する両波検
波手段と、この両波検波手段の出力信号が供給されるロ
ーパスフィルタとを備え、前記入力信号がない期間に前
記第１、第２、第３の位相検出手段の出力を零にする。
れぞれ２つの入力信号を比較する比較器を備え、この比
較器の電流源が前記検波電流制御手段で制御される。前
記検波電流制御手段は、入力信号を両波検波する両波検
波手段と、この両波検波手段の出力信号が供給されるロ
ーパスフィルタとを備え、前記入力信号がない期間に前
記第１、第２、第３の位相検出手段の出力を零にする。
【００２０】
【作用】請求項１の構成において、第１、第２の可変遅
延手段、可変増幅手段、第１、第２の加算手段、振幅制
限手段、第１、第２の減算手段、及び第１、第２、第３
の位相検出手段を集積回路化することによって、外付け
の部品点数を削減でき、プリント基板等に実装する際の
製造工程も少なく且つ占有面積も小さくできるので、コ
ストを削減できる。また、第１の可変遅延手段の位相遅
延時間や可変増幅手段の出力信号の振幅を自動調整でき
るので、オペレータによる調整は不要であり、この点か
らもコストを低減できる。しかも、第１の可変遅延手段
の位相遅延時間及び可変増幅手段の調整は、装置の動作
中は連続して行われるので、温度変化や経時変化にも対
応可能である。
延手段、可変増幅手段、第１、第２の加算手段、振幅制
限手段、第１、第２の減算手段、及び第１、第２、第３
の位相検出手段を集積回路化することによって、外付け
の部品点数を削減でき、プリント基板等に実装する際の
製造工程も少なく且つ占有面積も小さくできるので、コ
ストを削減できる。また、第１の可変遅延手段の位相遅
延時間や可変増幅手段の出力信号の振幅を自動調整でき
るので、オペレータによる調整は不要であり、この点か
らもコストを低減できる。しかも、第１の可変遅延手段
の位相遅延時間及び可変増幅手段の調整は、装置の動作
中は連続して行われるので、温度変化や経時変化にも対
応可能である。
【００２１】請求項５に示すように、第１の位相検出手
段の出力信号でフィルタ手段を更に制御すれば、フィル
タ手段を集積回路化する際の製造ばらつきの影響を補正
でき、特性を安定化できる。
段の出力信号でフィルタ手段を更に制御すれば、フィル
タ手段を集積回路化する際の製造ばらつきの影響を補正
でき、特性を安定化できる。
【００２２】請求項１０に示すように、検波電流検出手
段を更に設け、この検波電流検出手段の出力信号で第
１、第２、第３の位相検出手段を制御すれば、クロマ信
号のレベルによる第１、第２、第３の位相検出手段の誤
差を少なくして高精度化が図れる。
段を更に設け、この検波電流検出手段の出力信号で第
１、第２、第３の位相検出手段を制御すれば、クロマ信
号のレベルによる第１、第２、第３の位相検出手段の誤
差を少なくして高精度化が図れる。
【００２３】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１ないし図１０はそれぞれこの発明の
第１実施例に係るクロマノイズリダクション装置につい
て説明するためのもので、図１は概略構成を示すブロッ
ク図、図２は図１におけるフィルタ回路の構成例を示す
ブロック図、図３は図２におけるバンドパスフィルタの
構成例を示すブロック図、図４は図２におけるローパス
フィルタの構成例を示すブロック図である。また、図５
は図１における可変遅延器の構成例を示すブロック図、
図６は図１における可変増幅器の構成例を示す回路図、
図７は図１における位相検出器の構成例を示す回路図、
図８は図１における加算器及び減算器の構成例を示す回
路図である。図９及び図１０はそれぞれ、図１に示した
装置における位相制御及び振幅制御のベクトル図であ
る。
して説明する。図１ないし図１０はそれぞれこの発明の
第１実施例に係るクロマノイズリダクション装置につい
て説明するためのもので、図１は概略構成を示すブロッ
ク図、図２は図１におけるフィルタ回路の構成例を示す
ブロック図、図３は図２におけるバンドパスフィルタの
構成例を示すブロック図、図４は図２におけるローパス
フィルタの構成例を示すブロック図である。また、図５
は図１における可変遅延器の構成例を示すブロック図、
図６は図１における可変増幅器の構成例を示す回路図、
図７は図１における位相検出器の構成例を示す回路図、
図８は図１における加算器及び減算器の構成例を示す回
路図である。図９及び図１０はそれぞれ、図１に示した
装置における位相制御及び振幅制御のベクトル図であ
る。
【００２４】図１において、上記図１８と同一構成部に
は同じ符号を付しており、クロマ信号ｖi は、減算器１
１及び加算器１２の一方の入力端に供給され、上記減算
器１１の出力信号はＣＣＤ１３に供給される。ＣＣＤ１
３による１Ｈ遅延信号はフィルタ回路１４及び可変遅延
器１５を介して可変増幅器１６に供給され、この可変増
幅器１６の出力信号ｖ2 が上記加算器１２の他方の入力
端に帰還される。上記加算器１２により入力信号ｖi と
１水平期間前の信号ｖ2 とが加算され、和信号がリミッ
タ１７を介して減算器１１の他方の入力端に供給され
る。そして、入力信号ｖi から上記リミッタ１７の出力
信号が減算され、出力信号ｖo としてＹＣ加算回路に供
給されるとともに、この信号がＣＣＤ１３に供給され
る。
は同じ符号を付しており、クロマ信号ｖi は、減算器１
１及び加算器１２の一方の入力端に供給され、上記減算
器１１の出力信号はＣＣＤ１３に供給される。ＣＣＤ１
３による１Ｈ遅延信号はフィルタ回路１４及び可変遅延
器１５を介して可変増幅器１６に供給され、この可変増
幅器１６の出力信号ｖ2 が上記加算器１２の他方の入力
端に帰還される。上記加算器１２により入力信号ｖi と
１水平期間前の信号ｖ2 とが加算され、和信号がリミッ
タ１７を介して減算器１１の他方の入力端に供給され
る。そして、入力信号ｖi から上記リミッタ１７の出力
信号が減算され、出力信号ｖo としてＹＣ加算回路に供
給されるとともに、この信号がＣＣＤ１３に供給され
る。
【００２５】また、上記入力信号ｖi は可変遅延器１８
に供給され、この可変遅延器１８の出力信号と上記入力
信号ｖi の位相が位相検出器１９によって比較される。
そして、位相検出器１９によって可変遅延器１８の出力
信号ｖ1 の位相が入力信号ｖi に対して９０度遅れるよ
うに遅延時間を制御する。上記信号ｖ1 及び可変増幅器
１６の出力信号ｖ2 は位相検出器２０に供給され、この
位相検出器２０の出力によって信号ｖ1 の位相が信号ｖ
2 に対して９０度遅れた信号になるように可変遅延器１
５を制御する。これによって、図９に示すように、入力
信号ｖi の位相と信号ｖ2 の位相が一致する。また、上
記信号ｖ1 及び信号ｖ2 は加算器２１及び減算器２２に
それぞれ供給される。上記加算器２１による和信号ｖ3
と上記減算器２２による差信号ｖ4 が位相検出器２３に
供給され、この位相検出器２３の出力によって可変増幅
器１６における出力信号ｖ2 の振幅を制御する。この結
果、図１０に示すように、信号ｖ1 と信号ｖ2 の振幅を
合わせることができ、可変遅延器１８の利得を０ｄＢと
すれば、入力信号ｖi と信号ｖ2 の振幅を一致させるこ
とができる。
に供給され、この可変遅延器１８の出力信号と上記入力
信号ｖi の位相が位相検出器１９によって比較される。
そして、位相検出器１９によって可変遅延器１８の出力
信号ｖ1 の位相が入力信号ｖi に対して９０度遅れるよ
うに遅延時間を制御する。上記信号ｖ1 及び可変増幅器
１６の出力信号ｖ2 は位相検出器２０に供給され、この
位相検出器２０の出力によって信号ｖ1 の位相が信号ｖ
2 に対して９０度遅れた信号になるように可変遅延器１
５を制御する。これによって、図９に示すように、入力
信号ｖi の位相と信号ｖ2 の位相が一致する。また、上
記信号ｖ1 及び信号ｖ2 は加算器２１及び減算器２２に
それぞれ供給される。上記加算器２１による和信号ｖ3
と上記減算器２２による差信号ｖ4 が位相検出器２３に
供給され、この位相検出器２３の出力によって可変増幅
器１６における出力信号ｖ2 の振幅を制御する。この結
果、図１０に示すように、信号ｖ1 と信号ｖ2 の振幅を
合わせることができ、可変遅延器１８の利得を０ｄＢと
すれば、入力信号ｖi と信号ｖ2 の振幅を一致させるこ
とができる。
【００２６】なお、図１においてＣＣＤ１３は外付け部
品であり、減算器１１、加算器１２、フィルタ回路１
４、可変遅延器１５、可変増幅器１６、リミッタ１７、
可変遅延器１８、位相検出器１９，２０，２３、加算器
２１及び減算器２２などは集積回路化されている。
品であり、減算器１１、加算器１２、フィルタ回路１
４、可変遅延器１５、可変増幅器１６、リミッタ１７、
可変遅延器１８、位相検出器１９，２０，２３、加算器
２１及び減算器２２などは集積回路化されている。
【００２７】図２は、上記図１に示した回路におけるフ
ィルタ回路１４の構成例を示している。このフィルタ回
路１４は、バンドパスフィルタ１４−１、ローパスフィ
ルタ１４−２及びローパスフィルタ１４−３から構成さ
れている。バンドパスフィルタ１４−１は、例えば図３
に示すように、トランスコンダクタンス増幅器２４，２
５、バッファ増幅器２６、分圧器２７及びキャパシタ２
８，２９からなる。ＣＣＤ１３から供給される入力信号
は、キャパシタ２８による容量結合によって増幅器２５
の非反転入力端に供給される。上記増幅器２５の出力
は、増幅器２６の入力端に供給される。この増幅器２５
の出力端と接地点間には、キャパシタ２９が接続され
る。上記増幅器２５の出力はローパスフィルタ１４−２
に供給されるとともに、増幅器２４の反転入力端に帰還
される。この増幅器２４の非反転入力端は接地されてお
り、その出力が上記増幅器２５の非反転入力端に供給さ
れる。更に、上記増幅器２６の出力端と増幅器２５の反
転入力端間には、分圧器２７が接続されている。
ィルタ回路１４の構成例を示している。このフィルタ回
路１４は、バンドパスフィルタ１４−１、ローパスフィ
ルタ１４−２及びローパスフィルタ１４−３から構成さ
れている。バンドパスフィルタ１４−１は、例えば図３
に示すように、トランスコンダクタンス増幅器２４，２
５、バッファ増幅器２６、分圧器２７及びキャパシタ２
８，２９からなる。ＣＣＤ１３から供給される入力信号
は、キャパシタ２８による容量結合によって増幅器２５
の非反転入力端に供給される。上記増幅器２５の出力
は、増幅器２６の入力端に供給される。この増幅器２５
の出力端と接地点間には、キャパシタ２９が接続され
る。上記増幅器２５の出力はローパスフィルタ１４−２
に供給されるとともに、増幅器２４の反転入力端に帰還
される。この増幅器２４の非反転入力端は接地されてお
り、その出力が上記増幅器２５の非反転入力端に供給さ
れる。更に、上記増幅器２６の出力端と増幅器２５の反
転入力端間には、分圧器２７が接続されている。
【００２８】上記ローパスフィルタ１４−２，１４−３
はそれぞれ、例えば図４に示すように、トランスコンダ
クタンス増幅器３０，３１、バッファ増幅器３２及びキ
ャパシタ３３，３４から構成される。バンドパスフィル
タ１４−１（またはローパスフィルタ１４−２）の出力
信号は、増幅器３０の非反転入力端に供給される。この
増幅器３０の出力信号は、増幅器３１の非反転入力端に
供給される。この増幅器３０の出力端と接地点間にはキ
ャパシタ３３が接続されている。上記増幅器３１の出力
信号は、増幅器３２に供給される。この増幅器３１の出
力端と接地点間にはキャパシタ３４が接続されている。
上記増幅器３２の出力信号はローパスフィルタ１４−３
（または可変遅延器１５）に供給されるとともに、増幅
器３０，３１の反転入力端に帰還される。
はそれぞれ、例えば図４に示すように、トランスコンダ
クタンス増幅器３０，３１、バッファ増幅器３２及びキ
ャパシタ３３，３４から構成される。バンドパスフィル
タ１４−１（またはローパスフィルタ１４−２）の出力
信号は、増幅器３０の非反転入力端に供給される。この
増幅器３０の出力信号は、増幅器３１の非反転入力端に
供給される。この増幅器３０の出力端と接地点間にはキ
ャパシタ３３が接続されている。上記増幅器３１の出力
信号は、増幅器３２に供給される。この増幅器３１の出
力端と接地点間にはキャパシタ３４が接続されている。
上記増幅器３２の出力信号はローパスフィルタ１４−３
（または可変遅延器１５）に供給されるとともに、増幅
器３０，３１の反転入力端に帰還される。
【００２９】上記バンドパスフィルタ１４−１、ローパ
スフィルタ１４−２及びローパスフィルタ１４−３から
なるフィルタ回路１４によって、ＣＣＤ１３の出力信号
に含まれるクロック信号などのデータシフトのために使
用された不要な信号成分が除去され、入力信号ｖi を１
水平期間遅延した信号が可変遅延器１５に供給される。
スフィルタ１４−２及びローパスフィルタ１４−３から
なるフィルタ回路１４によって、ＣＣＤ１３の出力信号
に含まれるクロック信号などのデータシフトのために使
用された不要な信号成分が除去され、入力信号ｖi を１
水平期間遅延した信号が可変遅延器１５に供給される。
【００３０】図５は、上記図１に示した回路における可
変遅延器１８の構成例を示している。この可変遅延器１
８は、トランスコンダクタンス増幅器３５，３６、バッ
ファ増幅器３７，３８、増幅器３９、分圧器４０，４
１、加算器４２及びキャパシタ４３，４４から構成され
ている。入力信号ｖi は、増幅器３５の非反転入力端、
増幅器３９の入力端、及び分圧器４０の入力端にそれぞ
れ供給される。上記増幅器３５の出力は増幅器３６の非
反転入力端に供給される。この増幅器３５の出力端と接
地点間にはキャパシタ４４が接続されている。上記増幅
器３６の出力は、増幅器３７の入力端に供給される。上
記増幅器３９の出力端と増幅器３６の出力端間にはキャ
パシタ４３が接続されている。この増幅器３７から信号
ｖ1 が出力されるとともに、この信号ｖ1 が上記増幅器
３５の反転入力端及び分圧器４１に帰還される。上記分
圧器４０，４１の出力が加算器４２によって加算され、
和信号が増幅器３８を介して増幅器３６の反転入力端に
供給されるようになっている。
変遅延器１８の構成例を示している。この可変遅延器１
８は、トランスコンダクタンス増幅器３５，３６、バッ
ファ増幅器３７，３８、増幅器３９、分圧器４０，４
１、加算器４２及びキャパシタ４３，４４から構成され
ている。入力信号ｖi は、増幅器３５の非反転入力端、
増幅器３９の入力端、及び分圧器４０の入力端にそれぞ
れ供給される。上記増幅器３５の出力は増幅器３６の非
反転入力端に供給される。この増幅器３５の出力端と接
地点間にはキャパシタ４４が接続されている。上記増幅
器３６の出力は、増幅器３７の入力端に供給される。上
記増幅器３９の出力端と増幅器３６の出力端間にはキャ
パシタ４３が接続されている。この増幅器３７から信号
ｖ1 が出力されるとともに、この信号ｖ1 が上記増幅器
３５の反転入力端及び分圧器４１に帰還される。上記分
圧器４０，４１の出力が加算器４２によって加算され、
和信号が増幅器３８を介して増幅器３６の反転入力端に
供給されるようになっている。
【００３１】そして、上記トランスコンダクタンス増幅
器３５，３６に位相検出器１９の出力信号が供給されて
相互コンダクタンスが制御されることにより、出力信号
ｖ1の位相が入力信号ｖi よりも９０度遅れるように制
御される。
器３５，３６に位相検出器１９の出力信号が供給されて
相互コンダクタンスが制御されることにより、出力信号
ｖ1の位相が入力信号ｖi よりも９０度遅れるように制
御される。
【００３２】なお、可変遅延器１５も上記図５に示した
可変遅延器１８と実質的に同じ構成になっており、この
可変遅延器１５の場合には図５におけるトランスコンダ
クタンス増幅器３５，３６に位相検出器２０の出力信号
を供給して相互コンダクタンスを制御すれば良い。これ
によって、可変遅延器１８の出力信号ｖ1 の位相が可変
増幅器１６の出力信号ｖ2 に対して９０度遅れるように
調整できる。
可変遅延器１８と実質的に同じ構成になっており、この
可変遅延器１５の場合には図５におけるトランスコンダ
クタンス増幅器３５，３６に位相検出器２０の出力信号
を供給して相互コンダクタンスを制御すれば良い。これ
によって、可変遅延器１８の出力信号ｖ1 の位相が可変
増幅器１６の出力信号ｖ2 に対して９０度遅れるように
調整できる。
【００３３】図６は、上記図１に示した回路における可
変増幅器１６の回路構成例を示している。この可変増幅
器１６は、ＮＰＮ型のバイポーラトランジスタＱ1 〜Ｑ
7 、抵抗Ｒ1 〜Ｒ4 、電流源Ｉ1 〜Ｉ5 及びベースバイ
アス用の直流電源Ｂ1 ，Ｂ2から構成されている。トラ
ンジスタＱ1 ，Ｑ2 のコレクタはそれぞれ電源Ｖccに接
続され、ベースは直流電源Ｂ1 に接続されてバイアスさ
れる。これらトランジスタＱ1 ，Ｑ2 のエミッタにはそ
れぞれ、トランジスタＱ3 ，Ｑ4 のコレクタ及びトラン
ジスタＱ5 ，Ｑ6 のベースが接続される。上記トランジ
スタＱ3 のベースは直流電源Ｂ2 に接続されてバイアス
され、エミッタは抵抗Ｒ1 の一端に接続される。上記ト
ランジスタＱ4 のベースには可変遅延器１５の出力信号
が供給され、エミッタは抵抗Ｒ2 の一端に接続される。
上記抵抗Ｒ1 ，Ｒ2 の他端は共通接続され、この共通接
続点と接地点間に電流源Ｉ1 が接続される。また、上記
トランジスタＱ3 のエミッタと接地点間に電流源Ｉ2 が
接続され、上記トランジスタＱ4 のエミッタと接地点間
に電流源Ｉ3 が接続される。これら電流源Ｉ2 ，Ｉ3 は
それぞれ、位相検出器２３の出力信号によって制御され
る。
変増幅器１６の回路構成例を示している。この可変増幅
器１６は、ＮＰＮ型のバイポーラトランジスタＱ1 〜Ｑ
7 、抵抗Ｒ1 〜Ｒ4 、電流源Ｉ1 〜Ｉ5 及びベースバイ
アス用の直流電源Ｂ1 ，Ｂ2から構成されている。トラ
ンジスタＱ1 ，Ｑ2 のコレクタはそれぞれ電源Ｖccに接
続され、ベースは直流電源Ｂ1 に接続されてバイアスさ
れる。これらトランジスタＱ1 ，Ｑ2 のエミッタにはそ
れぞれ、トランジスタＱ3 ，Ｑ4 のコレクタ及びトラン
ジスタＱ5 ，Ｑ6 のベースが接続される。上記トランジ
スタＱ3 のベースは直流電源Ｂ2 に接続されてバイアス
され、エミッタは抵抗Ｒ1 の一端に接続される。上記ト
ランジスタＱ4 のベースには可変遅延器１５の出力信号
が供給され、エミッタは抵抗Ｒ2 の一端に接続される。
上記抵抗Ｒ1 ，Ｒ2 の他端は共通接続され、この共通接
続点と接地点間に電流源Ｉ1 が接続される。また、上記
トランジスタＱ3 のエミッタと接地点間に電流源Ｉ2 が
接続され、上記トランジスタＱ4 のエミッタと接地点間
に電流源Ｉ3 が接続される。これら電流源Ｉ2 ，Ｉ3 は
それぞれ、位相検出器２３の出力信号によって制御され
る。
【００３４】上記トランジスタＱ5 ，Ｑ6 のコレクタと
電源Ｖcc間にはそれぞれ抵抗Ｒ3 ，Ｒ4 が接続され、エ
ミッタは共通接続される。このエミッタ共通接続点と接
地点間には、電流源Ｉ4 が接続される。上記トランジス
タＱ6 のコレクタにはトランジスタＱ7 のベースが接続
され、このトランジスタＱ7 のコレクタは電源Ｖccに接
続される。そして、上記トランジスタＱ7 のエミッタと
接地点間に電流源Ｉ5が接続され、このトランジスタＱ7
のエミッタから出力信号ｖ2 を得る。
電源Ｖcc間にはそれぞれ抵抗Ｒ3 ，Ｒ4 が接続され、エ
ミッタは共通接続される。このエミッタ共通接続点と接
地点間には、電流源Ｉ4 が接続される。上記トランジス
タＱ6 のコレクタにはトランジスタＱ7 のベースが接続
され、このトランジスタＱ7 のコレクタは電源Ｖccに接
続される。そして、上記トランジスタＱ7 のエミッタと
接地点間に電流源Ｉ5が接続され、このトランジスタＱ7
のエミッタから出力信号ｖ2 を得る。
【００３５】上記のような構成において、トランジスタ
Ｑ1 〜Ｑ4 、抵抗Ｒ1 ，Ｒ2 、及び電流源Ｉ1 〜Ｉ3
は、可変遅延器１５から供給された信号と直流電源Ｂ2
のバイアス電圧とを比較して差動増幅する１段目の増幅
器として働く。この増幅器は、位相検出器２３の出力で
電流源Ｉ2 ，Ｉ3 を流れる電流量が制御されることによ
り出力信号の振幅が制御される。上記１段目の増幅器の
出力信号は、トランジスタＱ5 ，Ｑ6 、抵抗Ｒ3 ，Ｒ4
、及び電流源Ｉ4 からなる２段目の増幅器で増幅され
た後、トランジスタＱ7 と電流源Ｉ5 とからなる出力回
路を介して出力信号ｖ2 として加算器１２、位相検出器
２０、加算器２１及び減算器２２に供給される。
Ｑ1 〜Ｑ4 、抵抗Ｒ1 ，Ｒ2 、及び電流源Ｉ1 〜Ｉ3
は、可変遅延器１５から供給された信号と直流電源Ｂ2
のバイアス電圧とを比較して差動増幅する１段目の増幅
器として働く。この増幅器は、位相検出器２３の出力で
電流源Ｉ2 ，Ｉ3 を流れる電流量が制御されることによ
り出力信号の振幅が制御される。上記１段目の増幅器の
出力信号は、トランジスタＱ5 ，Ｑ6 、抵抗Ｒ3 ，Ｒ4
、及び電流源Ｉ4 からなる２段目の増幅器で増幅され
た後、トランジスタＱ7 と電流源Ｉ5 とからなる出力回
路を介して出力信号ｖ2 として加算器１２、位相検出器
２０、加算器２１及び減算器２２に供給される。
【００３６】図７は、上記図１に示した回路における位
相検出器１９，２０，２３の回路構成例を示している。
これら位相検出器１９，２０，２３はそれぞれ、ＮＰＮ
型バイポーラトランジスタＱ8 〜Ｑ15、ＰＮＰ型バイポ
ーラトランジスタＱ16〜Ｑ19、抵抗Ｒ5 〜Ｒ13及び電流
源Ｉ6 から構成される。トランジスタＱ8 ，Ｑ9 のベー
スには第１の入力信号がそれぞれ供給され、トランジス
タＱ11，Ｑ10のベースには同じく第１の入力信号がそれ
ぞれ供給される。トランジスタＱ12のコレクタは上記ト
ランジスタＱ8 ，Ｑ9 のエミッタに接続され、トランジ
スタＱ13のコレクタは上記トランジスタＱ10，Ｑ11のエ
ミッタに接続され、これらトランジスタＱ12，Ｑ13のベ
ースには第２の入力信号が供給される。上記トランジス
タＱ12，Ｑ13のエミッタは共通接続され、このエミッタ
共通接続点と接地点間に電流源Ｉ6 が接続される。上記
トランジスタＱ8 のコレクタは、トランジスタＱ16のコ
レクタに接続され、上記トランジスタＱ11のコレクタは
トランジスタＱ17のコレクタに接続される。上記トラン
ジスタＱ16のエミッタと電源Ｖcc間には抵抗Ｒ5 が接続
され、ベースには抵抗Ｒ9 の一端が接続される。この抵
抗Ｒ9 の他端は、トランジスタＱ8 ，Ｑ10のコレクタ及
びトランジスタＱ18のベースに接続される。上記トラン
ジスタＱ17のエミッタと電源Ｖcc間には抵抗Ｒ6 が接続
され、ベースには抵抗Ｒ10の一端が接続される。この抵
抗Ｒ10の他端は、トランジスタＱ9 ，Ｑ11のコレクタ及
びトランジスタＱ19のベースに接続される。上記トラン
ジスタＱ18，Ｑ19の各エミッタと電源Ｖcc間にはそれぞ
れ抵抗Ｒ7 ，Ｒ8 が接続され、トランジスタＱ18のコレ
クタにはトランジスタＱ14のコレクタ及びトランジスタ
Ｑ15のベースが接続され、トランジスタＱ19のコレクタ
にはトランジスタＱ15のコレクタが接続される。上記ト
ランジスタＱ14，Ｑ15の各エミッタと接地点間にはそれ
ぞれ、抵抗Ｒ11，Ｒ12が接続され、これらトランジスタ
Ｑ14，Ｑ15のベース間に抵抗Ｒ13が接続される。そし
て、トランジスタＱ19，Ｑ15のコレクタ共通接続点から
出力信号を得る。
相検出器１９，２０，２３の回路構成例を示している。
これら位相検出器１９，２０，２３はそれぞれ、ＮＰＮ
型バイポーラトランジスタＱ8 〜Ｑ15、ＰＮＰ型バイポ
ーラトランジスタＱ16〜Ｑ19、抵抗Ｒ5 〜Ｒ13及び電流
源Ｉ6 から構成される。トランジスタＱ8 ，Ｑ9 のベー
スには第１の入力信号がそれぞれ供給され、トランジス
タＱ11，Ｑ10のベースには同じく第１の入力信号がそれ
ぞれ供給される。トランジスタＱ12のコレクタは上記ト
ランジスタＱ8 ，Ｑ9 のエミッタに接続され、トランジ
スタＱ13のコレクタは上記トランジスタＱ10，Ｑ11のエ
ミッタに接続され、これらトランジスタＱ12，Ｑ13のベ
ースには第２の入力信号が供給される。上記トランジス
タＱ12，Ｑ13のエミッタは共通接続され、このエミッタ
共通接続点と接地点間に電流源Ｉ6 が接続される。上記
トランジスタＱ8 のコレクタは、トランジスタＱ16のコ
レクタに接続され、上記トランジスタＱ11のコレクタは
トランジスタＱ17のコレクタに接続される。上記トラン
ジスタＱ16のエミッタと電源Ｖcc間には抵抗Ｒ5 が接続
され、ベースには抵抗Ｒ9 の一端が接続される。この抵
抗Ｒ9 の他端は、トランジスタＱ8 ，Ｑ10のコレクタ及
びトランジスタＱ18のベースに接続される。上記トラン
ジスタＱ17のエミッタと電源Ｖcc間には抵抗Ｒ6 が接続
され、ベースには抵抗Ｒ10の一端が接続される。この抵
抗Ｒ10の他端は、トランジスタＱ9 ，Ｑ11のコレクタ及
びトランジスタＱ19のベースに接続される。上記トラン
ジスタＱ18，Ｑ19の各エミッタと電源Ｖcc間にはそれぞ
れ抵抗Ｒ7 ，Ｒ8 が接続され、トランジスタＱ18のコレ
クタにはトランジスタＱ14のコレクタ及びトランジスタ
Ｑ15のベースが接続され、トランジスタＱ19のコレクタ
にはトランジスタＱ15のコレクタが接続される。上記ト
ランジスタＱ14，Ｑ15の各エミッタと接地点間にはそれ
ぞれ、抵抗Ｒ11，Ｒ12が接続され、これらトランジスタ
Ｑ14，Ｑ15のベース間に抵抗Ｒ13が接続される。そし
て、トランジスタＱ19，Ｑ15のコレクタ共通接続点から
出力信号を得る。
【００３７】上記図７に示す位相検出器は、基本的には
乗算器になっており、第１の入力信号の位相に対して第
２の入力信号が９０度遅れ、あるいは進んだ信号の時
に、出力信号が零レベルとなる。
乗算器になっており、第１の入力信号の位相に対して第
２の入力信号が９０度遅れ、あるいは進んだ信号の時
に、出力信号が零レベルとなる。
【００３８】図７の回路が位相検出器１９の場合には、
第１の入力信号として入力信号ｖiが、第２の入力信号
として可変遅延器１８の出力信号ｖ1 がそれぞれ供給さ
れ、出力信号が可変遅延器１８に供給される。位相検出
器２０の場合には、第１の入力信号として可変増幅器１
６の出力信号ｖ2 が、第２の入力信号として可変遅延器
１８の出力信号ｖ1 がそれぞれ供給され、出力信号が可
変遅延器１５に供給される。また、位相検出器２３の場
合には、第１の入力信号として減算器２２の出力信号ｖ
4 が、第２の入力信号として加算器２１の出力信号ｖ3
がそれぞれ供給され、出力信号が可変増幅器１６に供給
される。
第１の入力信号として入力信号ｖiが、第２の入力信号
として可変遅延器１８の出力信号ｖ1 がそれぞれ供給さ
れ、出力信号が可変遅延器１８に供給される。位相検出
器２０の場合には、第１の入力信号として可変増幅器１
６の出力信号ｖ2 が、第２の入力信号として可変遅延器
１８の出力信号ｖ1 がそれぞれ供給され、出力信号が可
変遅延器１５に供給される。また、位相検出器２３の場
合には、第１の入力信号として減算器２２の出力信号ｖ
4 が、第２の入力信号として加算器２１の出力信号ｖ3
がそれぞれ供給され、出力信号が可変増幅器１６に供給
される。
【００３９】図８は、上記図１に示した回路における加
算器２１及び減算器２２の回路構成例を示している。図
示する如く、ＮＰＮ型バイポーラトランジスタＱ20〜Ｑ
33、ＰＮＰ型バイポーラトランジスタＱ34，Ｑ35、抵抗
Ｒ14〜Ｒ25、電流源Ｉ7 〜Ｉ14及びベースバイアス用の
直流電源Ｂ3 ，Ｂ4 から構成されている。可変遅延器１
８の出力信号ｖ1 はトランジスタＱ20，Ｑ23のベースに
供給され、可変増幅器１６の出力信号ｖ2 はトランジス
タＱ24，Ｑ27のベースに供給される。また、トランジス
タＱ21，Ｑ22のベースは直流電源Ｂ3 でバイアスされ、
トランジスタＱ25，Ｑ26のベースは直流電源Ｂ4 でバイ
アスされる。上記トランジスタＱ20，Ｑ21のエミッタ間
に抵抗Ｒ14，Ｒ15が直列接続され、これらの抵抗Ｒ14と
Ｒ15との接続点と接地点間に電流源Ｉ7 が接続される。
上記トランジスタＱ22，Ｑ23のエミッタ間に抵抗Ｒ16，
Ｒ17が直列接続され、これらの抵抗Ｒ16とＲ17との接続
点と接地点間に電流源Ｉ8 が接続される。上記トランジ
スタＱ24，Ｑ25のエミッタ間に抵抗Ｒ18，Ｒ19が直列接
続され、これらの抵抗Ｒ18とＲ19との接続点と接地点間
に電流源Ｉ9 が接続される。更に、上記トランジスタＱ
26，Ｑ27のエミッタ間に抵抗Ｒ20，Ｒ21が直列接続さ
れ、これらの抵抗Ｒ20とＲ21との接続点と接地点間に電
流源Ｉ10が接続される。上記トランジスタＱ20，Ｑ26の
コレクタは、抵抗Ｒ24の一端、トランジスタＱ30のコレ
クタ及びベース、トランジスタＱ31のエミッタ、及びト
ランジスタＱ35のベースに接続される。上記トランジス
タＱ21，Ｑ27のコレクタは、抵抗Ｒ25の一端、トランジ
スタＱ30のエミッタ、トランジスタＱ31のコレクタ及び
ベース、及びトランジスタＱ34のベースに接続される。
また、上記トランジスタＱ22，Ｑ25のコレクタは、抵抗
Ｒ23の一端、トランジスタＱ28のエミッタ、トランジス
タＱ29のコレクタ及びベース、及びトランジスタＱ32の
ベースに接続される。上記トランジスタＱ23，Ｑ24のコ
レクタは、抵抗Ｒ22の一端、トランジスタＱ28のコレク
タ及びベース、トランジスタＱ29のエミッタ、及びトラ
ンジスタＱ33のベースに接続される。上記抵抗Ｒ22〜Ｒ
25の他端はそれぞれ電源Ｖccに接続される。上記トラン
ジスタＱ34，Ｑ35のコレクタは接地され、エミッタと電
源Ｖcc間にはそれぞれ電流源Ｉ11，Ｉ12が接続される。
そして、これらトランジスタＱ34，Ｑ35のエミッタから
減算出力（差信号）ｖ4 を得る。また、上記トランジス
タＱ32，Ｑ33のコレクタは電源Ｖccに接続され、エミッ
タと接地点間にはそれぞれ電流源Ｉ13，Ｉ14が接続され
る。そして、これらトランジスタＱ32，Ｑ33のエミッタ
から加算出力（和信号）ｖ3 を得る。上記減算出力ｖ4
及び加算出力ｖ3 は、図７に示したように回路構成され
た位相検出器２３に供給される。
算器２１及び減算器２２の回路構成例を示している。図
示する如く、ＮＰＮ型バイポーラトランジスタＱ20〜Ｑ
33、ＰＮＰ型バイポーラトランジスタＱ34，Ｑ35、抵抗
Ｒ14〜Ｒ25、電流源Ｉ7 〜Ｉ14及びベースバイアス用の
直流電源Ｂ3 ，Ｂ4 から構成されている。可変遅延器１
８の出力信号ｖ1 はトランジスタＱ20，Ｑ23のベースに
供給され、可変増幅器１６の出力信号ｖ2 はトランジス
タＱ24，Ｑ27のベースに供給される。また、トランジス
タＱ21，Ｑ22のベースは直流電源Ｂ3 でバイアスされ、
トランジスタＱ25，Ｑ26のベースは直流電源Ｂ4 でバイ
アスされる。上記トランジスタＱ20，Ｑ21のエミッタ間
に抵抗Ｒ14，Ｒ15が直列接続され、これらの抵抗Ｒ14と
Ｒ15との接続点と接地点間に電流源Ｉ7 が接続される。
上記トランジスタＱ22，Ｑ23のエミッタ間に抵抗Ｒ16，
Ｒ17が直列接続され、これらの抵抗Ｒ16とＲ17との接続
点と接地点間に電流源Ｉ8 が接続される。上記トランジ
スタＱ24，Ｑ25のエミッタ間に抵抗Ｒ18，Ｒ19が直列接
続され、これらの抵抗Ｒ18とＲ19との接続点と接地点間
に電流源Ｉ9 が接続される。更に、上記トランジスタＱ
26，Ｑ27のエミッタ間に抵抗Ｒ20，Ｒ21が直列接続さ
れ、これらの抵抗Ｒ20とＲ21との接続点と接地点間に電
流源Ｉ10が接続される。上記トランジスタＱ20，Ｑ26の
コレクタは、抵抗Ｒ24の一端、トランジスタＱ30のコレ
クタ及びベース、トランジスタＱ31のエミッタ、及びト
ランジスタＱ35のベースに接続される。上記トランジス
タＱ21，Ｑ27のコレクタは、抵抗Ｒ25の一端、トランジ
スタＱ30のエミッタ、トランジスタＱ31のコレクタ及び
ベース、及びトランジスタＱ34のベースに接続される。
また、上記トランジスタＱ22，Ｑ25のコレクタは、抵抗
Ｒ23の一端、トランジスタＱ28のエミッタ、トランジス
タＱ29のコレクタ及びベース、及びトランジスタＱ32の
ベースに接続される。上記トランジスタＱ23，Ｑ24のコ
レクタは、抵抗Ｒ22の一端、トランジスタＱ28のコレク
タ及びベース、トランジスタＱ29のエミッタ、及びトラ
ンジスタＱ33のベースに接続される。上記抵抗Ｒ22〜Ｒ
25の他端はそれぞれ電源Ｖccに接続される。上記トラン
ジスタＱ34，Ｑ35のコレクタは接地され、エミッタと電
源Ｖcc間にはそれぞれ電流源Ｉ11，Ｉ12が接続される。
そして、これらトランジスタＱ34，Ｑ35のエミッタから
減算出力（差信号）ｖ4 を得る。また、上記トランジス
タＱ32，Ｑ33のコレクタは電源Ｖccに接続され、エミッ
タと接地点間にはそれぞれ電流源Ｉ13，Ｉ14が接続され
る。そして、これらトランジスタＱ32，Ｑ33のエミッタ
から加算出力（和信号）ｖ3 を得る。上記減算出力ｖ4
及び加算出力ｖ3 は、図７に示したように回路構成され
た位相検出器２３に供給される。
【００４０】このような構成によれば、図１に示した装
置におけるＣＣＤ１３を除く、減算器１１、加算器１
２、フィルタ回路１４、可変遅延器１５、可変増幅器１
６、リミッタ１７、可変遅延器１８、位相検出器１９，
２０，２３、加算器２１及び減算器２２を集積回路化し
ているので、外付けの部品点数を削減でき、プリント基
板等に実装する際の製造工程も少なく且つ占有面積も小
さくできるので、コストを削減できる。また、可変遅延
器１５の位相遅延時間や可変増幅器１６の振幅を自動調
整できるので、オペレータによる調整は不要であり、こ
の点からもコストを低減できる。更に、可変遅延器１５
の位相遅延時間及び可変増幅器１６の振幅調整は装置の
動作中は連続して行われるので、温度が変化したり経時
変化があっても自動的に補正できる。
置におけるＣＣＤ１３を除く、減算器１１、加算器１
２、フィルタ回路１４、可変遅延器１５、可変増幅器１
６、リミッタ１７、可変遅延器１８、位相検出器１９，
２０，２３、加算器２１及び減算器２２を集積回路化し
ているので、外付けの部品点数を削減でき、プリント基
板等に実装する際の製造工程も少なく且つ占有面積も小
さくできるので、コストを削減できる。また、可変遅延
器１５の位相遅延時間や可変増幅器１６の振幅を自動調
整できるので、オペレータによる調整は不要であり、こ
の点からもコストを低減できる。更に、可変遅延器１５
の位相遅延時間及び可変増幅器１６の振幅調整は装置の
動作中は連続して行われるので、温度が変化したり経時
変化があっても自動的に補正できる。
【００４１】図１１は、この発明の第２実施例に係るク
ロマノイズリダクション装置を示すブロック図である。
この第２の実施例では、上記図１に示した回路における
位相検出器１９の出力信号でフィルタ回路１４を更に制
御している。
ロマノイズリダクション装置を示すブロック図である。
この第２の実施例では、上記図１に示した回路における
位相検出器１９の出力信号でフィルタ回路１４を更に制
御している。
【００４２】フィルタ回路１４は、上記図２と同様にバ
ンドパスフィルタ１４−１及びローパスフィルタ１４−
２，１４−３で構成する。上記バンドパスフィルタ１４
−１は、図１２に示すように基本的な回路構成は図３と
同様であるが、トランスコンダクタンス増幅器２４Ｇ，
２５Ｇの相互コンダクタンスを位相検出器１９の出力信
号で制御する。また、上記ローパスフィルタ１４−２，
１４−３はそれぞれ、図１３に示すように基本的な回路
構成は図４と同様であり、トランスコンダクタンス増幅
器３０Ｇ，３１Ｇの相互コンダクタンスを位相検出器１
９の出力信号で制御している点が異なる。
ンドパスフィルタ１４−１及びローパスフィルタ１４−
２，１４−３で構成する。上記バンドパスフィルタ１４
−１は、図１２に示すように基本的な回路構成は図３と
同様であるが、トランスコンダクタンス増幅器２４Ｇ，
２５Ｇの相互コンダクタンスを位相検出器１９の出力信
号で制御する。また、上記ローパスフィルタ１４−２，
１４−３はそれぞれ、図１３に示すように基本的な回路
構成は図４と同様であり、トランスコンダクタンス増幅
器３０Ｇ，３１Ｇの相互コンダクタンスを位相検出器１
９の出力信号で制御している点が異なる。
【００４３】この第２実施例では、上述した第１実施例
と同様に、入力信号ｖi の位相を９０度遅延する可変遅
延器１８によって遅延出力と入力信号を位相検波し、可
変遅延器１８の遅延量が正確に９０度となるように制御
する。これによって、入力信号（クロマ信号）ｖi に対
し、可変遅延器１８の遅延量は集積回路の製造ばらつき
に依らず一定となる。そして、可変遅延器１８と同様な
構成のフィルタ回路１４を上記位相検波出力で制御する
ことにより、集積回路の製造ばらつきによるフィルタ回
路１４の特性変動も自動調整できる。
と同様に、入力信号ｖi の位相を９０度遅延する可変遅
延器１８によって遅延出力と入力信号を位相検波し、可
変遅延器１８の遅延量が正確に９０度となるように制御
する。これによって、入力信号（クロマ信号）ｖi に対
し、可変遅延器１８の遅延量は集積回路の製造ばらつき
に依らず一定となる。そして、可変遅延器１８と同様な
構成のフィルタ回路１４を上記位相検波出力で制御する
ことにより、集積回路の製造ばらつきによるフィルタ回
路１４の特性変動も自動調整できる。
【００４４】従って、このような構成によれば、フィル
タ回路１４のカットオフ周波数特性を可変遅延器１８と
同様に行い、トラッキングを取ることができるので、集
積回路の素子のばらつきによるフィルタ回路１４の特性
のずれを補正でき、フィルタ回路１４の特性を安定化で
きる。
タ回路１４のカットオフ周波数特性を可変遅延器１８と
同様に行い、トラッキングを取ることができるので、集
積回路の素子のばらつきによるフィルタ回路１４の特性
のずれを補正でき、フィルタ回路１４の特性を安定化で
きる。
【００４５】図１４ないし図１７はそれぞれ、この発明
の第３実施例に係るクロマノイズリダクション装置につ
いて説明するためのもので、図１４は装置の概略構成を
示すブロック図、図１５は図１４における検波電流制御
回路の構成例を示す回路図、図１６は上記図１５に示し
た回路における各信号の波形図、図１７は各位相検出器
の構成例を示す回路図である。すなわち、この第３実施
例では、図１１に示した回路に検波電流制御回路４５を
更に設けている。この検波電流制御回路４５には入力信
号ｖi が供給され、その出力信号を各位相検出器１９，
２０，２３に供給して動作を制御している。このように
構成しているのは、従来はクロマノイズリダクション処
理を外付け部品を使って手動で調整したが、これらを集
積回路化する際、精度の高い位相検出器が必要となるた
めである。上記検波電流制御回路４５は、入力信号（ク
ロマ信号）ｖi のレベルが小さい時、位相検出器１９，
２０，２３のオフセット電流等により出力に誤差が発生
するのを防止するために働く。すなわち、図７に示した
位相検出器におけるトランジスタＱ8 〜Ｑ13はバランス
した状態にあるが、素子の製造ばらつきなどによりバラ
ンスが崩れるとオフセット電流を生じ、検波電流が零で
ないと誤差電流が生ずる。更に詳しくは、例えば位相検
出器にΔｉなるオフセット電流が生ずると、例えばバー
スト信号のみの入力信号が供給されると、バースト信号
の期間を４μｓｅｃとすると、バースト信号間の信号が
ない期間（約６０μｓｅｃ）はΔｉのずれを生ずる。バ
ースト期間の出力をｉとすると、出力の平均値は「４ｉ
／６４＋６０Δｉ／６４」となり、正しい出力ｉからず
れが生ずる。そこで、この第３実施例では、上記検波電
流制御回路４５によって各位相検出器１９，２０，２３
の動作を制御し、入力信号ｖi のレベルが小さい時に
は、各位相検出器１９，２０，２３の出力を零にしてい
る。
の第３実施例に係るクロマノイズリダクション装置につ
いて説明するためのもので、図１４は装置の概略構成を
示すブロック図、図１５は図１４における検波電流制御
回路の構成例を示す回路図、図１６は上記図１５に示し
た回路における各信号の波形図、図１７は各位相検出器
の構成例を示す回路図である。すなわち、この第３実施
例では、図１１に示した回路に検波電流制御回路４５を
更に設けている。この検波電流制御回路４５には入力信
号ｖi が供給され、その出力信号を各位相検出器１９，
２０，２３に供給して動作を制御している。このように
構成しているのは、従来はクロマノイズリダクション処
理を外付け部品を使って手動で調整したが、これらを集
積回路化する際、精度の高い位相検出器が必要となるた
めである。上記検波電流制御回路４５は、入力信号（ク
ロマ信号）ｖi のレベルが小さい時、位相検出器１９，
２０，２３のオフセット電流等により出力に誤差が発生
するのを防止するために働く。すなわち、図７に示した
位相検出器におけるトランジスタＱ8 〜Ｑ13はバランス
した状態にあるが、素子の製造ばらつきなどによりバラ
ンスが崩れるとオフセット電流を生じ、検波電流が零で
ないと誤差電流が生ずる。更に詳しくは、例えば位相検
出器にΔｉなるオフセット電流が生ずると、例えばバー
スト信号のみの入力信号が供給されると、バースト信号
の期間を４μｓｅｃとすると、バースト信号間の信号が
ない期間（約６０μｓｅｃ）はΔｉのずれを生ずる。バ
ースト期間の出力をｉとすると、出力の平均値は「４ｉ
／６４＋６０Δｉ／６４」となり、正しい出力ｉからず
れが生ずる。そこで、この第３実施例では、上記検波電
流制御回路４５によって各位相検出器１９，２０，２３
の動作を制御し、入力信号ｖi のレベルが小さい時に
は、各位相検出器１９，２０，２３の出力を零にしてい
る。
【００４６】図１５は、上記検波電流制御回路４５の回
路構成例を示している。この回路は、ＮＰＮ型バイポー
ラトランジスタＱ36〜Ｑ53、ＰＮＰ型バイポーラトラン
ジスタＱ54，Ｑ55、抵抗Ｒ26〜Ｒ40、電流源Ｉ15〜Ｉ2
2、ベースバイアス用の直流電源Ｂ5 及びキャパシタＣ1
〜Ｃ3 から構成されている。
路構成例を示している。この回路は、ＮＰＮ型バイポー
ラトランジスタＱ36〜Ｑ53、ＰＮＰ型バイポーラトラン
ジスタＱ54，Ｑ55、抵抗Ｒ26〜Ｒ40、電流源Ｉ15〜Ｉ2
2、ベースバイアス用の直流電源Ｂ5 及びキャパシタＣ1
〜Ｃ3 から構成されている。
【００４７】トランジスタＱ36のベースは直流電源Ｂ5
によってバイアスされ、トランジスタＱ37のベースには
入力信号ｖi が供給される。上記各トランジスタＱ36，
Ｑ37のコレクタは電源Ｖccに接続され、エミッタには抵
抗Ｒ26，Ｒ27の一端がそれぞれ接続される。上記抵抗Ｒ
26，Ｒ27の他端には、トランジスタＱ38，Ｑ39のコレク
タ及びベースが接続され、これらトランジスタＱ38，Ｑ
39のエミッタと接地点間に電流源Ｉ15，Ｉ16が設けられ
る。上記トランジスタＱ36のエミッタはトランジスタＱ
41，Ｑ43のベースに、上記トランジスタＱ37のエミッタ
はトランジスタＱ40，Ｑ42のベースにそれぞれ接続され
る。上記トランジスタＱ40のコレクタと電源Ｖcc間には
抵抗Ｒ30が接続され、エミッタは抵抗Ｒ28の一端及びト
ランジスタＱ44のコレクタに接続される。上記トランジ
スタＱ41のコレクタと電源Ｖcc間には抵抗Ｒ31が接続さ
れ、エミッタは抵抗Ｒ28の他端に接続される。上記トラ
ンジスタＱ42のコレクタはトランジスタＱ41のコレクタ
及びトランジスタＱ46のベースに接続され、エミッタは
抵抗Ｒ29の一端に接続される。上記トランジスタＱ43の
コレクタはトランジスタＱ40のコレクタ及びトランジス
タＱ47のベースに接続され、エミッタは抵抗Ｒ29の他端
及びトランジスタＱ45のコレクタに接続される。上記ト
ランジスタＱ44のベースはトランジスタＱ38のエミッタ
に、上記トランジスタＱ45のベースはトランジスタＱ39
のエミッタにそれぞれ接続される。これらトランジスタ
Ｑ44，Ｑ45のエミッタは共通接続され、このエミッタ共
通接続点と接地点間に電流源Ｉ17が設けられる。上記ト
ランジスタＱ46，Ｑ47のコレクタは電源Ｖccに接続さ
れ、各エミッタと接地点間に電流源Ｉ18，Ｉ19がそれぞ
れ接続される。トランジスタＱ46のエミッタは抵抗Ｒ3
2，Ｒ33を介してトランジスタＱ48のベースに、トラン
ジスタＱ47のエミッタはＲ34，Ｒ35を介してトランジス
タＱ49のベースにそれぞれ接続される。上記トランジス
タＱ49のコレクタは電源Ｖccに接続され、エミッタと接
地点間に電流源Ｉ20が設けられる。上記トランジスタＱ
48のコレクタは電源Ｖccに接続され、エミッタと接地点
間に電流源Ｉ21が設けられる。上記抵抗Ｒ32，Ｒ33の接
続点とトランジスタＱ48のエミッタ間にはキャパシタＣ
1 が、上記抵抗Ｒ34，Ｒ35の接続点とトランジスタＱ49
のエミッタ間にはキャパシタＣ2 がそれぞれ接続され
る。また、上記トランジスタＱ48のベースとトランジス
タＱ49のベースとの間にキャパシタＣ3 が接続される。
トランジスタＱ50のベースはトランジスタＱ48のエミッ
タに、コレクタは電源Ｖccにそれぞれ接続される。トラ
ンジスタＱ51のベースはトランジスタＱ49のエミッタ
に、コレクタはトランジスタＱ54のコレクタ及びトラン
ジスタＱ55のベースにそれぞれ接続される。トランジス
タＱ50，Ｑ51のエミッタは共通接続され、このエミッタ
共通接続点と接地点間に電流源Ｉ22が設けられる。上記
トランジスタＱ54，Ｑ55のベースは抵抗Ｒ36を介して共
通接続され、各エミッタと電源Ｖcc間には抵抗Ｒ37，Ｒ
38が接続される。上記トランジスタＱ55のコレクタは、
トランジスタＱ52のコレクタ及びトランジスタＱ53のベ
ースに接続される。トランジスタＱ52のベースはトラン
ジスタＱ53のエミッタに接続され、エミッタと接地点間
には抵抗Ｒ39が接続される。上記トランジスタＱ53のコ
レクタは電源Ｖccに接続され、エミッタと接地点間に抵
抗Ｒ40が接続される。そして、このトランジスタＱ53の
エミッタから検波電流制御回路４５の出力信号を得る。
によってバイアスされ、トランジスタＱ37のベースには
入力信号ｖi が供給される。上記各トランジスタＱ36，
Ｑ37のコレクタは電源Ｖccに接続され、エミッタには抵
抗Ｒ26，Ｒ27の一端がそれぞれ接続される。上記抵抗Ｒ
26，Ｒ27の他端には、トランジスタＱ38，Ｑ39のコレク
タ及びベースが接続され、これらトランジスタＱ38，Ｑ
39のエミッタと接地点間に電流源Ｉ15，Ｉ16が設けられ
る。上記トランジスタＱ36のエミッタはトランジスタＱ
41，Ｑ43のベースに、上記トランジスタＱ37のエミッタ
はトランジスタＱ40，Ｑ42のベースにそれぞれ接続され
る。上記トランジスタＱ40のコレクタと電源Ｖcc間には
抵抗Ｒ30が接続され、エミッタは抵抗Ｒ28の一端及びト
ランジスタＱ44のコレクタに接続される。上記トランジ
スタＱ41のコレクタと電源Ｖcc間には抵抗Ｒ31が接続さ
れ、エミッタは抵抗Ｒ28の他端に接続される。上記トラ
ンジスタＱ42のコレクタはトランジスタＱ41のコレクタ
及びトランジスタＱ46のベースに接続され、エミッタは
抵抗Ｒ29の一端に接続される。上記トランジスタＱ43の
コレクタはトランジスタＱ40のコレクタ及びトランジス
タＱ47のベースに接続され、エミッタは抵抗Ｒ29の他端
及びトランジスタＱ45のコレクタに接続される。上記ト
ランジスタＱ44のベースはトランジスタＱ38のエミッタ
に、上記トランジスタＱ45のベースはトランジスタＱ39
のエミッタにそれぞれ接続される。これらトランジスタ
Ｑ44，Ｑ45のエミッタは共通接続され、このエミッタ共
通接続点と接地点間に電流源Ｉ17が設けられる。上記ト
ランジスタＱ46，Ｑ47のコレクタは電源Ｖccに接続さ
れ、各エミッタと接地点間に電流源Ｉ18，Ｉ19がそれぞ
れ接続される。トランジスタＱ46のエミッタは抵抗Ｒ3
2，Ｒ33を介してトランジスタＱ48のベースに、トラン
ジスタＱ47のエミッタはＲ34，Ｒ35を介してトランジス
タＱ49のベースにそれぞれ接続される。上記トランジス
タＱ49のコレクタは電源Ｖccに接続され、エミッタと接
地点間に電流源Ｉ20が設けられる。上記トランジスタＱ
48のコレクタは電源Ｖccに接続され、エミッタと接地点
間に電流源Ｉ21が設けられる。上記抵抗Ｒ32，Ｒ33の接
続点とトランジスタＱ48のエミッタ間にはキャパシタＣ
1 が、上記抵抗Ｒ34，Ｒ35の接続点とトランジスタＱ49
のエミッタ間にはキャパシタＣ2 がそれぞれ接続され
る。また、上記トランジスタＱ48のベースとトランジス
タＱ49のベースとの間にキャパシタＣ3 が接続される。
トランジスタＱ50のベースはトランジスタＱ48のエミッ
タに、コレクタは電源Ｖccにそれぞれ接続される。トラ
ンジスタＱ51のベースはトランジスタＱ49のエミッタ
に、コレクタはトランジスタＱ54のコレクタ及びトラン
ジスタＱ55のベースにそれぞれ接続される。トランジス
タＱ50，Ｑ51のエミッタは共通接続され、このエミッタ
共通接続点と接地点間に電流源Ｉ22が設けられる。上記
トランジスタＱ54，Ｑ55のベースは抵抗Ｒ36を介して共
通接続され、各エミッタと電源Ｖcc間には抵抗Ｒ37，Ｒ
38が接続される。上記トランジスタＱ55のコレクタは、
トランジスタＱ52のコレクタ及びトランジスタＱ53のベ
ースに接続される。トランジスタＱ52のベースはトラン
ジスタＱ53のエミッタに接続され、エミッタと接地点間
には抵抗Ｒ39が接続される。上記トランジスタＱ53のコ
レクタは電源Ｖccに接続され、エミッタと接地点間に抵
抗Ｒ40が接続される。そして、このトランジスタＱ53の
エミッタから検波電流制御回路４５の出力信号を得る。
【００４８】なお、検波電流制御回路４５の出力信号を
各位相検出器１９，２０，２３に供給するために、ＮＰ
Ｎ型のバイポーラトランジスタＱ56と抵抗Ｒ41が設けら
れている。上記トランジスタＱ53のエミッタはトランジ
スタＱ56のベースに接続され、エミッタと接地点間に抵
抗Ｒ41が接続され、コレクタが各位相検出器１９，２
０，２３に接続される。
各位相検出器１９，２０，２３に供給するために、ＮＰ
Ｎ型のバイポーラトランジスタＱ56と抵抗Ｒ41が設けら
れている。上記トランジスタＱ53のエミッタはトランジ
スタＱ56のベースに接続され、エミッタと接地点間に抵
抗Ｒ41が接続され、コレクタが各位相検出器１９，２
０，２３に接続される。
【００４９】上記のような構成において、トランジスタ
Ｑ36〜Ｑ39、抵抗Ｒ26，Ｒ27、電流源Ｉ15，Ｉ16及び直
流電源Ｂ5 は、入力回路として働く。トランジスタＱ40
〜Ｑ47、抵抗Ｒ28〜Ｒ31及び電流源Ｉ17〜Ｉ19は、両波
検波回路を構成している。トランジスタＱ48〜Ｑ49、抵
抗Ｒ32〜Ｒ35、キャパシタＣ1 〜Ｃ3 及び電流源Ｉ20〜
Ｉ21は、ローパスフィルタを構成している。更に、トラ
ンジスタＱ50〜Ｑ55、抵抗Ｒ36〜Ｒ40及び電流源Ｉ22
は、出力回路として働く。
Ｑ36〜Ｑ39、抵抗Ｒ26，Ｒ27、電流源Ｉ15，Ｉ16及び直
流電源Ｂ5 は、入力回路として働く。トランジスタＱ40
〜Ｑ47、抵抗Ｒ28〜Ｒ31及び電流源Ｉ17〜Ｉ19は、両波
検波回路を構成している。トランジスタＱ48〜Ｑ49、抵
抗Ｒ32〜Ｒ35、キャパシタＣ1 〜Ｃ3 及び電流源Ｉ20〜
Ｉ21は、ローパスフィルタを構成している。更に、トラ
ンジスタＱ50〜Ｑ55、抵抗Ｒ36〜Ｒ40及び電流源Ｉ22
は、出力回路として働く。
【００５０】図１７は、上記検波電流制御回路４５で制
御される各位相検出器１９，２０，２３の回路構成例を
示している。この回路は、基本的には図７に示した回路
と同じ構成になっており、同一構成部には同じ符号を付
してその詳細な説明は省略する。電流源Ｉ6 が検波電流
制御回路４５の出力信号で制御される。
御される各位相検出器１９，２０，２３の回路構成例を
示している。この回路は、基本的には図７に示した回路
と同じ構成になっており、同一構成部には同じ符号を付
してその詳細な説明は省略する。電流源Ｉ6 が検波電流
制御回路４５の出力信号で制御される。
【００５１】次に、上記のような構成において動作を説
明する。検波電流制御回路４５には、図１６（ａ）に示
すような入力信号ｖi が供給される。この入力信号ｖi
には、バースト信号４６−１，４６−２，…とクロマ信
号４７−１，４７−２，…が含まれており、バースト信
号４６−１，４６−２間が１水平期間（１Ｈ）に対応し
ている。バースト信号４６−１とクロマ信号４７−１と
の間の期間Ａ、クロマ信号４７−１とバースト信号４６
−２との間、バースト信号４６−２とクロマ信号４７−
２との間などは入力信号がない期間である。図１６
（ｂ）は、上記検波電流制御回路４５中のローパスフィ
ルタの出力信号を示しており、実線はトランジスタＱ51
のベースに供給される信号の波形、破線はトランジスタ
Ｑ50のベースに供給される信号の波形をそれぞれ示して
いる。また、図１６（ｃ）は出力信号波形、すなわちト
ランジスタＱ53のエミッタからトランジスタＱ56のベー
スに供給される信号の波形を示している。
明する。検波電流制御回路４５には、図１６（ａ）に示
すような入力信号ｖi が供給される。この入力信号ｖi
には、バースト信号４６−１，４６−２，…とクロマ信
号４７−１，４７−２，…が含まれており、バースト信
号４６−１，４６−２間が１水平期間（１Ｈ）に対応し
ている。バースト信号４６−１とクロマ信号４７−１と
の間の期間Ａ、クロマ信号４７−１とバースト信号４６
−２との間、バースト信号４６−２とクロマ信号４７−
２との間などは入力信号がない期間である。図１６
（ｂ）は、上記検波電流制御回路４５中のローパスフィ
ルタの出力信号を示しており、実線はトランジスタＱ51
のベースに供給される信号の波形、破線はトランジスタ
Ｑ50のベースに供給される信号の波形をそれぞれ示して
いる。また、図１６（ｃ）は出力信号波形、すなわちト
ランジスタＱ53のエミッタからトランジスタＱ56のベー
スに供給される信号の波形を示している。
【００５２】上記のような構成において、入力信号ｖi
が検波電流制御回路４５中の入力回路を介して両波検波
回路に供給されると、この両波検波回路によって入力信
号ｖi に含まれるクロマ信号が両波検波される。そし
て、この信号をローパスフィルタを介して得たクロマ信
号の抱絡信号によって、位相検出器１９，２０，２３中
の電流源Ｉ6 を流れる電流を制御することにより、図１
６（ａ）に示した期間Ａ、すなわちバースト信号４６−
１，４６−２，…とクロマ信号４７−１，４７−２，…
との間の入力信号レベルが零になる期間は位相検出器１
９，２０，２３の出力信号が零レベルになるようにす
る。
が検波電流制御回路４５中の入力回路を介して両波検波
回路に供給されると、この両波検波回路によって入力信
号ｖi に含まれるクロマ信号が両波検波される。そし
て、この信号をローパスフィルタを介して得たクロマ信
号の抱絡信号によって、位相検出器１９，２０，２３中
の電流源Ｉ6 を流れる電流を制御することにより、図１
６（ａ）に示した期間Ａ、すなわちバースト信号４６−
１，４６−２，…とクロマ信号４７−１，４７−２，…
との間の入力信号レベルが零になる期間は位相検出器１
９，２０，２３の出力信号が零レベルになるようにす
る。
【００５３】上記第３実施例によれば、集積回路の製造
ばらつきなどにより位相検出器１９，２０，２３がオフ
セット電流を生じた状態であっても、入力電流が小さい
時には電流源Ｉ6 の検波電流が零になるので、位相検出
器１９，２０，２３の出力の誤差を低減できる。
ばらつきなどにより位相検出器１９，２０，２３がオフ
セット電流を生じた状態であっても、入力電流が小さい
時には電流源Ｉ6 の検波電流が零になるので、位相検出
器１９，２０，２３の出力の誤差を低減できる。
【００５４】
【発明の効果】以上説明したようにこの発明によれば、
コストを低減でき且つ温度変化や経時変化にも対応可能
なクロマノイズリダクション装置が得られる。
コストを低減でき且つ温度変化や経時変化にも対応可能
なクロマノイズリダクション装置が得られる。
【図１】この発明の第１実施例に係るクロマノイズリダ
クション装置を示すブロック図。
クション装置を示すブロック図。
【図２】図１に示した回路におけるフィルタ回路の構成
例を示すブロック図。
例を示すブロック図。
【図３】図２に示した回路におけるバンドパスフィルタ
の構成例を示す回路図。
の構成例を示す回路図。
【図４】図２に示した回路におけるローパスフィルタの
構成例を示す回路図。
構成例を示す回路図。
【図５】図１に示した回路における可変遅延器の構成例
を示すブロック図。
を示すブロック図。
【図６】図１に示した回路における可変増幅器の構成例
を示す回路図。
を示す回路図。
【図７】図１に示した回路における位相検出器の構成例
を示す回路図。
を示す回路図。
【図８】図１に示した回路における加算器及び減算器の
構成例を示す回路図。
構成例を示す回路図。
【図９】上記図１に示した回路における位相制御のベク
トル図。
トル図。
【図１０】上記図１に示した回路における振幅制御のベ
クトル図。
クトル図。
【図１１】この発明の第２実施例に係るクロマノイズリ
ダクション装置を示すブロック図。
ダクション装置を示すブロック図。
【図１２】図１１に示した装置におけるフィルタ回路中
に設けられたバンドパスフィルタの構成例を示すブロッ
ク図。
に設けられたバンドパスフィルタの構成例を示すブロッ
ク図。
【図１３】図１１に示した装置におけるフィルタ回路中
に設けられたローパスフィルタの構成例を示すブロック
図。
に設けられたローパスフィルタの構成例を示すブロック
図。
【図１４】この発明の第３実施例に係るクロマノイズリ
ダクション装置を示すブロック図。
ダクション装置を示すブロック図。
【図１５】図１４に示した回路における検波電流制御回
路の構成例を示す回路図。
路の構成例を示す回路図。
【図１６】図１５に示した回路における各ノードの波形
図。
図。
【図１７】図１４に示した回路における位相検出器の構
成例を示す回路図。
成例を示す回路図。
【図１８】従来のクロマノイズリダクション装置を示す
ブロック図。
ブロック図。
１１…減算器、１２…加算器、１３…ＣＣＤ、１４…フ
ィルタ回路、１５…可変遅延器、１６…可変増幅器、１
７…リミッタ、１８…可変遅延器、１９，２０，２３…
位相検出器、２１…加算器、２２…減算器、４５…検波
電流制御回路。
ィルタ回路、１５…可変遅延器、１６…可変増幅器、１
７…リミッタ、１８…可変遅延器、１９，２０，２３…
位相検出器、２１…加算器、２２…減算器、４５…検波
電流制御回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−160671（ＪＰ，Ａ) 特開 昭62−67989（ＪＰ，Ａ) 特開 平５−130637（ＪＰ，Ａ) 実開 平３−90189（ＪＰ，Ｕ)
Claims (16)
- 【請求項１】 １Ｈ遅延手段と、この１Ｈ遅延手段によ
る遅延信号と入力信号との位相差を調整するための第１
の可変遅延手段と、上記１Ｈ遅延手段による遅延信号の
振幅を上記入力信号に応じて調整するための可変増幅手
段と、この可変増幅手段の出力信号と上記入力信号とを
加算する第１の加算手段と、この第１の加算手段の出力
信号の振幅を制限する振幅制限手段と、上記入力信号か
ら上記振幅制御手段の出力信号を減算して出力するとと
もに、この減算信号を上記１Ｈ遅延手段に供給する第１
の減算手段と、上記入力信号の位相を９０度遅延する第
２の可変遅延手段と、この第２の可変遅延手段から出力
される遅延信号と上記入力信号の位相を比較し、この比
較出力に基づいて上記第２の可変遅延手段で上記入力信
号の位相を９０度遅延するように制御する第１の位相検
出手段と、上記第２の可変遅延手段の出力信号と上記可
変増幅手段の出力信号の位相を比較し、この比較出力に
基づいて上記第１の可変遅延手段による位相遅延を制御
することにより、上記可変増幅手段の出力信号の位相に
対して上記第２の可変遅延手段の出力信号を９０度遅延
する第２の位相検出手段と、上記第２の可変遅延手段の
出力信号と上記可変増幅手段の出力信号を加算する第２
の加算手段と、上記第２の可変遅延手段の出力信号から
上記可変増幅手段の出力信号を減算する第２の減算手段
と、上記第２の加算手段から出力される加算信号と上記
第２の減算手段から出力される減算信号との位相を比較
し、この比較出力に基づいて上記可変増幅手段を制御す
る第３の位相検出手段とを具備することを特徴とするク
ロマノイズリダクション装置。 - 【請求項２】 前記１Ｈ遅延手段は、前記第１の減算手
段の出力信号を１水平期間遅延するＣＣＤと、このＣＣ
Ｄの出力信号に含まれるクロック信号を除去するフィル
タ手段とを備えることを特徴とする請求項１に記載のク
ロマノイズリダクション装置。 - 【請求項３】 前記第１の可変遅延手段は、相互コンダ
クタンスが前記第２の位相検出手段の出力で制御される
トランスコンダクタンス増幅器を備え、前記第２の可変
遅延手段は、相互コンダクタンスが前記第１の位相検出
手段の出力で制御されるトランスコンダクタンス増幅器
を備えることを特徴とする請求項１に記載のクロマノイ
ズリダクション装置。 - 【請求項４】 前記可変増幅手段は、前記第１の可変遅
延手段の出力信号と基準電位とを比較する比較器を備
え、この比較器の電流源が前記第３の位相検出手段の出
力信号で制御されることを特徴とする請求項１に記載の
クロマノイズリダクション装置。 - 【請求項５】 １Ｈ遅延素子と、この１Ｈ遅延素子の出
力信号に含まれる入力信号以外の信号成分を除去するフ
ィルタ手段と、上記フィルタ手段から出力される遅延信
号と上記入力信号との位相差を調整するための第１の可
変遅延手段と、上記１Ｈ遅延素子による遅延信号の振幅
を上記入力信号に応じて調整するための可変増幅手段
と、この可変増幅手段の出力信号と上記入力信号とを加
算する第１の加算手段と、この第１の加算手段の出力信
号の振幅を制限する振幅制限手段と、上記入力信号から
上記振幅制御手段の出力信号を減算して出力するととも
に、この減算信号を上記１Ｈ遅延素子に供給する第１の
減算手段と、上記入力信号の位相を９０度遅延する第２
の可変遅延手段と、この第２の可変遅延手段から出力さ
れる遅延信号と上記入力信号の位相を比較し、この比較
出力に基づいて上記第２の可変遅延手段で上記入力信号
の位相を９０度遅延するように制御するとともに、上記
フィルタ手段を制御する第１の位相検出手段と、上記第
２の可変遅延手段の出力信号と上記可変増幅手段の出力
信号の位相を比較し、この比較出力に基づいて上記第１
の可変遅延手段による位相遅延を制御することにより、
上記可変増幅手段の出力信号の位相に対して上記第２の
可変遅延手段の出力信号を９０度遅延する第２の位相検
出手段と、上記第２の可変遅延手段の出力信号と上記可
変増幅手段の出力信号を加算する第２の加算手段と、上
記第２の可変遅延手段の出力信号から上記可変増幅手段
の出力信号を減算する第２の減算手段と、上記第２の加
算手段から出力される加算信号と上記第２の減算手段か
ら出力される減算信号との位相を比較し、この比較出力
に基づいて上記可変増幅手段を制御する第３の位相検出
手段とを具備することを特徴とするクロマノイズリダク
ション装置。 - 【請求項６】 前記１Ｈ遅延素子は、前記第１の減算手
段の出力信号を１水平期間遅延するＣＣＤからなること
を特徴とする請求項５に記載のクロマノイズリダクショ
ン装置。 - 【請求項７】 前記フィルタ手段は、相互コンダクタン
スが前記第１の位相検出手段の出力で制御されるトラン
スコンダクタンス増幅器を備えることを特徴とする請求
項５に記載のクロマノイズリダクション装置。 - 【請求項８】 前記第１の可変遅延手段は、相互コンダ
クタンスが前記第２の位相検出手段の出力で制御される
トランスコンダクタンス増幅器を備え、前記第２の可変
遅延手段は、相互コンダクタンスが前記第１の位相検出
手段の出力で制御されるトランスコンダクタンス増幅器
を備えることを特徴とする請求項５に記載のクロマノイ
ズリダクション装置。 - 【請求項９】 前記可変増幅手段は、前記第１の可変遅
延手段の出力信号と基準電位とを比較する比較器を備
え、この比較器の電流源が前記第３の位相検出手段の出
力信号で制御されることを特徴とする請求項５に記載の
クロマノイズリダクション装置。 - 【請求項１０】 １Ｈ遅延手段と、この１Ｈ遅延手段に
よる遅延信号と入力信号との位相差を調整するための第
１の可変遅延手段と、上記１Ｈ遅延手段による遅延信号
の振幅を入力信号に応じて調整するための可変増幅手段
と、この可変増幅手段の出力信号と上記入力信号とを加
算する第１の加算手段と、この第１の加算手段の出力信
号の振幅を制限する振幅制限手段と、上記入力信号から
上記振幅制御手段の出力信号を減算して出力するととも
に、この減算信号を上記１Ｈ遅延手段に供給する第１の
減算手段と、上記入力信号の位相を９０度遅延する第２
の可変遅延手段と、この第２の可変遅延手段から出力さ
れる遅延信号と上記入力信号の位相を比較し、この比較
出力に基づいて上記第２の可変遅延手段で上記入力信号
の位相を９０度遅延するように制御する第１の位相検出
手段と、上記第２の可変遅延手段の出力信号と上記可変
増幅手段の出力信号の位相を比較し、この比較出力に基
づいて上記第１の可変遅延手段による位相遅延を制御す
ることにより、上記可変増幅手段の出力信号の位相に対
して上記第２の可変遅延手段の出力信号を９０度遅延す
る第２の位相検出手段と、上記第２の可変遅延手段の出
力信号と上記可変増幅手段の出力信号を加算する第２の
加算手段と、上記第２の可変遅延手段の出力信号から上
記可変増幅手段の出力信号を減算する第２の減算手段
と、上記第２の加算手段から出力される加算信号と上記
第２の減算手段から出力される減算信号との位相を比較
し、この比較出力に基づいて上記可変増幅手段を制御す
る第３の位相検出手段と、上記入力信号が供給され上記
第１、第２、第３の位相検出手段を制御する検波電流制
御手段とを具備することを特徴とするクロマノイズリダ
クション装置。 - 【請求項１１】 前記１Ｈ遅延手段は、前記第１の減算
手段の出力信号を１水平期間遅延するＣＣＤと、このＣ
ＣＤの出力信号に含まれるクロック信号を除去するフィ
ルタ手段とを備えることを特徴とする請求項１０に記載
のクロマノイズリダクション装置。 - 【請求項１２】 前記フィルタ手段は、相互コンダクタ
ンスが前記第１の位相検出手段の出力で制御されるトラ
ンスコンダクタンス増幅器を備えることを特徴とする請
求項１１に記載のクロマノイズリダクション装置。 - 【請求項１３】 前記第１の可変遅延手段は、相互コン
ダクタンスが前記第２の位相検出手段の出力で制御され
るトランスコンダクタンス増幅器を備え、前記第２の可
変遅延手段は、相互コンダクタンスが前記第１の位相検
出手段の出力で制御されるトランスコンダクタンス増幅
器を備えることを特徴とする請求項１０に記載のクロマ
ノイズリダクション装置。 - 【請求項１４】 前記可変増幅手段は、前記第１の可変
遅延手段の出力信号と基準電位とを比較する比較器を備
え、この比較器の電流源が前記第３の位相検出手段の出
力信号で制御されることを特徴とする請求項１０に記載
のクロマノイズリダクション装置。 - 【請求項１５】 前記第１、第２、第３の位相検出手段
はそれぞれ２つの入力信号を比較する比較器を備え、こ
の比較器の電流源が前記検波電流制御手段で制御される
ことを特徴とする請求項１０に記載のクロマノイズリダ
クション装置。 - 【請求項１６】 前記検波電流制御手段は、入力信号を
両波検波する両波検波手段と、この両波検波手段の出力
信号が供給されるローパスフィルタとを備え、前記入力
信号がない期間に前記第１、第２、第３の位相検出手段
の出力を零にすることを特徴とする請求項１０に記載の
クロマノイズリダクション装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160676A JP2740113B2 (ja) | 1993-06-30 | 1993-06-30 | クロマノイズリダクション装置 |
| US08/254,557 US5400085A (en) | 1993-06-30 | 1994-06-06 | Chroma noise reduction device |
| EP94109197A EP0632665B1 (en) | 1993-06-30 | 1994-06-15 | Chroma noise reduction device |
| DE69417479T DE69417479T2 (de) | 1993-06-30 | 1994-06-15 | Vorrichtung zur Verminderung des Chrominanzrauschens |
| KR1019940015173A KR0136239B1 (ko) | 1993-06-30 | 1994-06-29 | 크로마 노이즈 제거 장치 |
| CN94107694A CN1062702C (zh) | 1993-06-30 | 1994-06-30 | 彩色信号降噪装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160676A JP2740113B2 (ja) | 1993-06-30 | 1993-06-30 | クロマノイズリダクション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723410A JPH0723410A (ja) | 1995-01-24 |
| JP2740113B2 true JP2740113B2 (ja) | 1998-04-15 |
Family
ID=15720067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160676A Expired - Fee Related JP2740113B2 (ja) | 1993-06-30 | 1993-06-30 | クロマノイズリダクション装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5400085A (ja) |
| EP (1) | EP0632665B1 (ja) |
| JP (1) | JP2740113B2 (ja) |
| KR (1) | KR0136239B1 (ja) |
| CN (1) | CN1062702C (ja) |
| DE (1) | DE69417479T2 (ja) |
Families Citing this family (9)
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|---|---|---|---|---|
| JPH10500260A (ja) | 1994-02-15 | 1998-01-06 | ランバス・インコーポレーテッド | 位相検出誤りが最小の位相検出器 |
| WO1995022206A1 (en) | 1994-02-15 | 1995-08-17 | Rambus, Inc. | Delay-locked loop |
| KR0147618B1 (ko) * | 1995-01-26 | 1998-10-15 | 김광호 | 자동위상제어방법 및 이에 적합한 자동위상제어장치 |
| US6642746B2 (en) | 1996-01-02 | 2003-11-04 | Rambus Inc. | Phase detector with minimized phase detection error |
| JP3418061B2 (ja) * | 1996-05-29 | 2003-06-16 | 株式会社日立製作所 | 映像信号処理装置 |
| US5825209A (en) * | 1997-02-27 | 1998-10-20 | Rambus Inc. | Quadrature phase detector |
| US6230150B1 (en) | 1997-10-09 | 2001-05-08 | Walker Digital, Llc | Vending machine evaluation network |
| CN105913873B (zh) * | 2016-04-08 | 2020-01-24 | 上海电机学院 | 一种用于超高速非易失性存储器的精准读时序控制电路 |
| CN106101585B (zh) * | 2016-07-27 | 2022-12-09 | 中国科学院西安光学精密机械研究所 | 一种低噪声ccd相机电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703343A (en) * | 1984-12-25 | 1987-10-27 | Matsushita Electric Industrial Co., Ltd. | Noise reduction feedback type comb filter |
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