JP2001060869A - 電圧制御発振器および位相同期回路ならびに信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】遅延量可変フィルタを用いたＶＣＯにおいて、
ＡＧＣ回路を省略して構成を簡素化し、集積回路での実
現を容易化し、安価な製品を供給する。 【解決手段】制御入力ノード５から入力する制御信号に
応じて遅延量が制御される遅延量可変フィルタ７と、遅
延量可変フィルタの出力信号を二値化したパルス信号を
所望のレベルで遅延量可変フィルタの入力へ正帰還させ
る帰還ループ回路とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御電圧あるいは
制御電流に応じて発振周波数を可変とする電圧制御発振
器およびそれを用いた位相同期回路ならびに信号処理回
路に係り、例えば通信機器やハードディスク駆動装置、
光ディスク駆動装置といった情報ストレージ機器などの
情報処理分野に使用されるものである。

【０００２】

【従来の技術】通信機器や情報ストレージ機器などにお
いては、受信データあるいは再生データを弁別するため
のクロック信号を抽出することを目的とする位相同期回
路（ＰＬＬ）が使用されている。このＰＬＬの基本構成
ブロックの一つとして、制御電圧あるいは制御電流に応
じて発振周波数を可変とする機能を有する電圧制御発振
器（Voltage Controlled Oscillator；ＶＣＯ）が使用
されている。このようにＶＣＯを含むＰＬＬは、イコラ
イザなど他の機能ブロックと複合して同一のＬＳＩチッ
プ上に構成されるのが一般的である。

【０００３】情報ストレージ機器で使用されている従来
のＶＣＯは、コンデンサへの充放電を利用したマルチバ
イブレータ方式の回路が使われている。上記マルチバイ
ブレータ方式のＶＣＯの発振周波数は、前記コンデンサ
の容量値、コンデンサの充放電電流、コンデンサの両端
間電圧の３つのパラメータに依存している。通常は、コ
ンデンサの容量値を一定とし、前記コンデンサの両端間
電圧と充放電電流のどちらかで制御されることが多い。

【０００４】しかし、上記した従来のマルチバイブレー
タ方式のＶＣＯは、ＶＣＯの発振周波数が電圧によって
制御され、制御入力電圧に電圧性の回路ノイズが混入し
易いので、電圧性のノイズに対して影響され易くなり、
ＶＣＯの発振周波数がクロストークノイズに対して不安
定であり、安定な発振が困難であるという問題がある。
また、同一のＬＳＩチップ内に構成された他の回路ブロ
ックからのクロストークノイズに影響され易く、発振周
波数が不安定になるという問題がある。

【０００５】このことは、従来のマルチバイブレータ方
式のＶＣＯを含むＰＬＬを使用した機器の性能を著しく
悪化させることになり、例えば情報ストレージ機器にお
いては誤読率（エラーレート）を劣化させることにな
る。

【０００６】一方、図３０に示すように、フィルタ301
と、フィルタ301 の出力信号を一定レベルに制御してフ
ィルタの入力側に正帰還する自動利得制御（ＡＧＣ）30
2 とからなるアナログタイプのＶＣＯが、例えば特開平
９−３２６６３６号公報に開示されている。このような
フィルタを用いたアナログタイプのＶＣＯは、電圧性の
ノイズに対して影響され難く、他の回路ブロックからの
クロストークノイズに影響され難いという特性を有す
る。

【０００７】しかし、上記したようなフィルタを用いた
アナログタイプのＶＣＯは、ＡＧＣ回路302 の構成が複
雑であるという問題がある。また、上記フィルタ301 や
ＡＧＣ回路302 の出力レベルを検出する振幅検波器303
の構成によって動作周波数領域が低く制限される。因み
に、特開平９−３２６６３６号公報に開示されている包
絡線検波型の振幅検波器は、高周波領域、特に数百ＭＨ
ｚを超える信号の電圧振幅を正確に検波することができ
ないので、これを用いたＶＣＯは、数百ＭＨｚを超える
信号を安定して発振することができない。ＶＣＯを使用
する機器においては、近年、データの転送速度が上昇の
一途をたどっており、上記したような従来のＶＣＯは、
今後の要求に対処することは極めて困難である。

【０００８】

【発明が解決しようとする課題】上記したようにフィル
タを用いたアナログタイプのＶＣＯは、ＡＧＣ回路の構
成が複雑であるという問題があり、また、ＡＧＣ回路の
振幅検波器などの構成によって動作周波数領域が低く制
限されるという問題があった。

【０００９】さらに、近年では、波形等化フィルタはプ
リアンプやＰＬＬ等と同一の集積回路チップ上に構成さ
れることが一般的である。集積回路チップ上にフィルタ
を構成する場合、そのフィルタの特性は集積回路チップ
上に構成されるコンデンサの容量とフィルタに流す電流
量で決まる。

【００１０】この場合、集積回路チップ上に構成される
コンデンサの容量は±１５％程度はばらつきがあり、こ
のために波形等化フィルタの周波数特性がばらついてし
まい、等化誤差の原因となっている。そこで、周波数特
性補償機能を有し、周波数特性の精度の高いフィルタを
実現することが要望されている。

【００１１】ここで、例えばハードディスク駆動装置、
光ディスク駆動装置、データ用テープ駆動装置などの信
号再生装置において再生信号を等化するために使用され
るアクティブ・フィルタとＰＬＬとを複合して同一のＬ
ＳＩチップ上に構成した場合を考える。

【００１２】信号再生装置の信号再生速度が変化する
と、それに応じて通常はアクティブ・フィルタのカット
オフ周波数を最適調整する必要が生じる。また、前記信
号再生速度の変化に応じてＰＬＬの発振周波数や応答特
性を変化させる必要がある。

【００１３】しかし、上記したように従来のＰＬＬと再
生信号等化用のアクティブ・フィルタとを複合して同一
のＬＳＩチップ上に構成した場合には、アクティブ・フ
ィルタとＰＬＬの調整は各々独立に制御されていたの
で、これらの調整は製造工程での生産性を著しく低下さ
せるという問題があった。

【００１４】本発明は上記の問題点を解決すべくなされ
たもので、制御信号入力に応じて遅延量が制御される遅
延量可変フィルタの出力信号を二値化したパルス信号を
所望のレベルで遅延量可変フィルタの入力側に正帰還さ
せることにより、ＡＧＣ回路を省略して構成を簡素化で
き、集積回路での実現が容易であって安価な製品を供給
し得る電圧制御発振器を提供することを目的とする。

【００１５】また、本発明は、制御信号入力に応じて遅
延量が制御される遅延量可変フィルタの出力信号をＡＧ
Ｃ回路で実質的に一定レベルに制御して遅延量可変フィ
ルタの入力側に正帰還させる方式において、ＡＧＣ回路
の振幅検波器などの構成を工夫することにより、数百Ｍ
Ｈｚを超える信号を安定して発振し、集積回路での実現
が容易であって安価な製品を供給し得る電圧制御発振器
を提供することを目的とする。

【００１６】また、本発明は、本発明の電圧制御発振器
を組み込むことにより、安定した動作で品質の高いクロ
ック信号を発生し得る位相同期回路を提供することを目
的とする。

【００１７】また、本発明は、本発明の位相同期回路と
アクティブ・フィルタを連動させ、位相同期回路中の電
圧制御発振器の制御電圧入力をアクティブ・フィルタの
カットオフ周波数を設定する制御信号に用いることによ
って、コンデンサの容量値のばらつきによるアクティブ
・フィルタの特性悪化を解消し得る信号処理回路を提供
することを目的とする。

【００１８】

【課題を解決するための手段】本発明の第１の電圧制御
発振器は、制御入力ノードから入力する制御信号に応じ
て遅延量が制御される遅延量可変フィルタと、前記遅延
量可変フィルタの出力信号を二値化したパルス信号を所
望のレベルで前記遅延量可変フィルタの入力へ正帰還さ
せる帰還ループ回路とを具備することを特徴とする。

【００１９】本発明の第２の電圧制御発振器は、制御入
力ノードから入力する制御信号に応じて信号遅延量が制
御される遅延量可変フィルタと、利得可変制御入力に応
じた増幅利得を有し、前記遅延量可変フィルタの出力信
号を増幅し、前記遅延量可変フィルタの入力へ正帰還さ
せる可変利得増幅器と、前記可変利得増幅器の出力信号
の振幅を検波し、前記可変利得増幅器の出力信号の振幅
が実質的に所望の一定値となるように制御するための負
帰還信号を生成して前記可変利得増幅器の利得可変制御
入力として供給する正弦波検波型の振幅検波器とを具備
することを特徴とする。

【００２０】本発明の位相同期回路は、本発明の第１ま
たは第２の電圧制御発振器と、第１の入力端および第２
の入力端を有し、前記第１の入力端に基準クロック入力
ノードから基準クロック信号が入力し、前記第２の入力
端に前記電圧制御発振器の出力クロック信号が供給され
る位相比較器と、前記位相比較器の出力側に接続された
チャージポンプ回路と、前記チャージポンプ回路の出力
側に接続され、前記制御信号を生成して前記電圧制御発
振器の制御入力ノードに供給するループフィルタとを具
備することを特徴とする。

【００２１】本発明の信号処理回路は、本発明の位相同
期回路と、処理対象となる信号が入力し、前記位相同期
回路内のループフィルタの出力が制御信号として供給さ
れるアクティブ・フィルタとを具備することを特徴とす
る。

【００２２】なお、本発明の信号処理回路に補正回路を
付加することによって、電圧制御発振器中の寄生遅延が
無視できなくなる高周波領域でもアクティブ・フィルタ
のカットオフ周波数を精度良く制御することができ、簡
単な回路構成で、製造コストを上昇させることなく廉価
な集積回路を供給することができる。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２４】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係るＶＣＯのブロック構成を示してい
る。

【００２５】図１に示すＶＣＯにおいて、１は制御信号
が入力する制御入力ノード、２は信号出力ノードであ
る。３は前記制御入力ノード１からの制御信号に応じて
入力信号を任意の時間だけ遅延させて出力する遅延量可
変フィルタである。そして、このフィルタ３の出力信号
（正弦波）を二値化したパルス信号を所望のレベルでフ
ィルタ３の入力側に正帰還させ、発振動作を行わせるた
めの正帰還ループ回路が設けられている。この正帰還ル
ープ回路は、信号を二値化するとともに所望の振幅に制
限してフィルタ３の入力側に正帰還させる二値化回路４
を含む。

【００２６】ここで、遅延量可変フィルタ３として、入
力信号の位相に対して出力信号の位相が逆相になる特性
を有するものを用いる場合には、正帰還ループ回路にお
いてフィルタ３の出力信号の位相を反転させて遅延量可
変フィルタ３へ帰還させる回路（例えばインバータ回
路）を使用すればよい。

【００２７】これに対して、遅延量可変フィルタ３とし
て、入力信号の位相に対して出力信号の位相が同相にな
る特性を有するものを用いる場合には、正帰還ループ回
路においてフィルタ３の出力信号の位相を同相のまま遅
延量可変フィルタ３へ帰還させる回路を使用すればよ
い。

【００２８】上記構成のＶＣＯによれば、制御信号入力
に応じて遅延量が制御される遅延量可変フィルタ３の出
力信号を二値化したパルス信号を所望のレベルで遅延量
可変フィルタ３の入力側に正帰還させる。したがって、
フィルタ３の出力側にＡＧＣ回路が不要であり、ＡＧＣ
回路を必要とした従来のＶＣＯと比べて構成を簡素化で
き、ＬＳＩでの実現が容易であって安価な製品を供給す
ることができる。

【００２９】（実施例１）図２は、図１に示すＶＣＯの
ブロック構成の一具体例を示している。

【００３０】図２に示すＶＣＯにおいては、遅延量可変
フィルタとして、例えば四次のバターワース型のローパ
スフィルタ（ＬＰＦ）７が用いられており、その出力側
の正帰還ループ回路には、入力信号を二値化して所望の
振幅のパルス信号を出力する電圧比較回路（コンパレー
タ）８が接続されており、その出力パルス信号が前記Ｌ
ＰＦ７に正帰還されるようにループ接続されている。こ
の場合、電圧比較回路８の出力パルス信号のレベルがフ
ィルタ３の動作特性に対応した適正な値となるように、
電圧比較回路８の出力抵抗の値が設定されている。ま
た、ＬＰＦ７は、カットオフ周波数において入力信号位
相に対して出力信号位相が逆相になる特性を有するの
で、電圧比較回路８として反転機能を有するものを用い
て正帰還を行う。なお、５は制御入力ノード、６は信号
出力ノードである。

【００３１】次に、図２のＶＣＯの動作を説明する。

【００３２】ＬＰＦ７は、制御入力ノード５からの制御
信号（本例では制御電圧）に応じてカットオフ周波数が
変化し、それに伴い遅延時間が変化し、入力信号を遅延
させて信号を出力する。コンパレータ８は、上記ＬＰＦ
７から出力する信号を二値化したパルス信号を信号出力
ノード６へ出力する。そして、上記コンパレータ８の出
力信号はＬＰＦ７の入力信号として正帰還されるので、
発振が生じる。この場合、ＬＰＦ７の入力信号として正
帰還されるコンパレータ８の出力信号（パルス信号）に
含まれる高調波成分はＬＰＦ７により除去されるので、
コンパレータ８はＬＰＦ７の出力信号（正弦波信号）に
対する電圧比較処理を正確に行う。

【００３３】ここで、図２のＶＣＯによる発振周波数
は、ＬＰＦ７によって遅延される時間の２倍を周期とす
る周波数であり、この発振周波数は制御入力ノード５か
らの制御電圧に応じて変化する。

【００３４】また、図２中の四次のＬＰＦ７として、例
えば二次毎に分割して２個のＬＰＦを縦続接続して構成
し、この２個のＬＰＦの伝達関数Ｈ１、Ｈ２をそれぞれ
例えば次式（１）、（２）に示すように実現することが
できる。

【００３５】 Ｈ１＝１／（Ｓ² ＋１．８４７８Ｓ＋１）……（Ｈ１） Ｈ２＝１／（Ｓ² ＋０．７６５４Ｓ＋１）……（Ｈ２） なお、上記式中、Ｓはラプラス演算子である。

【００３６】図３（Ａ）乃至（Ｃ）は、図２中のＬＰＦ
７の出力特性の一例を示す。

【００３７】即ち、図３（Ａ）は、ＬＰＦ７の振幅特性
を示しており、カットオフ周波数（３ｄＢ減衰点）を１
００ＭＨｚに設定している。

【００３８】また、図３（Ｂ）は、ＬＰＦ７の位相特性
を示しており、カットオフ周波数１００ＭＨｚにおいて
位相が１８０°シフトしている。

【００３９】また、図３（Ｃ）は、ＬＰＦ７の遅延特性
（相遅延特性）を示しており、カットオフ周波数１００
ＭＨｚにおいて５ナノ秒（ｎＳ）の遅延が生じている。

【００４０】図２中のＬＰＦ７の特性を図３（Ａ）乃至
（Ｃ）に示すような条件に設定すると、つまり、位相が
１８０°シフトする周波数にカットオフ周波数を設定す
ると、図２のＶＣＯがカットオフ周波数と一致する１０
０ＭＨｚの周波数で発振することになる。

【００４１】前記ＬＰＦ７の位相特性として、信号位相
が１８０°シフトする周波数が厳密にカットオフ周波数
に一致しなくてもよく、実用上支障ない範囲でカットオ
フ周波数がずれる（信号位相が１８０°シフトする周波
数に対して例えば０．５〜２倍の範囲の周波数領域内に
カットオフ周波数が設定されている）場合も許容され
る。

【００４２】なお、本発明のＶＣＯは、遅延量可変フィ
ルタの遅延特性を利用することを特徴とするものであ
り、遅延量可変フィルタのタイプや次数は限定されるも
のではない。

【００４３】但し、図２に示したように遅延量可変フィ
ルタの後段で電圧比較処理を行うことにより、電圧比較
回路の入出力間でノイズを遮断して正帰還を行うことが
できる利点がある。

【００４４】このように電圧比較処理を行う場合には、
電圧比較処理を正確に行う目的で遅延量可変フィルタの
出力波形の歪みを少なくするために、遅延量可変フィル
タの入力信号（パルス信号）の３次高調波以上の成分を
十分に抑圧できる周波数特性を遅延量可変フィルタに持
たせ、入力信号の基本周波数成分のみを通過させること
が望ましい。

【００４５】この遅延量可変フィルタの一例として、カ
ットオフ周波数が入力信号（パルス信号）の周波数の
１．５倍近傍の四次のバターワース型フィルタを使用す
ることにより、基本周波数成分の振幅と３次高調波成分
の振幅の比は３０ｄＢ以上になり、出力はほぼ基本周波
数成分のみと見做すことができる。

【００４６】図４は、図２に示すＶＣＯの回路構成の一
具体例を示している。

【００４７】図４において、１０は制御入力ノード、９
は差動的なクロック信号を出力する差動出力ノードであ
る。

【００４８】四次のＬＰＦ７は、２個の二次のＬＰＦ
１、ＬＰＦ２を縦続接続してなり、それぞれ例えばバイ
ポーラトランジスタと抵抗素子と容量素子から構成され
る。

【００４９】前段の二次のＬＰＦ１は、７個のｎｐｎト
ランジスタＱ１〜Ｑ７、２個の容量Ｃ１、Ｃ２、１個の
抵抗素子Ｒ１からなる。

【００５０】即ち、トランジスタＱ２は、コレクタ・ベ
ース相互が接続され、コレクタが電源電位（ＶCC）ノー
ドに接続されている。トランジスタＱ１は、前記トラン
ジスタＱ２のエミッタにコレクタが接続されている。

【００５１】トランジスタＱ６は、コレクタ・ベース相
互が接続され、コレクタがＶCCノードに接続され、エミ
ッタがトランジスタＱ１のベースに接続されている。ト
ランジスタＱ７は、前記トランジスタＱ６のエミッタに
コレクタが接続され、前記トランジスタＱ１に対して互
いのベース・コレクタが交差接続されている。そして、
前記トランジスタＱ１およびＱ７の各エミッタ間に容量
Ｃ１が接続され、各コレクタ間に容量Ｃ２が接続されて
いる。

【００５２】差動対をなす入力トランジスタＱ３および
Ｑ５は、各コレクタが対応して前記トランジスタＱ１お
よびＱ７のエミッタに接続されており、エミッタ共通接
続ノードと接地電位（ＧＮＤ）ノードとの間に電流源用
の１個のトランジスタＱ４と抵抗素子Ｒ１とが直列に接
続されている。この入力トランジスタＱ３およびＱ５
は、各ベースに対応して差動の帰還入力信号Ｖin+ 、Ｖ
in- が入力し、各コレクタから差動出力信号が取り出さ
れる。また、前記電流源用の１個のトランジスタＱ４の
ベースは制御入力ノード１０に接続されている。

【００５３】上記構成において、入力トランジスタＱ３
およびＱ５の各ベースに対応して差動の帰還入力信号Ｖ
in+ 、Ｖin- が入力し、前記トランジスタＱ１およびＱ
７の各コレクタから差動出力信号が取り出される。

【００５４】なお、本例では、トランジスタＱ１、Ｑ７
の各エミッタ間に容量Ｃ１が直接に接続されているが、
この回路構成に限らず、実質的に上記各エミッタ間に容
量Ｃ１が接続されていればよい。また、本例では、トラ
ンジスタＱ１、Ｑ７の各コレクタ間に容量Ｃ２が直接に
接続されているが、この回路構成に限らず、実質的に上
記各コレクタ間に容量Ｃ２が接続されていればよい。

【００５５】また、図４中のＬＰＦ１において、トラン
ジスタＱ２に代えてダイオードを用い、トランジスタＱ
６に代えてダイオードを用いてもよい。

【００５６】次段のＬＰＦ２は、６個のｎｐｎトランジ
スタＱ８〜Ｑ１３、２個の容量Ｃ３、Ｃ４、２個の抵抗
素子Ｒ２、Ｒ３とからなる。

【００５７】即ち、トランジスタＱ９およびＱ１１は、
それぞれコレクタがＶCCノードに接続されている。トラ
ンジスタＱ８は、前記トランジスタＱ９のエミッタにコ
レクタが接続されており、前記トランジスタＱ１１のエ
ミッタにベースが接続されている。トランジスタＱ１２
は、前記トランジスタＱ１１のエミッタにコレクタが接
続され、前記トランジスタＱ８に対して互いのベース・
コレクタが交差接続されている。

【００５８】そして、前記トランジスタＱ８およびＱ１
２の各エミッタ間に容量Ｃ３が接続され、各コレクタ間
に容量Ｃ４が接続されている。

【００５９】前記トランジスタＱ８のエミッタとＧＮＤ
ノードとの間に電流源用の１個のトランジスタＱ１０と
抵抗素子Ｒ２とが直列に接続されており、また、前記ト
ランジスタＱ１２のエミッタとＧＮＤノードとの間に電
流源用の１個のトランジスタＱ１３と抵抗素子Ｒ３とが
直列に接続されており、これらの電流源用のトランジス
タＱ１０およびＱ１３の各ベースは制御入力ノード１０
に接続されている。

【００６０】上記構成において、前記トランジスタＱ９
およびＱ１１の各ベースに対応して前記前段のＬＰＦ１
から差動信号が入力しており、前記トランジスタＱ８お
よびＱ１２の各エミッタから差動出力信号が取り出され
る。

【００６１】なお、本例では、トランジスタＱ８、Ｑ１
２の各エミッタ間に容量Ｃ３が直接に接続されている
が、実質的に上記各エミッタ間に容量Ｃ３が接続されて
いればよい。また、本例では、トランジスタＱ８、Ｑ１
２の各コレクタ間に容量Ｃ４が直接に接続されている
が、実質的に上記各コレクタ間に容量Ｃ４が接続されて
いればよい。

【００６２】また、次段のＬＰＦ２の電流源用のトラン
ジスタＱ１０、Ｑ１３のそれぞれのコレクタ電流は、前
段のＬＰＦ１の電流源用のトランジスタＱ４のコレクタ
電流の１／２に設定されている。

【００６３】また、本例では、前段のＬＰＦ１における
トランジスタ対（Ｑ１、Ｑ７）、（Ｑ２、Ｑ６）、次段
のＬＰＦ２におけるトランジスタ対（Ｑ９、Ｑ１１）、
（Ｑ８、Ｑ１２）のコレクタ電流はそれぞれ等しく設定
されている。

【００６４】そして、次段のＬＰＦ２の差動出力信号
は、電圧比較回路（コンパレータ）８に入力する。この
コンパレータ８は、第１の差動増幅器ＤＡ１、第１のエ
ミッタフォロア回路ＥＦ１、第２のエミッタフォロア回
路ＥＦ２および第２の差動増幅器ＤＡ２からなる。

【００６５】上記第１の差動増幅器ＤＡ１は、４個のｎ
ｐｎトランジスタＱ１４〜Ｑ１７、２個の抵抗素子Ｒ
４、Ｒ５および１個の第１の定電流源Ｉ１からなる。

【００６６】この差動増幅器ＤＡ１は、差動増幅対をな
す入力トランジスタＱ１５、Ｑ１７と、この入力トラン
ジスタＱ１５、Ｑ１７のエミッタ共通接続ノードとＧＮ
Ｄノードとの間に接続された定電流源Ｉ１と、ＶCCノー
ドと一方の入力トランジスタＱ１５のコレクタとの間に
接続された抵抗素子Ｒ４およびトランジスタＱ１４と、
ＶCCノードと他方の入力トランジスタＱ１７のコレクタ
との間に接続された抵抗素子Ｒ５およびトランジスタＱ
１６とからなる。

【００６７】上記構成において、トランジスタＱ１４お
よびＱ１６の各ベースは直流バイアス電圧（ＶＢ）ノー
ドに接続されており、入力トランジスタＱ１５、Ｑ１７
の各ベースに対応して前段のＬＰＦ２から差動信号が入
力しており、トランジスタＱ１４およびＱ１６の各コレ
クタから取り出される差動出力信号が第１のエミッタフ
ォロア回路ＥＦ１および第２のエミッタフォロア回路Ｅ
Ｆ２に入力する。

【００６８】上記第１のエミッタフォロア回路ＥＦ１
は、ＶCCノードとＧＮＤノードとの間にｎｐｎトランジ
スタＱ１８、コレクタ・ベース相互が接続されたｎｐｎ
トランジスタＱ１９、コレクタ・ベース相互が接続され
たｎｐｎトランジスタＱ２０および第２の定電流源Ｉ２
が接続されてなる。そして、トランジスタＱ１８のベー
スに信号が入力し、トランジスタＱ２０のエミッタから
信号が出力する。

【００６９】前記第２のエミッタフォロア回路ＥＦ２
は、ＶCCノードとＧＮＤノードとの間にｎｐｎトランジ
スタＱ２１、コレクタ・ベース相互が接続されたｎｐｎ
トランジスタＱ２２、コレクタ・ベース相互が接続され
たｎｐｎトランジスタＱ２３および第３の定電流源Ｉ３
が接続されてなる。そして、トランジスタＱ２１のベー
スに信号が入力し、トランジスタＱ２３のエミッタから
信号が出力する。

【００７０】そして、上記第１のエミッタフォロア回路
ＥＦ１および第２のエミッタフォロア回路ＥＦ２の差動
出力信号は、第２の差動増幅器ＤＡ２に入力する。

【００７１】この差動増幅器ＤＡ２は、４個のｎｐｎト
ランジスタＱ２４〜Ｑ２７、２個の抵抗素子Ｒ６、Ｒ
７、１個の第４の定電流源Ｉ４からなり、入力された信
号を二値化し、出力信号を前記ＬＰＦ１やＬＰＦ２に正
帰還する際、ＬＰＦ１やＬＰＦ２が飽和しないように出
力信号振幅を例えば１０ｍＶ〜２０ｍＶ程度に設定（制
限）する機能を有する。

【００７２】即ち、上記第２の差動増幅器ＤＡ２は、差
動増幅対をなす入力トランジスタＱ２４、Ｑ２７と、こ
の入力トランジスタＱ２４、Ｑ２７のエミッタ共通接続
ノードとＧＮＤノードとの間に接続された定電流源Ｉ４
と、上記入力トランジスタＱ２４、Ｑ２７の各ノードに
各一端が接続され、各他端が共通に接続された抵抗素子
Ｒ６、Ｒ７と、ＶCCノードと上記抵抗素子Ｒ６、Ｒ７の
共通接続端との間に互いに直列に挿入され、コレクタ・
ベース相互が接続されたｎｐｎトランジスタＱ２５およ
びコレクタ・ベース相互が接続されたｎｐｎトランジス
タＱ２６とからなる。

【００７３】上記構成において、入力トランジスタＱ２
４、Ｑ２７の各ベースに対応して前記第１のエミッタフ
ォロア回路ＥＦ１および第２のエミッタフォロア回路Ｅ
Ｆ２から差動信号が入力しており、上記入力トランジス
タＱ２４、Ｑ２７の各コレクタから差動出力信号が取り
出される。この差動出力信号は、差動出力端子９に出力
するとともに前記初段のＬＰＦ１の帰還入力となる。

【００７４】図５は、図４中のＬＰＦ１の等価回路を示
している。

【００７５】ここで、Ｖinは入力信号電圧源、Ｖout は
出力電圧、ｒｅ1 はトランジスタＱ３、Ｑ５のショック
レーのエミッタ抵抗の和、ｒｅ2 はトランジスタＱ１、
Ｑ７のエミッタ抵抗和、ｒｅ3 はトランジスタＱ２、Ｑ
６のエミッタ抵抗和、Ｃ1 は容量Ｃ１およびそれに連な
る素子の容量、Ｃ2 は容量Ｃ２およびそれに連なる素子
の容量、ｉ1 は抵抗ｒｅ1 に流れる電流（電流源）、ｉ
2 は抵抗ｒｅ2 に流れる電流（電流源）、ｉ3 は容量Ｃ
1 に流れる電流（電流源）である。

【００７６】次に、図５の等価回路から、図４中のＬＰ
Ｆ１の伝達関数を求める。

【００７７】図５の等価回路から、次式（１）〜（３）

【数１】 が導き出される。ここで、式（１）を式（２）に代入す
ると、

【００７８】

【数２】 となる。さらに、式（４）を式（３）に代入すると、

【００７９】

【数３】 となる。ここで、再び、式（３）に式（５）を代入する
と、

【数４】 となる。ここで、式（６）中のｒｅ２＝ｒｅ３とする
と、

【００８０】

【数５】 となる。次に、式（７）の分子、分母にＳ・Ｃ1 を掛け
ると、

【００８１】

【数６】 となる。ここで、ｒｅ2 ＝ｒｅ3 、つまり、（ｒｅ3 ／
ｒｅ2 ）＝１に着目して、式（８）の分子のｒｅ1 をｒ
ｅ1 ＝（ｒｅ2 ／ｒｅ3 ）・ｒｅ1 に変形すると、

【数７】 となる。ここで、（ｒｅ2 ／ｒｅ1 ）＝ｋとおくと、

【００８２】

【数８】 となる。

【００８３】上式（１０）中、Ｓはラプラス演算子であ
り、式（１０）の伝達関数から、図４中のＬＰＦ１の回
路特性が二次の伝達関数を持つことがわかる。

【００８４】そして、フィルタ回路の伝達関数の一般式

【数９】 より、図４中のＬＰＦ１の角周波数ωｏ、選択度Ｑ、容
量Ｃ1 、Ｃ2 の関係を求めると、

【００８５】

【数１０】 が得られる。

【００８６】上式（１２）から、Ｑは二つの容量Ｃ1 、
Ｃ2 の比で決定されることがわかる。

【００８７】上記ＬＰＦ１と同様に、図４中のＬＰＦ２
の回路特性も二次の伝達関数を持ち、そのωｏ、Ｑ、Ｃ
3 、Ｃ4 の関係を求めると、

【００８８】

【数１１】 が得られる。

【００８９】上式（１２）、（１３）から分かるよう
に、図４中の四次のＬＰＦ７のカットオフ周波数ｆｃは
ｒｅに反比例する。したがって、制御入力端子１０の電
位を制御して電流源トランジスタＱ４、Ｑ１０、Ｑ１３
に流れる電流を制御することにより、四次のＬＰＦ７の
カットオフ周波数ｆｃを制御でき、そのカットオフ周波
数ｆｃはトランジスタＱ４、Ｑ１０、Ｑ１３に流れる電
流に比例する。

【００９０】なお、前記二次のＬＰＦ１、ＬＰＦ２は、
使用素子数が少なく、低消費電力であり、微小信号処理
に適している。

【００９１】＜第２の実施の形態＞図６は、本発明の第
２の実施の形態に係るＰＬＬのブロック構成を示してい
る。このＰＬＬの一部として、前記第１の実施の形態に
係るＶＣＯを用いている。

【００９２】（実施例２）図６に示すＰＬＬにおいて、
１１は基準クロックを入力するためのクロック入力端
子、１２はＶＣＯ１７の制御信号を出力するための制御
信号出力端子、１３はＰＬＬの出力クロック信号を出力
するためのクロック出力端子である。

【００９３】１４はクロック入力端子１１から第１の入
力端に供給される基準クロック信号およびＶＣＯ１７か
ら第２の入力端に供給される出力クロック信号の位相を
比較してその差（位相差信号）を出力する位相比較器で
ある。

【００９４】１５は位相比較器１４から出力する位相差
信号が入力し、それを電流値（あるいは電圧値）信号に
変換して出力するチャージポンプである。１６はチャー
ジポンプ１５から出力する電流値（或いは電圧値）信号
が入力し、その高周波成分を除去して電圧値（制御信
号）に変換して制御信号出力端子１２に出力するループ
フィルタである。このループフィルタ１６は、通常、一
次のＬＰＦにより構成される。

【００９５】１７はＶＣＯであり、その制御入力端はル
ープフィルタ１６の出力端に接続され、ＶＣＯ１７の出
力端は位相比較器１４の第２の入力端およびクロック出
力端子１３に接続される。

【００９６】上記ＶＣＯ１７は、ループフィルタ１６か
ら入力する制御信号レベルに応じて周波数を変化させる
機能を有している。例えば制御入力レベルが高いと周波
数を高め、制御入力レベルが低いと周波数を低くするよ
うに動作する。

【００９７】上記した構成のＰＬＬは、クロック入力端
子１１から入力する基準クロックの位相に対して負帰還
ループが形成されており、ＶＣＯ１７の出力クロック信
号の位相は基準クロックの位相と一致するように動作す
る。

【００９８】上記ＰＬＬのループ内に組み込まれている
本発明のＶＣＯ１７は、ＬＰＦの遅延時間を利用してい
るので、信号振幅変動によって発振周波数に影響しにく
い。したがって、図６のＰＬＬによれば、クロストーク
ノイズに対して安定した周波数を出力することが可能に
なっている。

【００９９】＜第３の実施の形態＞図７は、本発明の第
３の実施の形態に係る情報ストレージ機器や通信機器等
に用いられる信号処理回路のブロック構成を示してい
る。この信号処理回路のアクティブ・フィルタと連動さ
せるように前記第２の実施の形態に係るＰＬＬを用いて
いる。

【０１００】（実施例３）図７において、ＰＬＬには、
図６中のＰＬＬと同様に、クロック入力端子１１、位相
比較器１４、チャージポンプ１５、ループフィルタ１
６、ＶＣＯ１７、クロック出力端子１３が設けられてい
る。

【０１０１】２１は情報ストレージ機器で再生されたア
ナログ信号が入力する再生信号入力端子である。２３は
アクティブ・フィルタであり、前記アナログ信号入力を
所望の波形に等化して再生信号出力端子２２に出力す
る。

【０１０２】情報ストレージ機器等においては、アクテ
ィブ・フィルタ２３はカットオフ周波数を可変として用
いるのが一般的である。例えばハードディスク駆動装置
においては、記録媒体（ディスク）の内周側と外周側と
でデータ転送速度が異なり、内周側の再生時と外周側の
再生時とで再生信号の周波数スペクトルが変化するの
で、それに応じてアクティブ・フィルタの最適化を図る
必要が生じる。

【０１０３】本実施例３では、再生信号の周波数スペク
トルの変化に応じて自動的にアクティブ・フィルタのカ
ットオフ周波数を変化させ、再生信号入力端子２１から
入力するアナログ信号を最適に等化することを目的とし
ている。

【０１０４】この目的を達成するための動作過程につい
て、以下に説明する。

【０１０５】図７中のＶＣＯ１７は、図２を参照して前
述したようにＬＰＦの遅延時間を利用したＶＣＯであ
り、上記ＬＰＦのカットオフ周波数ｆｃは、ＶＣＯ１７
の発振周波数と一致あるいは比例関係にあることも前述
した通りであり、ＶＣＯ１７への入力電圧とも比例関係
にある。

【０１０６】さらに、図７において、ＰＬＬが位相同期
した定常状態では、クロック入力端子１１の基準クロッ
ク入力とクロック出力端子１３のクロック出力の周波数
は一致している。

【０１０７】いま、前記基準クロック入力の周波数をｆ
ｉ、クロック出力の周波数をｆｏ、ＶＣＯ１７の制御入
力電圧をＶｉ、ＶＣＯ１７中のＬＰＦのカットオフ周波
数をｆｃで表わすと、次式に示す関係が成り立つ。

【０１０８】 ｆｉ＝ｆｏ＝ａ・ｆｃ＝ｂ・Ｖｉ （ａ、ｂは比例定数）… …（１４） そこで、ＶＣＯ１７の制御入力電圧Ｖｉをアクティブ・
フィルタ２３のカットオフ周波数を設定する制御信号と
して使用すれば、アクティブ・フィルタ２３のカットオ
フ周波数ｆｃａは基準クロック入力の周波数ｆｉに一致
あるいは比例させることができ、次式に示す関係が成り
立つ。

【０１０９】 ｆｉ＝ｆｃａ または ｆｉ＝ｃ・ｆｃａ （ｃは比例定数）… …（１５） 即ち、図７中のＰＬＬにおいて、ＶＣＯ１７の制御信号
入力はＶＣＯ１７の発振周波数と比例関係にあり、この
制御信号入力をアクティブ・フィルタ２３のカットオフ
周波数を制御する制御信号として用いることにより、ア
クティブ・フィルタ２３のカットオフ周波数をＰＬＬの
発振周波数（あるいはＰＬＬの入力クロック周波数）に
比例するように設定することができる。

【０１１０】この比例関係は、本発明の信号処理回路を
集積回路で実現するときに極めて有効であり、これにつ
いて以下に説明する。

【０１１１】集積回路チップ上にコンデンサを形成する
際、コンデンサは製造工程の条件の変化によって容量値
が目標値に対して例えば１０％程度ばらついてしまう。
このことは、アクティブ・フィルタ２３のカットオフ周
波数ｆｃａを正しく設定できないことに等しい。

【０１１２】そこで、本発明の信号処理回路では、ＶＣ
Ｏ１７中のＬＰＦ（例えば前述したようなＬＰＦ１とＬ
ＰＦ２）のコンデンサとアクティブ・フィルタ２３で使
われるコンデンサを同一チップ上に形成することによ
り、コンデンサの容量値の絶対値のばらつきをＰＬＬ動
作と連動させることによって解消している。

【０１１３】これにより、コンデンサの容量値がばらつ
くことに起因する集積回路あるいはそれを使用した応用
装置の性能劣化を解消することができる。

【０１１４】ところで、図７を参照して前述した実施例
３中のＶＣＯ１７は、図２を参照して前述したようにＬ
ＰＦ７とコンパレータ８とが帰還接続されて発振回路が
構成されてなり、ＶＣＯ１７の発振周波数はＬＰＦの位
相特性で一義的に決定されることは既に述べた。

【０１１５】しかし、ＶＣＯ１７の発振周波数は、現実
にはＬＰＦの位相特性だけに依存するのではなく、ＬＰ
Ｆやコンパレータを構成するトランジスタの動作速度や
寄生素子による遅延（遅れ要素）にも依存する。これら
の遅れ要素は、ＶＣＯ１７の位相特性に影響する。

【０１１６】図８（Ａ）は、図７中のＶＣＯ１７の遅延
に着目した構成要素を示すブロック図であり、それを伝
達関数で表現すると図８（Ｂ）に示すようになる。

【０１１７】図８（Ａ）中、３１はＶＣＯの制御入力端
子、３２はＬＰＦ、３３はＬＰＦの純粋な遅延時間以外
に発生する好ましくない遅延（遅れ要素）である。

【０１１８】図８（Ｂ）中、３５、３６は、図８（Ａ）
中の３２、３３に各々対応する遅延量を伝達関数で表現
したものである。

【０１１９】図９（Ａ）乃至（Ｃ）は、図８（Ｂ）中の
好ましくない遅延量（以後、寄生遅延と称する）３６の
周波数特性の一例を示している。

【０１２０】即ち、図９（Ａ）は、寄生遅延３６の周波
数対振幅特性を示しており、周波数に対して平坦な振幅
特性を持つ。図９（Ｂ）は、寄生遅延３６が１ｎｓと想
定した場合の周波数対位相特性を示している。図９
（Ｃ）は、寄生遅延３６の周波数対遅延特性（相遅延特
性）を示しており、周波数に対して平坦であり、０ｎｓ
である。

【０１２１】図１０（Ａ）乃至（Ｃ）は、前述したよう
に図３（Ａ）乃至（Ｃ）に示した周波数特性を持つＶＣ
Ｏの発振ループに、図８（Ｂ）中に示した寄生遅延３６
が含まれる時の周波数特性を示す。

【０１２２】即ち、図１０（Ａ）は、周波数対振幅特性
を示しており、カットオフ周波数（３ｄＢ減衰点）を１
００ＭＨｚに設定している。図１０（Ｂ）は、周波数対
位相特性を示しており、位相が１８０°シフトする周波
数が本来の発振周波数１００ＭＨｚに対して低くなって
いる。図１０（Ｃ）は、周波数対遅延特性（相遅延特
性）を示しており、周波数１００ＭＨｚにおいて０．６
ｎＳ程度の遅延が生じている。

【０１２３】したがって、前記したような寄生遅延３６
が存在する場合、図７中のアクティブ・フィルタ２３の
カットオフ周波数とＶＣＯ１７の一部であるＬＰＦのカ
ットオフ周波数にずれが生じ、アクティブ・フィルタ２
３のカットオフ周波数を精度良く制御できないという不
具合が生じる。このような不具合を解消するために、実
施例３を改良した実施例４について、以下に説明する。

【０１２４】（実施例４）図１１は、実施例４に係る信
号処理回路のブロック構成を示している。

【０１２５】この信号処理回路は、図７を参照して前述
した実施例３に係る信号処理回路と比べて、ＶＣＯ１７
のＬＰＦ７とアクティブ・フィルタ２３との間に補正回
路ブロック３０が挿入され、ＶＣＯ１７の制御信号入力
に代わり補正回路ブロック３０の出力がアクティブ・フ
ィルタ２３のカットオフ周波数を制御する制御信号とし
て用いられている点が異なり、その他は同じであるので
図７中と同一符号を付している。

【０１２６】即ち、図１１の信号処理回路において、図
７中の信号処理回路と同様に、再生信号入力端子２１、
アクティブ・フィルタ２３、再生信号出力端子２２、ク
ロック入力端子１１、クロック出力端子１３、位相比較
器１４、チャージポンプ１５、ループフィルタ１６、Ｖ
ＣＯ１７が設けられている。

【０１２７】クロック入力端子１１に基準クロックが入
力されると、位相比較器１４によってＶＣＯ１７からの
クロックとの位相が比較され、ここで得られた位相差信
号はチャージポンプ１５によって電流もしくは電圧に変
換される。このチャージポンプ１５の出力は、ループフ
ィルタ１６によって高周波成分が除去された後にＶＣＯ
１７へ送られる。

【０１２８】このＶＣＯ１７は、ＬＰＦ７とコンパレー
タ８からなるループが形成されており、その発振周波数
は前記ループフィルタ１６からの電流もしくは電圧に応
じて変化する。この時、上記ＶＣＯ１７の出力は、前記
位相比較器１４の他方の入力端に入力し、ＶＣＯ１７の
出力と基準クロックの位相が同期（一致）するように制
御される。このＶＣＯ１７内のＬＰＦ７の出力は、コン
パレータ８に入力するとともに補正回路ブロック３０へ
供給される。

【０１２９】前記ＶＣＯ１７は、本例では発振周波数１
００ＭＨｚを想定している。また、前記ＶＣＯ１７にお
いて、ＬＰＦ７の入力信号は前記コンパレータ８によっ
て振幅制限された矩形波である。ＬＰＦ７の出力信号
は、図３（Ａ）に示した特性から予想されるように正弦
波に近い波形である。

【０１３０】次に、図１１中の補正回路ブロック３０に
ついて説明する。

【０１３１】この補正回路ブロック３０は、入力信号
（ＶＣＯ１７中のＬＰＦ７の出力）の周波数に比例した
正確な情報（電流もしくは電圧）を出力する役割を持つ
ものであり、ＬＰＦ３１、乗算器３２、積分器３３、遅
延補正回路３４からなる帰還ループが構成されている。

【０１３２】即ち、前記ＶＣＯ１７中のＬＰＦ７の出力
信号がＬＰＦ３１および遅延補正回路３４に入力し、こ
のＬＰＦ３１の出力と遅延補正回路３４の出力は乗算器
３２へ供給される。この乗算器３２は、例えば同期検波
回路からなり、２つの入力端子には同一周波数で位相の
異なる信号（ＬＰＦ３１の出力と遅延補正回路３４の出
力）が入力する。積分器３３は、乗算器３２から供給さ
れる信号を積分して電圧あるいは電流として出力するも
のであり、この出力は前記ＬＰＦ３１および遅延補正回
路３４の制御電流源として用いられる。

【０１３３】なお、遅延補正回路３４は、ＬＰＦ３１に
よる遅延時間のうちのフィルタ以外の純粋な回路遅延を
忠実に発生することを目的とするものであるが、前記回
路遅延が無視できる値である場合には、それを省略し、
ＬＰＦ７の出力信号を乗算器３２へ入力してもかまわな
い。

【０１３４】また、前記ＬＰＦ３１は、入力信号位相に
対して出力の位相を変化させることを目的とするもので
あり、ＬＰＦ３１に代えて例えばＡＰＦ（オールパスフ
ィルタ）を用いても構わないが、ここでは二次のバター
ワース型ＬＰＦを用いた例を示す。

【０１３５】上記二次のバターワース型ＬＰＦ３１の周
波数対振幅特性および周波数対位相特性は図１２（Ａ）
および（Ｂ）に示すようになり、カットオフ周波数１０
０ＭＨｚで９０°の位相が遅れる。

【０１３６】図１３（Ａ）は、図１１中の補正回路ブロ
ック３０中の二次のバターワース型ＬＰＦ３１の具体的
な回路例を示す。

【０１３７】この回路は、図４中に示したＬＰＦ１と同
様の構成であり、ＬＰＦ１中と対応する部分にはＬＰＦ
１中の符号の末尾にａを付記して示しており、電流源Ｉ
４１はＬＰＦ１中のトランジスタＱ４および抵抗素子Ｒ
１に対応する。この回路の伝達関数Ｈ３は、次式（１
６）に示すように設定されている。

【０１３８】 Ｈ３＝１／（Ｓ² ＋１．４１４２Ｓ＋１）… …（１６） 図１３（Ｂ）は、図１１中の補正回路ブロック３０中の
遅延補正回路３４の具体的な回路例を示す。

【０１３９】この遅延補正回路３４は、図１３（Ａ）に
示した二次のバターワース型ＬＰＦ３１と比べて、容量
Ｃ１ａ、Ｃ２ａを取り除いた点が異なる。この遅延補正
回路３４の遅延時間は、フィルタ構成以外の要因で発生
する純粋な回路遅延となる。

【０１４０】図１４は、図１１中の補正回路ブロック３
０中の乗算器３２および積分器３３の具体的な回路例を
示す。

【０１４１】乗算器３２において、電源端子４１には電
源電圧ＶＣＣが供給され、差動入力端子４２、４３には
第１の入力信号が差動的に入力され、差動入力端子４
４、４５には第２の入力信号が差動的に入力され、２つ
の入力を乗算する。

【０１４２】ここで、上記差動入力端子４４、４５に
は、差動入力対をなすｎｐｎトランジスタＱ６１、Ｑ６
２の各ベースが対応して接続されている。そして、上記
トランジスタＱ６１、Ｑ６２のエミッタ共通接続点は電
流源Ｉ６０を介してＧＮＤノードに接続されている。

【０１４３】また、前記差動入力端子４２、４３には、
差動入力対をなすｎｐｎトランジスタＱ６３、Ｑ６４
と、差動入力対をなすｎｐｎトランジスタＱ６６、Ｑ６
５の各ベースが対応して接続されている。

【０１４４】そして、上記トランジスタＱ６３、Ｑ６４
のエミッタ共通接続点は前記トランジスタＱ６１のコレ
クタに接続されており、前記トランジスタＱ６５、Ｑ６
６のエミッタ共通接続点は前記トランジスタＱ６２のコ
レクタに接続されている。

【０１４５】そして、前記トランジスタＱ６３、Ｑ６５
のコレクタ同士が接続されて電源端子４１に接続され、
前記トランジスタＱ６４、Ｑ６５のコレクタ同士が接続
されて電流負荷Ｉ６１を介して電源端子４１に接続され
ている。

【０１４６】積分器３３は、乗算器３２から供給される
信号の高周波成分を除去するコンデンサＣ６で実現され
ており、積分出力（即ち、ＬＰＦ３１と遅延補正回路３
４の位相差に応じた情報）を積分出力端子４６から出力
する。

【０１４７】図１５は、図１４中の乗算器３２の２つの
入力信号と出力信号の波形例を示す。上記２つの入力信
号の位相差が９０°である時、出力信号を積分器３３で
積分した値は零となる。もし、上記２つの入力信号の信
号差が９０°からずれると、出力信号を積分器３３で積
分した値は入力信号の位相差に応じて変化する。

【０１４８】上記積分器３３の積分出力は図１１中のＬ
ＰＦ３１および遅延補正回路３４へ供給され、ＬＰＦ３
１の出力と遅延補正回路３４の出力の位相差は９０°に
なるように動作する。これにより、遅延補正回路３４
は、ＬＰＦ３１による遅延時間のうちのフィルタ以外の
純粋な回路遅延を忠実に発生する。

【０１４９】以上説明したように、図１１中の補正回路
ブロック３０は、ＬＰＦ３１、乗算器３２、積分器３
３、遅延補正回路３４で構成されるループ系によって、
乗算器３２への２つの入力（ＬＰＦ３１の出力信号と遅
延補正回路３４の出力信号）が９０°の位相差を発生す
るように動作する。

【０１５０】これにより、図１１の信号処理回路におい
ては、ＶＣＯ１７の出力信号の周波数に応じた電流もし
くは電圧を補正回路ブロック３０が発生し、その電流も
しくは電圧をアクティブ・フィルタ２３のカットオフ周
波数を制御する制御信号に用いることにより、前記ＶＣ
Ｏ１７の発振周波数に応じて前記アクティブ・フィルタ
２３のカットオフ周波数を制御することができる。

【０１５１】なお、図１１に示した信号処理回路の補正
回路ブロック３０では、位相情報を用いてＬＰＦ７の周
波数特性を補償するように制御したが、振幅情報を用い
てＬＰＦ７の周波数特性を補償するように制御すること
が可能であり、以下、その実施例５について説明する。

【０１５２】（実施例５）図１６は、実施例５に係る信
号処理回路を示す。

【０１５３】この信号処理回路において、２１はアナロ
グ信号が入力する再生信号入力端子、２３はアクティブ
・フィルタ、２２は再生信号出力端子である。

【０１５４】６１はＰＬＬ等のクロック信号や外部装置
からのクロック信号入力から基本周波数成分のみを通過
させるための第１のＬＰＦである。この第１のＬＰＦ６
１は、例えばＰＬＬにおけるクロック出力端子からクロ
ック信号が入力される際に、このクロック入力の３次高
調波以上の成分を十分に抑圧できる周波数特性を持たせ
るために、本例ではカットオフ周波数がクロック周波数
の１．５倍近傍の四次のバターワース型フィルタを使用
している。これにより、第１のＬＰＦ６１の出力信号に
おいて、基本周波数成分の振幅と３次高調波成分の振幅
の比は３０ｄＢ以上になり、ほぼ基本周波数成分のみと
見做すことができる。

【０１５５】なお、ここには示されていないが、図１１
の信号処理回路と同様第１のＬＰＦ６１とコンパレータ
とをループ接続してＶＣＯを形成し、このＶＣＯをＰＬ
Ｌのループ内に組み込み、ＰＬＬ中のループフィルタの
出力を第１のＬＰＦ６１の周波数特性の制御信号入力と
すれば、回路構成の簡略化が可能である。

【０１５６】６２は制御信号入力に応じてカットオフ周
波数を制御可能な第２のＬＰＦである。この第２のＬＰ
Ｆ６２は、前記第１のＬＰＦ６１から基本周波数成分の
みの正弦波信号が入力するので、その出力信号の振幅
は、入力信号振幅にクロック周波数での第２のＬＰＦ６
２のゲイン特性をかけたものとなる。

【０１５７】６３は前記制御信号入力に応じて（第２の
ＬＰＦ６２と連動して）カットオフ周波数が変化するゲ
イン補正回路であり、第２のＬＰＦ６２の直流ゲインを
補正するために用いられている。このゲイン補正回路６
３は、例えば第２のＬＰＦ６２と同じ構成を有し、その
出力信号の振幅は、入力信号振幅に第２のＬＰＦ６２の
直流ゲインをかけたものと等しくなる。

【０１５８】したがって、第２のＬＰＦ６２の出力信号
の振幅とゲイン補正回路６３の出力信号の振幅との比
は、クロック周波数における第２のＬＰＦ６２のゲイン
特性と直流ゲイン特性との比に等しくなる。

【０１５９】さらに、第２のＬＰＦ６２の出力とゲイン
補正回路６３の出力はそれぞれ増幅器６４、６５に入力
する。これらの増幅器６４、６５は同じ構成であるが、
ゲイン比はαに設定されている。

【０１６０】そして、増幅器６４、６５の出力はそれぞ
れピークホールド回路６６、６７へ入力し、これらのピ
ークホールド回路６６、６７の出力の差分信号が加算回
路６８から出力されて第２のＬＰＦ６２の制御入力とな
り、上記差分信号が零となるように第２のＬＰＦ６２の
カットオフ周波数が制御される。

【０１６１】この際、クロック入力周波数での第２のＬ
ＰＦ６２の振幅特性（入力振幅と出力振幅との比）が、
増幅器６４、６５のゲイン比αに等しくなるように自動
的に補正される。つまり、クロック入力周波数ｆ０での
第２のＬＰＦ６２のゲインをＨ（ｆ０）、第２のＬＰＦ
６２の直流ゲインをＨ（０）で表わすと、 Ｈ（ｆ０）／Ｈ（０）＝α… …（１７） となる。

【０１６２】ここで、アクティブ・フィルタ２３とし
て、第２のＬＰＦ６２に連動してカットオフ周波数が変
化するフィルタを用い、第２のＬＰＦ６２が上式（１
７）を満足する時にアクティブ・フィルタ２３として所
定の特性が得られるように制御することにより、高精度
の周波数特性を有するアクティブ・フィルタ２３を実現
することができる。

【０１６３】即ち、図１６の信号処理回路によれば、第
２のＬＰＦ６２の入力振幅と出力振幅が所定の振幅比α
となるように第２のＬＰＦ６２のカットオフ周波数を制
御することにより、周波数特性の精度の高いアクティブ
・フィルタ２３を実現することが可能になる。

【０１６４】図１６中の第２のＬＰＦ６２の具体例とし
ては、図１７に示すように、図４中に示した二次のＬＰ
Ｆ１とＬＰＦ２を縦続接続した四次のバターワース型の
ＬＰＦとほぼ同じ構成を用いることができ、図１７にお
いて図４中と対応する部分には同一符号を付している。

【０１６５】この四次のバターワース型のＬＰＦのカッ
トオフ周波数ｆｃは、前式（１２）、（１３）に記述し
たようにエミッタ抵抗和ｒｅに反比例する。したがっ
て、制御信号入力の電位を制御して図１７中に示したト
ランジスタＱ４、Ｑ１０、Ｑ１３に流れる電流を制御す
ることにより、四次のバターワース型のＬＰＦのカット
オフ周波数ｆｃを制御でき、そのカットオフ周波数ｆｃ
はトランジスタＱ４、Ｑ１０、Ｑ１３に流れる電流に比
例する。

【０１６６】図１８は、図１６中のゲイン補正回路６３
の具体例を示している。

【０１６７】このゲイン補正回路は、図１７中に示した
四次のバターワース型のＬＰＦの構成から容量Ｃ１、Ｃ
２、Ｃ３、Ｃ４を取り除いたものに等しい。このゲイン
補正回路は、厳密には、トランジスタの寄生容量の影響
によりローパスフィルタとなるが、そのカットオフ周波
数は十分に高く、クロック入力周波数でのゲイン特性は
直流でのゲイン特性と等しいと見做せる。そして、この
直流ゲイン特性は、第２のＬＰＦ６２の直流ゲイン特性
に略等しい。

【０１６８】図１９は、図１６中の第２のＬＰＦ６２の
後段側の増幅器６４およびピークホールド回路６６の具
体例を示す。

【０１６９】増幅器６４は、差動入力対をなすｎｐｎト
ランジスタＱ２７、Ｑ２８と、電流源用のｎｐｎトラン
ジスタＱ２９と、抵抗素子Ｒ４、Ｒ５、Ｒ６により構成
されている。ここで、差動入力対トランジスタＱ２７、
Ｑ２８は、ＬＰＦ６２の差動出力信号が差動入力端子を
介してベースに対応して入力し、コレクタから差動増幅
出力が得られる。

【０１７０】ピークホールド回路６６は、ｎｐｎトラン
ジスタＱ３０〜Ｑ４０と、抵抗素子Ｒ７〜Ｒ１３と、コ
ンデンサＣ５により構成されている。ここで、電流源用
のトランジスタＱ３２、Ｑ３４、Ｑ３６、Ｑ３８、Ｑ４
０は、前記増幅器６４の電流源用のトランジスタＱ２９
と同じベースバイアスが印加されている。

【０１７１】このピークホールド回路６６において、ト
ランジスタＱ３０、Ｑ３１の各エミッタが共通接続さ
れ、そのエミッタ共通接続ノードとＧＮＤノードとの間
に電流源用トランジスタＱ３２と抵抗素子Ｒ７が接続さ
れてワイヤードオア回路を構成している。そして、上記
エミッタ共通接続ノードとＧＮＤノードとの間に接続さ
れたコンデンサＣ５が電位を保持することにより、増幅
器６４の出力の最大値を保持する。

【０１７２】また、増幅器６４の差動出力ノードには、
トランジスタＱ３３、Ｑ３４、抵抗素子Ｒ８からなるエ
ミッタフォロワ回路と、トランジスタＱ３５、Ｑ３６、
抵抗素子Ｒ１１からなるエミッタフォロワ回路が接続さ
れている。上記トランジスタＱ３３、Ｑ３５のエミッタ
間には抵抗素子Ｒ９、Ｒ１０が直列に接続されており、
上記抵抗素子Ｒ９、Ｒ１０の中点が前記増幅器６４の出
力振幅の中心値を出力することになる。

【０１７３】したがって、トランジスタＱ３０、Ｑ３１
のエミッタ電位と、抵抗素子Ｒ９、Ｒ１０の中点電位と
の電位差は、増幅器６４の出力振幅の１／２を直流化し
た値である。そこで、上記抵抗素子Ｒ９、Ｒ１０の中点
電位は、トランジスタＱ３７、Ｑ３８、抵抗素子Ｒ１２
からなるエミッタフォロワ回路を通して出力され、前記
トランジスタＱ３０、Ｑ３１のエミッタ電位は、トラン
ジスタＱ３９、Ｑ４０、抵抗素子Ｒ１３からなるエミッ
タフォロワ回路を通して出力される。これらのエミッタ
フォロワ回路の出力（差動出力）はピークホールド回路
６６の出力（差動出力）となる。

【０１７４】図２０は、図１６中のゲイン補正回路６３
の後段側の増幅器６５およびピークホールド回路６７の
具体例を示す。

【０１７５】この増幅器６５およびピークホールド回路
６７は、図１９を参照して前述した増幅器６４およびピ
ークホールド回路６６と比べて、増幅器６５の負荷とし
て接続されている抵抗素子Ｒ１４、Ｒ１５、Ｒ１６の部
分が異なり、その他は同じであるので図１９中と同一符
号を付している。

【０１７６】ここで、前記増幅器６４における電流源用
トランジスタＱ２９を流れる電流値と増幅器６５におけ
る電流源用トランジスタＱ２９を流れる電流値とを等し
く設定すると、増幅器６４、６５のゲイン比αは、差動
入力対トランジスタの負荷抵抗の値によってきまる。

【０１７７】増幅器６４の差動入力対トランジスタＱ２
７、Ｑ２８の負荷抵抗Ｒ４、Ｒ５の抵抗値をＲ、増幅器
６５の差動入力対トランジスタＱ２７、Ｑ２８の負荷抵
抗Ｒ１５、Ｒ１６の抵抗値をＲ´、負荷抵抗Ｒ１４の抵
抗値を（Ｒ−Ｒ´）／２に設定すると、増幅器６４、６
５のゲイン比αは、Ｒ´／Ｒとなる。

【０１７８】図２１は、図１６中の加算回路６８の具体
例を示す。

【０１７９】この加算回路は、ピークホールド回路６６
の差動出力が反転入力端（−）および非反転入力端
（＋）の間に入力するｇｍアンプ７１と、ピークホール
ド回路６７の差動出力が非反転入力端（＋）および反転
入力端（−）の間に入力するｇｍアンプ７２と、これら
のｇｍアンプ７１、７２の各出力ノードとＧＮＤノード
との間に共通接続されたコンデンサ７４と、このコンデ
ンサ７４の電位が入力するボルテージフォロワ回路７３
とからなる。ここで、ｇｍアンプ７１、７２のゲインは
等しく設定されている。

【０１８０】上記構成の加算回路において、ピークホー
ルド回路６７の出力レベルがピークホールド回路６６の
出力レベルよりも大きい時は、ｇｍアンプ７２の電流が
ｇｍアンプ７１の電流よりも大きくなり、コンデンサ７
４がチャージされてコンデンサ７４の電位は上昇する。

【０１８１】逆に、ピークホールド回路６６の出力レベ
ルがピークホールド回路６７の出力レベルよりも大きい
時には、ｇｍアンプ７１の電流がｇｍアンプ７２の電流
よりも大きくなり、コンデンサ７４がディスチャージさ
れてコンデンサ７４の電位は下降する。

【０１８２】そして、ピークホールド回路６６の出力レ
ベルとピークホールド回路６７の出力レベルが等しい時
は、ｇｍアンプ７１の電流とｇｍアンプ７２の電流が等
しくなり、コンデンサ７４には電流が流れず、コンデン
サ７４の電位は一定値となる。

【０１８３】上記コンデンサ７４の電位がボルテージフ
ォロワ回路７３を介して図１６中の第２のＬＰＦ６２の
制御信号として入力することにより、ピークホールド回
路６６の出力レベルとピークホールド回路６７の出力レ
ベルが等しくなるように帰還がかかる。即ち、図１６中
の第２のＬＰＦ６２の出力振幅とゲイン補正回路６３の
出力振幅の比がαとなるように帰還がかかる。この結
果、第２のＬＰＦ６２の周波数特性は正確に Ｈ（ｆ０）／Ｈ（０）＝α… …（１８） となる。

【０１８４】ここで、第２のＬＰＦ６２の制御入力を図
１６中のフィルタ２３の制御入力としても用いることに
より、フィルタ２３の周波数特性を第２のＬＰＦ６２の
周波数特性と連動させて制御することができ、集積回路
の素子ばらつきを補償した高精度の周波数特性を持つフ
ィルタを実現することができる。

【０１８５】上記実施例５の信号処理回路によれば、ク
ロック信号周波数でのゲイン特性が所定の値となるよう
に帰還をかけてフィルタの周波数特性を制御することに
よってフィルタのカットオフ周波数を特定の値に正確に
設定することが可能になる。これにより、集積回路製造
上の欠点であるコンデンサの容量値のばらつきによるア
クティブ・フィルタの特性悪化を解消することができ
る。

【０１８６】＜第３の実施の形態の適用例＞図２２は、
本発明の第３の実施の形態に係る信号処理回路の一適用
例としてハードディスク装置の一例を示している。

【０１８７】図２２において、８１は磁気的に記録再生
可能なハードディスク、８２は上記ハードディスクを回
転駆動するためのスピンドルモータである。８３は上記
ハードディスク８１に対してデータの記録／再生を行う
磁気ヘッドである。記録／再生アンプ８４は、記録時は
磁気ヘッド８３に記録電流を発生し、再生時は磁気ヘッ
ド８３から得られる微弱信号を増幅する。

【０１８８】変調器８５は、“１”、“０”の二値デー
タを磁気記録に適した信号に変調する役割を有する。ア
クティブ・フィルタ８６は、記録／再生アンプ８４から
得られた再生信号を理想波形に等化する。ＰＬＬ８７
は、記録／再生アンプ８４から得られた再生信号からク
ロック信号を抽出する機能を有する。

【０１８９】復調器８８は、アクティブ・フィルタ８６
から出力する再生信号とＰＬＬ８７から出力するクロッ
ク信号を用いて、元のデータに再現する機能を有する。
制御回路８９は、変調器８５および復調器８８とホスト
コンピュータ９０との間で制御を行う機能を有する。

【０１９０】次に、ハードディスク装置の記録動作を概
略的に説明する。

【０１９１】記録されるべきデータ（記録データ）は、
ホストコンピュータ９０から制御回路８９を介して変調
器８５に送られ、磁気記録に適したデータ列に変調（変
換）され、記録／再生アンプ８４に送られる。

【０１９２】記録／再生アンプ８４は、変調器８５から
送られたデータを電流増幅して磁気ヘッド８３に記録電
流を供給し、これに応じて磁気ヘッド８３は磁束を発生
する。磁気ヘッド８３に故意に形成されているギャップ
からの漏れ磁束は、回転中のハードディスク８１に到達
する。この時、ハードディスク８１の半径方向に磁気ヘ
ッド８３を移動させることにより、ハードディスク８１
は平面的に例えば同心円状のトラック上が磁化されてい
き、データが記録される。この場合、記録と再生が同時
に行われることはない。

【０１９３】次に、ハードディスク装置の再生動作を概
説する。

【０１９４】再生は、回転中のハードディスク８１のト
ラック上の磁化情報から記録データを再現することであ
る。磁気ヘッド８３は、回転中のハードディスク８１の
トラック上の磁化情報を微弱な再生信号として検出す
る。

【０１９５】この再生信号は、記録／再生アンプ８４に
より所望の電圧に増幅された後にアクティブ・フィルタ
８６およびＰＬＬ８７に送られる。アクティブ・フィル
タ８６は、磁気記録特性によって歪んだ再生信号を修復
し、復調器８８に送る。

【０１９６】一方、ＰＬＬ８７は、再生信号からクロッ
ク信号を抽出し、元のデータに再現するために復調器８
８に送る。復調器８８は、アクティブ・フィルタ８６に
より修復された再生信号とＰＬＬ８７から出力するクロ
ック信号を用いて、元の記録データを再現する。復調器
８８で得られたデータは、制御回路８９を介してホスト
コンピュータ９０へ送る。また、ＰＬＬ８７は、クロッ
ク信号の周波数情報をアクティブ・フィルタ８６にも送
る。

【０１９７】次に、上記ハードディスク装置を本発明の
信号処理回路に関連づけて動作を説明する。

【０１９８】磁気ヘッド８３によってデータが記録され
る時、磁気ヘッド８３は静止した状態である。また、記
録データは、一定の記録周波数を用いてハードディスク
８１に記録される。磁気ヘッド８３がハードディスク８
１の内周方向へ移動した時の記録データは、その記録周
波数が低く設定される。この理由は、回転中のハードデ
ィスク８１に同じ記録密度で記録することにより、効率
的な記録を行うためである。換言すれば、記録データ量
を増大させるためである。このことによって、再生時は
再生信号の周波数が磁気ヘッド８３の物理的位置によっ
て異なってくる。磁気ヘッド８３から得られる再生信号
は、回転中のハードディスク８１の外周から内周に向か
って周波数が低くなる。

【０１９９】再生信号は、記録／再生アンプ８４を介し
てアクティブ・フィルタ８６に供給される。この時、ア
クティブ・フィルタ８６で波形を修復（等化）する際、
アクティブ・フィルタ８６のカットオフ周波数を変化さ
せる必要が生じる。この目的は、再生信号を最適に等化
し、ハードディスク装置の性能を高めるためである。

【０２００】なお、従来は、アクティブ・フィルタのカ
ットオフ周波数は、ＣＰＵなどで磁気ヘッドの位置情報
を知り、自動的にアクティブ・フィルタのカットオフ周
波数を変化させている。

【０２０１】したがって、図２２のハードディスク装置
によれば、ＣＰＵによるアクティブ・フィルタの制御が
不要になるだけでなく、精度の高いカットオフ周波数の
制御が可能となり、ハードディスク装置の特性を大幅に
改善することができる。

【０２０２】＜第１の実施の形態の他の例＞図２３は、
本発明の第１の実施の形態に係るＶＣＯの他の例を示し
ている。

【０２０３】このＶＣＯは、前述した第１の実施の形態
に係るＶＣＯと同様にフィルタの位相特性を利用してい
るが、基本的要素として、遅延量可変フィルタ103 と、
可変利得増幅器104 と、振幅検波器106 とを具備するア
ナログループ方式のものであり、付加的要素として固定
利得増幅器105 と電圧比較回路107 とを具備する。な
お、特に図示しないが、この図２３に示すＶＣＯは、図
１に示すＶＣＯと同様に第２、第３の実施の形態のＰＬ
Ｌ、信号処理回路、ハードディスク装置に適用可能であ
ることはもちろんである。

【０２０４】前記遅延量可変フィルタ103 は、入力ノー
ドと出力ノードとの間の信号遅延量が制御入力ノード10
1 から入力する制御信号（電圧もしくは電流）に応じて
制御されるものである。この場合、使用素子数が少なく
て遅延時間が少なく、高周波動作に適したものを用いる
ことが望ましい。

【０２０５】前記可変利得増幅器104 は、利得可変制御
入力に応じた増幅利得を有し、遅延量可変フィルタ103
の出力信号を増幅し、遅延量可変フィルタ103 の入力ノ
ードへ正帰還させるものである。この場合、フィルタ10
3 の特性上、フィルタ103 で扱う信号振幅は制限される
ので、それに対応して可変利得増幅器104 の出力信号の
信号振幅を制限することが望ましい。

【０２０６】前記振幅検波器106 は、前記可変利得増幅
器104 の出力信号の振幅を検出（本例では、固定利得増
幅器105 の出力信号の振幅を検出）し、可変利得増幅器
104の出力信号の振幅が実質的に所望の一定値となるよ
うに制御するための負帰還信号を生成して可変利得増幅
器104 の利得可変制御入力として供給するものである。
この場合、振幅検波器106 として、単一の周波数スペク
トルを有する波形、例えば正弦波を検波するタイプの高
周波動作に適した振幅検波器が用いられる。この正弦波
検波型の振幅検波器106 として、既知の同期検波器など
を使用してもよいが、後述するように回路的に工夫され
たものを使用することが望ましい。

【０２０７】上記した図２３のＶＣＯは、遅延量可変フ
ィルタ103 と可変利得増幅器104 によりアナログ信号の
正帰還系が形成され、可変利得増幅器104 、固定利得増
幅器105 および振幅検波器106 によりアナログ信号の負
帰還系が形成されており、発振条件（帰還位相、帰還レ
ベル）を満たすように構成されている。これにより、遅
延量可変フィルタ103 は、制御入力ノード101 からの制
御信号入力に応じた周波数の正弦波信号を出力する。

【０２０８】なお、遅延量可変フィルタ103 は、ＢＰＦ
（バンドパスフィルタ）、ＬＰＦのいずれでもよい。Ｂ
ＰＦの場合は、中心周波数（カットオフ周波数）におい
て入力信号と出力信号の位相が同相であり、このＢＰＦ
の出力信号を同相のまま帰還させるように正帰還ループ
を構成すればよく、ＢＰＦの構成も簡単である。

【０２０９】これに対して、ＬＰＦの場合には、カット
オフ周波数において入力信号と出力信号の位相が逆相で
あり、このＬＰＦの出力信号の位相を１８０度シフトし
て帰還させるように正帰還ループを構成すればよい。

【０２１０】なお、前記固定利得増幅器105 は、可変利
得増幅器104 と振幅検波器106 との間に挿入接続され、
可変利得増幅器104 の出力信号を振幅検波器106 で必要
とするレベルまで増幅するものであるが、振幅検波器10
6 に増幅機能を持たせることにより固定利得増幅器105
を省略してもかまわない。いずれの場合も、可変利得増
幅器104 において過大な増幅機能を持たせる必要がなく
なることから、正帰還ループ内での信号増幅に伴う遅延
時間を少なくしてＶＣＯの周波数特性変動を抑えること
ができ、高周波領域の信号を安定して発振させることが
可能になる。

【０２１１】また、前記電圧比較回路107 は、固定利得
増幅器105 の出力信号（正弦波信号）を二値化し、ＶＣ
Ｏ出力信号としてパルス信号列を出力するものである
が、ＶＣＯの使用目的によっては正弦波を増幅するだけ
の機能でもかまわない。

【０２１２】また、図２３中の構成要素である遅延量可
変フィルタ103 、可変利得増幅器104 、固定利得増幅器
105 および振幅検波器106 は、ＬＳＩチップ内で特に問
題となるノイズに起因するＶＣＯ出力の周波数変動（ジ
ッタ）の発生を低減するために、それぞれ差動構成のも
のを使用することが望ましい。

【０２１３】上記したように図２３のＶＣＯによれば、
制御信号入力に応じて遅延量が制御される遅延量可変フ
ィルタ103 の出力信号を可変利得増幅器104 および振幅
検波器106 を含むＡＧＣ回路で一定レベルに制御して遅
延量可変フィルタ103 の入力側に正帰還させる方式にお
いて、遅延量可変フィルタ103 やＡＧＣ回路の振幅検波
器106 などに高周波動作に適したものを用いることによ
り、数百ＭＨｚを超える信号を安定して発振することが
可能になり、集積回路での実現が容易であって安価な製
品を供給することができる。

【０２１４】次に、図２３中の各構成要素の詳細を説明
する。

【０２１５】図２４は、図２３中の遅延量可変フィルタ
103 の一例としてバイポーラトランジスタを用いて構成
された具体例を示している。

【０２１６】図２４において、Ｑ１〜Ｑ９はそれぞれｎ
ｐｎトランジスタ、Ｃ１およびＣ２は容量素子、Ｒ１お
よびＲ２は抵抗素子、Ｉ１は定電流源、ＶCCは電源電
位、ＧＮＤは接地電位、101 は制御入力ノード、241 お
よび242 は差動入力信号電圧が入力する入力ノード、24
3 および244 は差動出力信号電圧が出力する出力ノード
である。

【０２１７】即ち、トランジスタＱ２は、コレクタ・ベ
ース相互が接続され、コレクタがＶCCノードに接続され
ており、エミッタがトランジスタＱ１のコレクタに接続
されるとともにトランジスタＱ７のベースに接続されて
いる。

【０２１８】トランジスタＱ６は、コレクタ・ベース相
互が接続され、コレクタがＶCCノードに接続され、エミ
ッタがトランジスタＱ１のベースに接続されるとともに
トランジスタＱ７のコレクタに接続されている。つま
り、トランジスタＱ１とＱ７は、互いのベース・コレク
タが交差接続されている。

【０２１９】そして、前記トランジスタＱ１およびＱ７
の各エミッタ間に容量Ｃ１が接続され、各コレクタ間に
容量Ｃ２が接続されている。

【０２２０】差動対をなす入力トランジスタＱ３および
Ｑ５は、各コレクタが対応して前記トランジスタＱ１お
よびＱ７のエミッタに接続されており、エミッタ共通接
続ノードとＧＮＤノードとの間に電流源用の１個のトラ
ンジスタＱ４のコレクタ・エミッタ間と抵抗素子Ｒ２と
が直列に接続されている。

【０２２１】上記差動対をなす入力トランジスタＱ３お
よびＱ５は、各ベースに差動の帰還入力信号が入力し、
各コレクタから差動出力信号が取り出される。

【０２２２】一方、ＶCCノードとＧＮＤノードとの間に
定電流源Ｉ１、トランジスタＱ８のコレクタ・エミッタ
間および抵抗素子Ｒ１が直列に接続されており、ＶCCノ
ードと上記トランジスタＱ８のベースとの間にトランジ
スタＱ９のコレクタ・エミッタ間が接続されている。そ
して、上記トランジスタＱ９のベースは前記トランジス
タＱ８のコレクタに接続されており、このトランジスタ
Ｑ８のベースは前記電流源用のトランジスタＱ４のベー
スに接続されている。上記トランジスタＱ８、Ｑ９、Ｑ
４および抵抗Ｒ２、Ｒ１はカレントミラー回路を構成し
ている。そして、制御入力ノード101 からの制御信号が
前記定電流源Ｉ１に入力し、この電流源Ｉ１の電流が制
御信号入力に応じて変化するように構成されている。

【０２２３】なお、本例では、トランジスタＱ１、Ｑ７
の各エミッタ間に容量Ｃ１が直接に接続されているが、
実質的にＱ１、Ｑ７の各エミッタ間に容量Ｃ１が接続さ
れていればよい。また、本例では、トランジスタＱ１、
Ｑ７の各コレクタ間に容量Ｃ２が直接に接続されている
が、実質的にＱ１、Ｑ７の各コレクタ間に容量Ｃ２が接
続されていればよい。

【０２２４】上記構成のフィルタにおいては、制御信号
入力に応じて変化する電流源Ｉ１の電流に比例した電流
がトランジスタＱ４に流れ、結果として、制御信号入力
に応じてカットオフ周波数が変化し、遅延量特性（位相
特性）が変化する。

【０２２５】図２４に示した回路の入力ノード241 およ
び242 から出力ノード243 および244 までの伝達関数Ｇ
（ｓ）を、前述したＬＰＦに関する式（１）〜（１１）
と同様の手順により求めると、次式が得られる。

【０２２６】

【数１２】

【０２２７】上式（１９）中、Ｓはラプラス演算子、ω
ｎは角周波数であり、式（１９）の伝達関数から、図２
４中のトランジスタＱ１〜Ｑ７および容量Ｃ１およびＣ
２の回路特性は二次のＢＰＦ（バンドパスフィルタ）の
伝達関数を持つことが分かる。そして、フィルタ回路の
伝達関数の一般式より、角周波数ωｎ、選択度Ｑ、容量
Ｃ１の値Ｃ1 、容量Ｃ２の値Ｃ2 の関係を求めると、次
式のように示される。

【０２２８】

【数１３】

【０２２９】

【数１４】

【０２３０】上式（２０）から、角周波数ωｎは容量値
とショックレーのエミッタ抵抗ｒｅとで決まり、上式
（２１）から、Ｑは二つの容量値Ｃ1 、Ｃ2 の比で決ま
ることが分かる。

【０２３１】上式（２０）中、エミッタ抵抗ｒｅは、ト
ランジスタのコレクタ電流の大きさによって一義的に決
まるものであり、次式で与えられる。

【０２３２】 ｒｅ＝ｋ・Ｔ／ｑ・Ｉｃ （Ω） ・・・（２２） である。ここで、ｋはボルツマン定数、ｑは電荷量、Ｔ
は絶対温度である。

【０２３３】上記したＢＰＦの位相特性は、前式（１
９）から明らかなように、カットオフ周波数で位相角０
°の性質を持つ。

【０２３４】なお、図２４のフィルタ回路で扱う信号振
幅は、大振幅になるとカットオフ周波数で位相角の値が
所望値０°からずれてしまうので、１０ｍＶ程度が好ま
しい。また、図２４のフィルタ回路において、トランジ
スタＱ２、Ｑ６に代えてそれぞれダイオードを用いても
よい。

【０２３５】図２５は、図２３中の可変利得増幅器104
の一具体例を示している。

【０２３６】図２５において、ｎｐｎトランジスタＱ２
１およびＱ２２は、エミッタ同士が共通に接続されて差
動対をなし、各コレクタとＶCCノードとの間に接続され
た負荷抵抗Ｒ２１およびＲ２２、エミッタ共通接続ノー
ドとＧＮＤノードとの間に接続された電流源Ｉ２１とと
もに差動増幅器を構成している。上記トランジスタＱ２
１およびＱ２２の各ベースは差動入力ノード201 ，202
に接続され、各コレクタは差動出力ノード203 ，204 に
接続されている。

【０２３７】そして、ＶCCノードと前記エミッタ共通接
続ノードとの間には、利得制御用の電流源Ｉ２２が接続
されている。この利得制御用の電流源Ｉ２２の電流値と
前記差動増幅器の電流源Ｉ２１の電流値との関係は、Ｉ
２１＞Ｉ２２となるように設定されている。つまり、利
得制御用の電流源Ｉ２２の出力電流（利得制御電流）が
利得制御ノード205 を経て差動増幅器の電流源Ｉ２１に
流れ込むように接続されている。

【０２３８】図２５に示した差動構成の可変利得増幅器
の利得は、差動対トランジスタＱ２１、Ｑ２２のコレク
タ電流と負荷抵抗Ｒ２１、Ｒ２２によって決まる。本例
では、利得制御用の電流源Ｉ２２の電流値が変化するこ
とにより、差動対トランジスタＱ２１、Ｑ２２のコレク
タ電流（Ｉ２１−Ｉ２２）が変化し、差動増幅器の利得
が制御される。なお、この可変利得増幅器の出力信号の
振幅は、前述したようにフィルタ103 で扱う信号振幅の
制限上、例えば１０ｍＶ程度となるように設計されてい
る。

【０２３９】図２６は、図２３中の固定利得増幅器105
の一具体例を示している。

【０２４０】前記したように可変利得増幅器104 から供
給される信号の振幅は１０ｍＶ程度であり、この程度の
信号振幅を直接に振幅検波器106 で検波するには精度面
で不具合があり、寄生遅延によるＣＶＯの周波数特性低
下を招くことなく振幅検波器106 での検波精度を高める
ために、正帰還ループの外で信号を増幅するのが好まし
い。また、振幅検波器106 に入力する信号に直流オフセ
ット電圧が生じると検波精度に悪影響を及ぼすので、固
定利得増幅器105 の出力から直流オフセット電圧を除去
するために、固定利得増幅器105 はＨＰＦ（ハイパスフ
ィルタ）の機能を有するように構成することが好まし
い。

【０２４１】即ち、図２６において、ｎｐｎトランジス
タＱ４１およびＱ４２は、それぞれ対応して各エミッタ
とＧＮＤノードとの間に電流源Ｉ４１および電流源Ｉ４
２が接続され、各コレクタとＶCCノードとの間に負荷抵
抗Ｒ２１およびＲ２２が接続され、各エミッタ間に抵抗
素子Ｒ４３およびコンデンサＣ４１の直列回路が接続さ
れており、上記トランジスタＱ４１およびＱ４２の各ベ
ースは差動入力ノード401 ，402 に接続され、各コレク
タは差動出力ノード403 ，404 に接続されている。

【０２４２】図２６に示した差動構成の固定利得増幅器
は、トランジスタＱ４１およびＱ４２の各エミッタ間に
接続された抵抗素子Ｒ４３およびコンデンサＣ４１から
なるＨＰＦにより、前述した直流オフセット電圧を除去
する役割を有する。

【０２４３】図２７は、図２３中の正弦波検波型の振幅
検波器106 の一具体例を示している。

【０２４４】図２７において、ｎｐｎトランジスタＱ５
１およびＱ５２は、エミッタ同士が共通に接続されて差
動対をなし、エミッタ共通接続ノードとＧＮＤノードと
の間に接続された第１の電流源Ｉ５２とともに第１の差
動増幅器を構成しており、上記トランジスタＱ５１およ
びＱ５２の各ベースは対応して差動入力ノード501 ，50
2 に接続されている。この場合、トランジスタＱ５１お
よびＱ５２の電流駆動能力（エミッタサイズあるいはト
ランジスタ数）が異なり、本例ではトランジスタＱ５１
のサイズがトランジスタＱ５２のサイズの４倍である。

【０２４５】一方、ｎｐｎトランジスタＱ５３およびＱ
５４は、エミッタ同士が共通に接続されて差動対をな
し、エミッタ共通接続ノードとＧＮＤノードとの間に接
続された第２の電流源Ｉ５３とともに第２の差動増幅器
を構成しており、上記トランジスタＱ５３およびＱ５４
の各ベースは対応して前記差動入力ノード502 ，501 に
接続されている。この場合、トランジスタＱ５３および
Ｑ５４の電流駆動能力（エミッタサイズあるいはトラン
ジスタ数）が異なり、本例ではトランジスタＱ５３のサ
イズがトランジスタＱ５４のサイズの４倍である。

【０２４６】上記２つの差動増幅器におけるサイズが大
きい方の一方のトランジスタのコレクタ同士、サイズが
小さい方の他方のトランジスタのコレクタ同士が接続さ
れており、本例では、トランジスタＱ５１およびＱ５３
のコレクタ共通接続ノードはＶCCノードに直接に接続さ
れ、ＶCCノードとトランジスタＱ５２およびＱ５４のコ
レクタ共通接続ノードとの間に第３の電流源用のｐｎｐ
トランジスタＱ５６のエミッタ・コレクタ間が接続され
ている。

【０２４７】一方、ＶCCノードとＧＮＤノードとの間に
は、ｐｎｐトランジスタＱ５５のエミッタ・コレクタ間
および電流源Ｉ５１が直列に接続されており、このトラ
ンジスタＱ５５はベース・コレクタ相互が接続されてい
る。そして、上記トランジスタＱ５５と前記トランジス
タＱ５６はベース同士が接続されており、カレントミラ
ー回路を形成しており、トランジスタＱ５５のコレクタ
電流とトランジスタＱ５６のコレクタ電流は等しい（あ
るいは比例する）。この場合、上記トランジスタＱ５５
とトランジスタＱ５６の各コレクタ間に、抵抗素子Ｒ５
１およびコンデンサＣ５１の直列回路が接続されてお
り、この抵抗素子Ｒ５１およびコンデンサＣ５１は高周
波成分を除去するＬＰＦの機能を有する。

【０２４８】さらに、前記トランジスタＱ５６に並列に
ｐｎｐトランジスタＱ５７のエミッタ・コレクタ間が接
続されており、このトランジスタＱ５７はベース・コレ
クタ相互が接続されている。そして、上記トランジスタ
Ｑ５７とｐｎｐトランジスタＱ５８はエミッタ同士・ベ
ース同士が接続されており、カレントミラー回路を形成
しており、トランジスタＱ５７のコレクタ電流とトラン
ジスタＱ５８のコレクタ電流は等しい（あるいは比例す
る）。上記トランジスタＱ５８のコレクタと電流出力ノ
ード503 との間には、高周波成分を除去するためＬＰＦ
が挿入されることが望ましい。このＬＰＦの一例は、前
記トランジスタＱ５８のコレクタと電流出力ノード503
との間に挿入された抵抗素子Ｒ５２と、前記トランジス
タＱ５８のコレクタとＧＮＤノードとの間に接続された
コンデンサＣ５２からなる。

【０２４９】ここで、前記トランジスタＱ５７、Ｑ５８
および電流出力ノード（振幅検波出力ノード）503 は、
図２５に示した可変利得増幅器における利得制御用の電
流源Ｉ２２および利得制御ノード205 に対応している。

【０２５０】次に、図２７に示した差動構成の正弦波検
波型の振幅検波器の動作について説明する。

【０２５１】前述したように、トランジスタＱ５５とＱ
５６はカレントミラー回路を構成しており、トランジス
タＱ５６から供給される電流は電流源Ｉ５１の電流値と
等しい。ここでは、電流源Ｉ５１の電流値を電流源Ｉ５
２の電流値の半分に設定し、電流源Ｉ５３の電流値を前
記電流源Ｉ５２の電流値と等しく設定している。

【０２５２】まず、差動入力ノード501 、502 が無信号
時（入力ノード501 、502 間の電圧差が零）の場合を説
明する。トランジスタＱ５１のエミッタサイズがトラン
ジスタＱ５２のエミッタサイズの４倍に設定されている
ので、無信号時には、トランジスタＱ５１のコレクタ電
流とＱ５２のコレクタ電流との電流比は前述したように
４対１の割合であり、トランジスタＱ５１の方が多い。
同様に、トランジスタＱ５３のコレクタ電流とＱ５４の
コレクタ電流との電流比は４対１の割合でトランジスタ
Ｑ５３の方が多い。

【０２５３】次に、無信号時におけるトランジスタＱ５
２、Ｑ５４の各コレクタ接続ノードの電流を考察する。
電流源Ｉ５２の電流値をＩｃで表わすと、前述したよう
にトランジスタＱ５６のコレクタ電流はＩｃ／２であ
る。一方、トランジスタＱ５２のコレクタ電流とトラン
ジスタＱ５４のコレクタ電流の和は２・Ｉｃ／５であ
る。無信号時は、トランジスタＱ５６のコレクタ電流
が、トランジスタＱ５２とＱ５４のコレクタ電流和より
多く、トランジスタＱ５６は飽和してそのコレクタ電位
はエミッタ電位とほぼ等しくなる。したがって、トラン
ジスタＱ５７はカットオフ状態となり、トランジスタＱ
５８のコレクタ電流も流れず、電流出力ノード５３に電
流は供給されない。

【０２５４】次に、差動入力ノード501 、502 に正弦波
信号が印加された場合を説明する。

【０２５５】トランジスタＱ５１とＱ５２のコレクタ電
流比は、前述したように無信号時には４対１であるが、
差動入力ノード501 、502 に信号が印加された場合は、
トランジスタＱ５１とＱ５２のコレクタ電流比が印加信
号振幅に応じて異なってくる。この場合、大きな信号が
印加されると、トランジスタＱ５１とＱ５２のコレクタ
電流比は１対１まで近づく。例えば電流源Ｉ５２の電流
が100 μＡであると想定すると、トランジスタＱ５１と
Ｑ５２のコレクタ電流はそれぞれ50μＡになる。トラン
ジスタＱ５１とＱ５２のコレクタ電流比（トランジスタ
Ｑ５２のコレクタ電流をトランジスタＱ５１のコレクタ
電流で割った値）をＫで表わすと、その範囲は次式の領
域になる。

【０２５６】 （１／Ｎ）≦Ｋ≦１ ・・・（２３） ここで、ＮはトランジスタＱ５２のエミッタサイズに対
するＱ５１のエミッタサイズの倍率である。

【０２５７】トランジスタＱ５３とＱ５４のコレクタ電
流比の関係も、前述したトランジスタＱ５１とＱ５２の
コレクタ電流比の関係と同様である。

【０２５８】前式（２３）中のＮとして、本例では４を
想定したので、電流源Ｉ５２の電流を100 μＡとする
と、トランジスタＱ５２に流れる電流は20μＡから50μ
Ａの範囲である。図２７に示したように、トランジスタ
Ｑ５２とＱ５４のコレクタは共通接続されているので、
これらのトランジスタＱ５２、Ｑ５４に流れる合計電流
は40μＡから100 μＡの範囲となる。ここで、トランジ
スタＱ５６から供給される電流は50μＡに設定されてい
るので、差動入力ノード501 、502 に信号が印加され、
前記トランジスタＱ５２、Ｑ５４の合計電流がトランジ
スタＱ５６のコレクタ電流より多くなると、その差電流
はトランジスタＱ５７から供給される。このトランジス
タＱ５７とＱ５８はカレントミラー回路を形成してお
り、トランジスタＱ５８のコレクタ電流はトランジスタ
Ｑ５７のコレクタ電流と同等の電流値である。

【０２５９】したがって、前記差電流（トランジスタＱ
５８に流れるコレクタ電流）は抵抗素子Ｒ５２を介して
電流出力ノード503 に供給され、この電流出力ノード50
3 の出力電流により図２５に示した可変利得増幅器の利
得が制御される。なお、前記（２３）式において、所望
の信号振幅に収束されたときのＫの値が、範囲の中心程
度となるように設定されるのが好ましい。

【０２６０】図２８は、図２５に示した可変利得増幅器
における出力信号の時間経過に対する信号振幅の収束特
性をシミュレーションした結果を示している。図２８
中、横軸は時間、縦軸は信号振幅である。この特性か
ら、電源電圧を印加してから信号出力波形が所望の信号
振幅に収束するまで動作が確認できる。

【０２６１】即ち、図２７の差動構成の正弦波検波型の
振幅検波器は、ＶCCノードとＧＮＤノードとの間に並列
に接続された第１の差動増幅器および第２の差動増幅器
を具備し、各差動増幅器はサイズが異なる２つのトラン
ジスタが差動対をなすように接続されてなり、各差動対
トランジスタは、サイズが大きい方の一方のトランジス
タの出力電極同士が第１のノードに接続されるとともに
サイズが小さい方の他方のトランジスタの出力電極同士
が第２のノードに接続されている。そして、差動入力ノ
ード501 、502 の差動入力信号の振幅を、前記第１のノ
ードと第２のノードの相対的な電流変化として検出し、
検出出力（本例では検出電流）を出力ノード503 に出力
する機能を有する。本例では、前記第１の差動増幅器の
差動対トランジスタはＧＮＤノードとの間に第１の電流
源Ｉ52が接続され、前記第２の差動増幅器の差動対トラ
ンジスタはＧＮＤノードとの間に第２の電流源Ｉ53が接
続され、前記第１のノードは直接にＶCCノードに接続さ
れ、ＶCCノードと前記第２のノードとの間には第３の電
流源Ｑ56が接続されており、前記第１の電流源Ｉ52の電
流値と前記第２の電流源Ｉ53の電流値とは等しく、前記
第３の電流源Ｑ56の電流値は前記第１の電流源Ｉ52の電
流値より小さく設定されており、前記第２のノードの電
流変化を検波出力として取り出すことを特徴とする。

【０２６２】なお、図２７の差動構成の正弦波検波型の
振幅検波器に代えて、他の正弦波検波型の振幅検波器、
例えば図２９に示すような差動構成の乗算（二乗）型の
同期検波器を用いることも可能である。

【０２６３】この同期検波器は、第１の差動対トランジ
スタ291 と第２の差動対トランジスタ292 とは、各一方
のトランジスタのコレクタ同士が共通に接続され、とも
に負荷抵抗293 を介してＶCCノードに接続されている。
前記第１の差動対トランジスタ291 のエミッタ共通接続
ノードに接続されているトランジスタと前記第２の差動
対トランジスタ292 のエミッタ共通接続ノードに接続さ
れているトランジスタとは第３の差動対トランジスタ29
4 をなし、この第３の差動対トランジスタ294のエミッ
タ共通接続ノードとＧＮＤノードとの間に電流源295 が
接続されている。

【０２６４】そして、差動入力信号が入力するエミッタ
フォロア回路296 の差動出力信号は、前記第１の差動対
トランジスタ291 および第２の差動対トランジスタ292
に入力するとともに、レベルシフト回路297 を介して前
記第３の差動対トランジスタ294 に入力する。

【０２６５】なお、前述した図２７の構成の振幅検波器
は、図２９に示したようにＶCCノードとＧＮＤノードと
の間にトランジスタが二段に接続されてなる乗算型の同
期検波器と比べて、低電源電圧での動作が可能であるほ
か、高速動作が可能であり、高周波信号の振幅検波に好
適である。

【０２６６】

【発明の効果】上述したように本発明のＶＣＯによれ
ば、制御信号入力に応じて遅延量が制御される遅延量可
変フィルタの出力信号を二値化したパルス信号を所望の
レベルで遅延量可変フィルタの入力側に正帰還させるこ
とにより、ＡＧＣ回路を省略して構成を簡素化でき、集
積回路での実現が容易であって安価な製品を供給するこ
とができる。

【０２６７】また、本発明のＶＣＯによれば、制御信号
入力に応じて遅延量が制御される遅延量可変フィルタの
出力信号をＡＧＣ回路で実質的に一定レベルに制御して
遅延量可変フィルタの入力側に正帰還させる方式におい
て、ＡＧＣ回路の振幅検波器などの構成を工夫すること
により、高周波領域、特に数百ＭＨｚを超える信号を安
定して発振し、集積回路での実現が容易であって安価な
製品を供給することができる。

【０２６８】また、本発明のＰＬＬによれば、本発明の
ＶＣＯを組み入れることによって、安定したＰＬＬ動作
および品質の高いクロックを発生することができるの
で、これを搭載したストレージ機器などにおけるデータ
の誤読率を大幅に改善し、装置の信頼性を高めるととも
に生産性の効率化を図ることができる。

【０２６９】また、本発明の信号処理回路によれば、本
発明のＰＬＬとアクティブ・フィルタを連動させ、ＰＬ
Ｌ中のＶＣＯの制御入力電圧をアクティブ・フィルタの
カットオフ周波数を設定する制御信号に用いることによ
って、ＰＬＬへの入力クロック周波数とアクティブ・フ
ィルタのカットオフ周波数を一致または比例させること
が可能となる。これにより、集積回路製造上の欠点であ
るコンデンサの容量値のばらつきによるアクティブ・フ
ィルタの特性悪化を解消することができる。

【０２７０】また、本発明の信号処理回路に補正回路を
付加することによって、ＶＣＯ中の寄生遅延が無視でき
なくなる高周波領域でも、アクティブ・フィルタのカッ
トオフ周波数を精度良く制御することができる。この場
合、本発明のＶＣＯと連動させることによって、簡単な
回路構成で実現できるので、集積回路の製造コストを上
昇させることなく廉価な集積回路を供給することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＶＣＯを示す
ブロック図。

【図２】図１に示すＶＣＯの一具体例を示すブロック
図。

【図３】図２中のＬＰＦの周波数対振幅特性、周波数対
位相特性、周波数対遅延特性（相遅延特性）の一例を示
す特性図。

【図４】図２に示すＶＣＯの一具体例を示す回路図。

【図５】図４中のＬＰＦ１の等価回路を示す図。

【図６】本発明の第２の実施の形態に係るＰＬＬを示す
ブロック図。

【図７】本発明の第３の実施の形態に係る信号処理回路
の一実施例を示すブロック図。

【図８】図７中のＶＣＯの遅延に着目した構成要素を模
式的に示すブロック図およびそれを伝達関数で表現する
ブロック図。

【図９】図８（Ｂ）中の寄生遅延３６の周波数対振幅特
性、周波数対位相特性、周波数対振幅遅延特性（相遅延
特性）の一例を示す特性図。

【図１０】図３（Ａ）乃至（Ｃ）に示した周波数特性を
持つＶＣＯの発振ループに図８（Ｂ）中に示した寄生遅
延３６が含まれる時の周波数特性を示す図。

【図１１】図７の信号処理回路の変形例を示すブロック
図。

【図１２】図１１中の補正回路ブロック３０に含まれる
ＬＰＦ３１が二次のバターワース型ＬＰＦにより構成さ
れている場合の周波数対振幅特性および周波数対位相特
性の一例を示す特性図。

【図１３】図１１中の補正回路ブロック３０に含まれる
ＬＰＦ３１が二次のバターワース型ＬＰＦにより構成さ
れている場合の具体例を示す回路図。

【図１４】図１１中の補正回路ブロック３０中の乗算器
３２および積分器３３の具体例を示す回路図。

【図１５】図１４中の乗算器の２つの入力信号と１つの
出力信号の波形例を示す図。

【図１６】本発明の第３の実施の形態に係る信号処理回
路の他の実施例を示すブロック図。

【図１７】図１６中の第２のＬＰＦ６２の具体例を示す
回路図。

【図１８】図１６中のゲイン補正回路６３の具体例を示
す回路図。

【図１９】図１６中の増幅器６４およびピークホールド
回路６６の具体例を示す回路図。

【図２０】図１６中の増幅器６５およびピークホールド
回路６７の具体例を示す回路図。

【図２１】図１２中の加算回路６８の具体例を示す回路
図。

【図２２】本発明の第３の実施の形態に係る信号処理回
路の一適用例としてハードディスク装置の一例を示すブ
ロック図。

【図２３】本発明の第１の実施の形態の他の例に係るＶ
ＣＯを示すブロック図。

【図２４】図２３中のフィルタの一具体例を示す回路
図。

【図２５】図２３中の可変利得増幅器の一具体例を示す
回路図。

【図２６】図２３中の固定利得増幅器の一具体例を示す
回路図。

【図２７】図２３中の振幅検波器の一具体例を示す回路
図。

【図２８】図２５の可変利得増幅器の出力信号振幅の収
束特性の一例を示す特性図。

【図２９】図２３中の振幅検波器の他の具体例として乗
算（二乗）型の同期検波器を示す回路図。

【図３０】従来のＶＣＯの一例を示すブロック図。

【符号の説明】

５…制御入力ノード、 ６…クロック出力ノード、 ７…四次のバターワース型のＬＰＦ、 ８…電圧比較回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾見 克之 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内 (72)発明者 白松 敏夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 後藤 修康 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 橋本 勝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5D044 BC01 BC02 CC02 CC04 GM14 GM18 GM26 5J106 AA04 BB01 BB03 CC00 CC02 CC21 CC38 CC39 CC41 CC45 CC59 DD32 EE11 GG01 GG06 HH01 KK22 KK36 KK37 LL01 LL04

Claims (20)

【特許請求の範囲】
1. 【請求項１】 制御入力ノードから入力する制御信号に
   応じて遅延量が制御される遅延量可変フィルタと、 前記遅延量可変フィルタの出力信号を二値化したパルス
   信号を所望のレベルで前記遅延量可変フィルタの入力へ
   正帰還させる帰還ループ回路とを具備することを特徴と
   する電圧制御発振器。
2. 【請求項２】 前記帰還ループ回路は、前記遅延量可変
   フィルタの出力信号を二値化するとともに所望の振幅に
   制限する電圧比較回路を有することを特徴とする請求項
   １記載の電圧制御発振器。
3. 【請求項３】 前記遅延量可変フィルタは、制御信号に
   応じてカットオフ周波数が制御されることにより遅延量
   が制御される遅延量可変ローパスフィルタが用いられて
   おり、 前記帰還ループ回路は前記遅延量可変フィルタの出力信
   号を反転させる反転機能を有することを特徴とする請求
   項１または２記載の電圧制御発振器。
4. 【請求項４】 前記遅延量可変ローパスフィルタは、信
   号位相が１８０°シフトする周波数に対して０．５〜２
   倍の範囲の周波数領域内にカットオフ周波数が設定され
   ていることを特徴とする請求項３記載の電圧制御発振
   器。
5. 【請求項５】 前記遅延量可変ローパスフィルタは、信
   号位相が１８０°シフトする周波数に対応してカットオ
   フ周波数が設定された四次のバターワース型ローパスフ
   ィルタが用いられることを特徴とする請求項３記載の電
   圧制御発振器。
6. 【請求項６】 前記四次のバターワース型ローパスフィ
   ルタは、第１の二次のローパスフィルタと第２の二次の
   ローパスフィルタとが縦続接続されてなり、 前記第１の二次のローパスフィルタは、 第１電極、第２電極および制御電極を有し、前記第１電
   極および制御電極が接続された第１のトランジスタと、 前記第１のトランジスタの第２電極に第１電極が接続さ
   れた第２のトランジスタと、 第１電極、第２電極および制御電極を有し、前記第１電
   極および制御電極が接続され、第２電極が前記第２のト
   ランジスタの制御電極に接続された第３のトランジスタ
   と、 前記第３のトランジスタの第２電極に第１電極が接続さ
   れ、前記第２のトランジスタに対して互いの制御電極・
   第１電極が交差接続された第４のトランジスタと、 実質的に前記第２のトランジスタと第４のトランジスタ
   の各第２電極間に接続された第１の容量と、 実質的に前記第２のトランジスタと第４のトランジスタ
   の各第１電極間に接続された第２の容量とを具備し、 前記第２のトランジスタの第２電極および前記第４のト
   ランジスタの第２電極を差動電流入力とし、第２のトラ
   ンジスタの第１電極および第４のトランジスタの第１電
   極を差動電圧出力とし、 前記第２の二次のローパスフィルタは、 第１電極、第２電極および制御電極を有する第５のトラ
   ンジスタと、 前記第５のトランジスタの第２電極に第１電極が接続さ
   れた第６のトランジスタと、 前記第６のトランジスタの制御電極に第２電極が接続さ
   れた第７のトランジスタと、 前記第７のトランジスタの第２電極に第１電極が接続さ
   れ、前記第６のトランジスタに対して互いの制御電極・
   第１電極が交差接続された第８のトランジスタと、 実質的に前記第６のトランジスタと第８のトランジスタ
   の各第２電極間に接続された第３の容量と、 実質的に前記第６のトランジスタと第８のトランジスタ
   の各第１電極間に接続された第４の容量と、 前記第６のトランジスタの第２電極に接続された第１の
   電流源と、 前記第８のトランジスタの第２電極に接続された第２の
   電流源とを具備し、 前記第５のトランジスタの制御電極および前記第７のト
   ランジスタの制御電極を差動電圧入力とし、第６のトラ
   ンジスタの第２電極および第８のトランジスタの第２電
   極を差動電圧出力とすることを特徴とする請求項５記載
   の電圧制御発振器。
7. 【請求項７】 制御入力ノードから入力する制御信号に
   応じて信号遅延量が制御される遅延量可変フィルタと、 利得可変制御入力に応じた増幅利得を有し、前記遅延量
   可変フィルタの出力信号を増幅し、前記遅延量可変フィ
   ルタの入力へ正帰還させる可変利得増幅器と、 前記可変利得増幅器の出力信号の振幅を検波し、前記可
   変利得増幅器の出力信号の振幅が実質的に所望の一定値
   となるように制御するための負帰還信号を生成して前記
   可変利得増幅器の利得可変制御入力として供給する正弦
   波検波型の振幅検波器とを具備することを特徴とする電
   圧制御発振器。
8. 【請求項８】 前記遅延量可変フィルタはバンドパスフ
   ィルタであり、 前記可変利得増幅器は、前記バンドパスフィルタの正弦
   波出力信号と同相の信号を帰還させることを特徴とする
   請求項７記載の電圧制御発振器
9. 【請求項９】 前記可変利得増幅器と前記振幅検波器と
   の間に挿入接続され、前記可変利得増幅器の出力信号を
   増幅する固定利得増幅器をさらに具備し、 前記固定利得増幅器は、ハイパスフィルタの機能を有す
   ることを特徴とする請求項７または８記載の電圧制御発
   振器。
10. 【請求項１０】 前記固定利得増幅器の出力信号を二値
    化し、電圧制御発振出力としてパルス信号列を出力する
    電圧比較回路をさらに具備することを特徴とする請求項
    ９記載の電圧制御発振器。
11. 【請求項１１】 前記遅延量可変フィルタは、差動構成
    のものであり、差動入力ノードと差動出力ノードとの間
    の信号遅延量が制御入力ノードから入力する制御信号に
    応じて制御され、 前記可変利得増幅器は、差動構成のものであり、差動入
    力信号を増幅し、前記遅延量可変フィルタの差動入力ノ
    ードへ差動信号を正帰還させ、 前記振幅検波器は、差動構成のものであり、差動入力信
    号の振幅を検波し、前記可変利得増幅器の出力信号の振
    幅が実質的に所望の一定値となるように制御するための
    負帰還信号を生成することを特徴とする請求項７乃至１
    ０のいずれか１項に記載の電圧制御発振器。
12. 【請求項１２】 前記振幅検波器は、前記可変利得増幅
    器の出力信号を増幅した後に振幅検波を行うことを特徴
    とする請求項７または８記載の電圧制御発振器。
13. 【請求項１３】 前記振幅検波器は、電源ノードと接地
    ノードとの間に並列に接続された第１の差動増幅器およ
    び第２の差動増幅器を具備し、前記各差動増幅器はサイ
    ズが異なるトランジスタが差動対をなすように接続され
    てなり、各差動対トランジスタは、サイズが大きい方の
    一方のトランジスタの出力電極同士が第１のノードに接
    続されるとともにサイズが小さい方の他方のトランジス
    タの出力電極同士が第２のノードに接続され、前記第１
    のノードと第２のノードの相対的な電流変化を検出する
    ことを特徴とする請求項１１記載の電圧制御発振器。
14. 【請求項１４】 前記第１の差動増幅器の差動対トラン
    ジスタは接地ノードとの間に第１の電流源が接続され、
    前記第２の差動増幅器の差動対トランジスタは接地ノー
    ドとの間に第２の電流源が接続され、前記第１のノード
    は直接に前記電源ノードに接続され、前記電源ノードと
    前記第２のノードとの間には第３の電流源が接続され、
    前記第１の電流源の電流値と前記第２の電流源の電流値
    とは略等しく、前記第３の電流源の電流値は前記第１の
    電流源の電流値より小さく設定されており、前記第２の
    ノードの電流変化を検波出力として取り出すことを特徴
    とする請求項１３記載の電圧制御発振器。
15. 【請求項１５】 請求項１乃至１４のいずれか１項に記
    載の電圧制御発振器と、 第１の入力端および第２の入力端を有し、前記第１の入
    力端に基準クロック入力ノードから基準クロック信号が
    入力し、前記第２の入力端に前記電圧制御発振器の出力
    クロック信号が供給される位相比較器と、 前記位相比較器の出力側に接続されたチャージポンプ回
    路と、 前記チャージポンプ回路の出力側に接続され、前記制御
    信号を生成して前記電圧制御発振器の制御入力ノードに
    供給するループフィルタとを具備することを特徴とする
    位相同期回路。
16. 【請求項１６】 請求項１５記載の位相同期回路と、 処理対象となる信号が入力し、前記位相同期回路内のル
    ープフィルタの出力が制御信号として供給されるアクテ
    ィブ・フィルタとを具備することを特徴とする信号処理
    回路。
17. 【請求項１７】 処理対象となる信号が入力し、制御信
    号入力に応じてカットオフ周波数が変化するアクティブ
    ・フィルタと、 第１の入力端および第２の入力端を有し、前記第１の入
    力端に基準クロック入力ノードから基準クロック信号が
    入力する位相比較器と、 前記位相比較器の出力側に接続されたチャージポンプ回
    路と、 前記チャージポンプ回路の出力側に接続されたループフ
    ィルタと、 前記ループフィルタの出力が制御信号として制御入力ノ
    ードに入力する第１のローパスフィルタと、 前記第１のローパスフィルタのアナログ出力信号を増幅
    し、その出力信号を前記第１のローパスフィルタの入力
    へ正帰還させるとともに前記位相比較器の第２の入力端
    に入力する帰還ループ回路と、 前記第１のローパスフィルタのアナログ出力信号が入力
    する第２のローパスフィルタと、 前記第１のローパスフィルタのアナログ出力信号が入力
    する遅延補正回路と、 前記第２のローパスフィルタの出力および前記遅延補正
    回路の出力の乗算を行う乗算器と、 前記乗算器の出力を積分し、積分出力を前記アクティブ
    ・フィルタの制御信号として供給するとともに、前記第
    ２のローパスフィルタの制御信号および前記遅延補正回
    路の制御信号として供給する積分器とを具備することを
    特徴とする信号処理回路。
18. 【請求項１８】 処理対象となる信号が入力し、制御信
    号入力に応じてカットオフ周波数が変化するアクティブ
    ・フィルタと、 クロック信号入力から基本周波数成分を取り出す第１の
    ローパスフィルタと、 前記第１のローパスフィルタのアナログ出力信号が入力
    し、前記アクティブ・フィルタと連動して前記制御信号
    入力に応じてカットオフ周波数が変化する第２のローパ
    スフィルタと、 前記第１のローパスフィルタのアナログ出力信号が入力
    し、前記第２のローパスフィルタの直流ゲインと略等し
    い直流ゲインを有する振幅補正回路と、 前記第２のローパスフィルタの出力側に接続された第１
    の増幅回路と、 前記振幅補正回路の出力側に接続された第２の増幅回路
    と、 前記第１の増幅回路の出力振幅を取り出す第１のピーク
    ホールド回路と、 前記第２の増幅回路の出力振幅を取り出す第２のピーク
    ホールド回路と、 前記第１のピークホールド回路の出力と前記第２のピー
    クホールド回路の出力の差分を出力し、この差分出力を
    前記第２のローパスフィルタおよびアクティブ・フィル
    タに制御信号として供給する加算器とを具備し、 前記加算器の出力が実質的に零となるように前記第２の
    ローパスフィルタの周波数特性が制御されることを特徴
    とする信号処理回路。
19. 【請求項１９】 処理対象となる信号が入力し、制御信
    号入力に応じてカットオフ周波数が変化するアクティブ
    ・フィルタと、 第１の入力端および第２の入力端を有し、前記第１の入
    力端に基準クロック入力ノードから基準クロック信号が
    入力する位相比較器と、 前記位相比較器の出力側に接続されたチャージポンプ回
    路と、 前記チャージポンプ回路の出力側に接続されたループフ
    ィルタと、 前記ループフィルタの出力が制御信号として制御入力ノ
    ードに入力する第１のローパスフィルタと、 前記第１のローパスフィルタのアナログ出力信号を増幅
    し、その出力信号を前記第１のローパスフィルタの入力
    へ正帰還させるとともに前記位相比較器の第２の入力端
    に入力する帰還ループ回路と、 前記第１のローパスフィルタのアナログ出力信号が入力
    し、前記アクティブ・フィルタと連動して前記制御信号
    入力に応じてカットオフ周波数が変化する第２のローパ
    スフィルタと、 前記第１のローパスフィルタのアナログ出力信号が入力
    し、前記第２のローパスフィルタの直流ゲインと略等し
    い直流ゲインを有する振幅補正回路と、 前記第２のローパスフィルタの出力側に接続された第１
    の増幅回路と、 前記振幅補正回路の出力側に接続された第２の増幅回路
    と、 前記第１の増幅回路の出力振幅を取り出す第１のピーク
    ホールド回路と、 前記第２の増幅回路の出力振幅を取り出す第２のピーク
    ホールド回路と、 前記第１のピークホールド回路の出力と前記第２のピー
    クホールド回路の出力の差分を出力し、この差分出力を
    前記第２のローパスフィルタおよびアクティブ・フィル
    タに制御信号として供給する加算器とを具備し、 前記加算器の出力が実質的に零となるように前記第２の
    ローパスフィルタの周波数特性が制御されることを特徴
    とする信号処理回路。
20. 【請求項２０】 前記信号処理回路は、情報ストレージ
    機器あるいは通信機器に使用されていることを特徴とす
    る請求項１６乃至１９のいずれか１項に記載の信号処理
    回路。