KR100362216B1

KR100362216B1 - 전압제어 발진기와 위상동기회로 및 신호처리회로

Info

Publication number: KR100362216B1
Application number: KR1020000033451A
Authority: KR
Inventors: 나카무라노리오; 오미가츠유키; 시라마츠도시오; 고토노부야스; 하시모토마사루
Original assignee: 가부시끼가이샤 도시바
Priority date: 1999-06-18
Filing date: 2000-06-17
Publication date: 2002-11-23
Also published as: KR20010007426A; JP2001060869A; US6344778B1; TW484258B; JP3776680B2

Abstract

지연량 가변 필터를 이용한 VCO에 있어서, AGC회로를 생략하여 구성을 간소화하고, 집적회로로의 실현을 용이화하며, 저가의 제품을 공급한다.

제어입력노드로부터 입력되는 제어신호에 따라 지연량이 제어되는 지연량 가변 필터와, 지연량 가변 필터의 출력신호를 2진화한 펄스신호를 소망하는 레벨로 지연량 가변 필터의 입력으로 정궤환시키는 궤환루프회로를 구비한다.

Description

전압제어 발진기와 위상동기회로 및 신호처리회로 {VOLTAGE CONTROLLED OSCILLATOR, PHASE LOCKED LOOP CIRCUIT AND SIGNAL PROCESSING CIRCUIT}

본 발명은, 제어전압 혹은 제어전류에 따라 발진주파수를 가변으로 하는 전압제어 발진기와 이것을 이용한 위상동기회로 및 신호처리회로에 관한 것으로, 예컨대 통신기기나 하드디스크 구동장치, 광디스크 구동장치라고 하는 정보저장기기 등의 정보처리분야에 사용되는 것이다.

통신기기나 정보저장기기 등에 있어서는, 수신데이터 또는 재생데이터를 변별(辨別)하기 위한 클럭신호를 추출하는 것을 목적으로 하는 위상동기회로(PLL)가 사용되고 있다. 이 PLL의 기본구성블럭의 하나로서, 제어전압 혹은 제어전류에 따라 발진주파수를 가변으로 하는 기능을 갖는 전압제어 발진기(Voltage Controlled Oscillator: VCO)가 사용되고 있다. 이와 같이 VCO를 포함하는 PLL은 콘덴서 등 다른 기능블럭과 복합하여 동일의 LSI칩상에 구성되는 것이 일반적이다.

정보저장기기에서 사용되고 있는 종래의 VCO는, 콘덴서로의 충방전을 이용한 멀티바이브레이터(multivibrator)방식의 회로가 사용되고 있다. 상기 멀티바이브레이터방식의 VCO의 발진주파수는, 상기 콘덴서의 용량치, 콘덴서의 충방전전류, 콘덴서의 양단간 전압의 3개의 파라미터에 의존하고 있다. 통상은, 콘덴서의 용량치를 일정하게 하고, 상기 콘덴서의 양단간 전압과 충방전전류의 어느쪽인가로 제어되는 일이 많다.

그러나, 상기한 종래의 멀티바이브레이터방식의 VCO는, VCO의 발진주파수가 전압에 의해 제어되고, 제어 입력전압에 전압성의 회로노이즈가 혼입되기 쉬우므로, 전압성의 노이즈에 대해 영향을 받기 쉬워 VCO의 발진주파수가 크로스토크(cross-talk) 노이즈에 대해 불안정하여 안정한 발진이 곤란하다고 하는문제가 있다. 또, 동일의 LSI칩 내에 구성된 다른 회로블럭으로부터의 크로스토크 노이즈에 영향을 받기 쉬워 발진주파수가 불안정하게 된다고 하는 문제가 있다.

이 일은, 종래의 멀티바이브레이터방식의 VCO를 포함하는 PLL을 사용한 기기의 성능을 현저히 악화시키게 되어, 예컨대 정보저장기기에 있어서는 오독률(誤讀率: error rate)을 열화시키게 된다.

한편, 도 30에 나타낸 바와 같이, 필터(301)와, 필터(301)의 출력신호를 일정 레벨로 제어하여 필터의 입력측으로 정궤환하는 자동이득제어회로(AGC회로; 302)로 이루어진 아날로그 타입의 VCO가, 예컨대 일본 특개평 9-326636호 공보에 개시되어 있다. 이러한 필터를 이용한 아날로그 타입의 VCO는, 전압성의 노이즈에 대해 영향을 받기 어려워 다른 회로블럭으로부터의 크로스토크 노이즈에 영향을 받기 어렵다는 특성을 갖는다.

그러나, 상기한 바와 같은 필터를 이용한 아날로그 타입의 VCO는, AGC회로(302)의 구성이 복잡하다고 하는 문제가 있다. 또, 상기 필터(301)나 AGC회로(302)의 출력레벨을 검출하는 진폭검파기(303)의 구성에 의해 동작주파수영역이 낮게 제한된다. 덧붙여서 말하면, 일본 특개평 9-326636호 공보에 개시되어 있는 포락선 검파형의 진폭검파기는, 고주파영역, 특히 수백㎒를 넘는 신호의 전압진폭을 정확히 검파할 수 없으므로, 이것을 이용한 VCO는 수백㎒를 넘는 신호를 안정하게 발진할 수 없다. VCO를 사용하는 기기에 있어서는, 최근 데이터의 전송속도가 상승의 일로를 걷고 있어 상기한 바와 같은 종래의 VCO는 금후의 요구에 대처하기가 극히 곤란하다.

상기한 바와 같이 필터를 이용한 아날로그 타입의 VCO는, AGC회로의 구성이 복잡하다고 하는 문제가 있고, 또 AGC회로의 진폭검파기 등의 구성에 의해 동작주파수영역이 낮게 제한된다고 하는 문제가 있었다.

더욱이, 최근에는 파형등화필터는 프리앰프나 PLL 등과 동일의 집적회로칩상에 구성되는 것이 일반적이다. 집적회로칩상에 필터를 구성하는 경우, 그 필터의 특성은 집적회로칩상에 구성되는 콘덴서의 용량과 필터를 흐르는 전류량에 의해 결정된다.

이 경우, 집적회로칩상에 구성되는 콘덴서의 용량은 ±15%정도는 변동이 있고, 이 때문에 파형등화필터의 주파수특성이 변동해 버려 등화오차의 원인으로 되고 있다. 그래서, 주파수특성 보상기능을 갖고, 주파수특성의 정밀도가 높은 필터를 실현하는 것이 요망되고 있다.

여기서, 예컨대 하드디스크 구동장치, 광디스크 구동장치, 데이터용 테이프 구동장치 등의 신호재생장치에 있어서 재생신호를 등화하기 위해 사용되는 능동필터와 PLL을 복합하여 동일의 LSI칩상에 구성한 경우를 생각해 보자.

신호재생장치의 신호재생속도가 변화하면, 그에 따라 통상은 능동필터의 차단주파수를 최적조정할 필요가 생긴다. 또, 상기 신호재생속도의 변화에 따라 PLL의 발진주파수나 응답특성을 변화시킬 필요가 있다.

그러나, 상기한 바와 같이 종래의 PLL과 재생신호 등화용의 능동필터를 복합하여 동일의 LSI칩상에 구성한 경우에는, 능동필터와 PLL의 조정은 각각 독립적으로 제어되고 있었기 때문에, 이들 조정은 제조공정에서의 생산성을 현저히 저하시킨다고 하는 문제가 있었다.

본 발명은 상기의 문제점을 해결하기 위해 이루어진 것으로, 제어신호 입력에 따라 지연량이 제어되는 지연량 가변 필터의 출력신호를 2진화한 펄스신호를 소망하는 레벨로 지연량 가변 필터의 입력측으로 정궤환시킴으로써, AGC회로를 생략하여 구성을 간소화할 수 있고, 집적회로로의 실현이 용이하여 저가의 제품을 공급할 수 있는 전압제어 발진기를 제공하는 것을 목적으로 한다.

또, 본 발명은, 제어신호 입력에 따라 지연량이 제어되는 지연량 가변 필터의 출력신호를 AGC회로로 실질적으로 일정 레벨로 제어하여 지연량 가변 필터의 입력측으로 정궤환시키는 방식에 있어서, AGC회로의 진폭검파기 등의 구성을 강구함으로써, 수백 ㎒를 넘는 신호를 안정하게 발진하고, 집적회로로의 실현이 용이하여 저가의 제품을 공급할 수 있는 전압제어 발진기를 제공하는 것을 목적으로 한다.

또, 본 발명은, 본 발명의 전압제어 발진기를 짜 넣음으로써, 안정한 동작으로 품질이 높은 클럭신호를 발생할 수 있는 위상동기회로를 제공하는 것을 목적으로 한다.

또, 본 발명은, 본 발명의 위상동기회로와 능동필터를 연동(連動)시키고, 위상동기회로중의 전압제어 발진기의 제어전압 입력을 능동필터의 차단주파수를 설정하는 제어신호로 이용함으로써, 콘덴서의 용량치의 변동에 의한 능동필터의 특성악화를 해소할 수 있는 신호처리회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 제1실시형태에 따른 VCO를 나타낸 블럭도,

도 2는 도 1에 나타낸 VCO의 한 구체예를 나타낸 블럭도,

도 3a 내지 도 3c는 도 2중의 LPF의 주파수대 진폭특성, 주파수대 위상특성, 주파수대 지연특성(상대지연특성)의 일례를 나타낸 특성도,

도 4는 도 2에 나타낸 VCO의 한 구체예를 나타낸 회로도,

도 5는 도 4중의 LPF1의 등가회로를 나타낸 도면,

도 6은 본 발명의 제2실시형태에 따른 PLL을 나타낸 블럭도,

도 7은 본 발명의 제3실시형태에 따른 신호처리회로의 일실시예를 나타낸 블럭도,

도 8a 및 도 8b는 도 7중의 VCO의 지연에 주목한 구성요소를 나타낸 블럭도 및 그것을 전달함수로 표현한 블럭도,

도 9a 내지 도 9c는 도 8b중의 기생지연(36)의 주파수대 진폭특성, 주파수대 위상특성, 주파수대 지연특성(상대지연특성)의 일례를 나타낸 특성도,

도 10a 내지 도 10c는 도 3a 내지 도 3c에 나타낸 주파수특성을 갖는 VCO의 발진루프로, 도 8b중에 나타낸 기생지연(36)이 포함된 때의 주파수특성을 나타낸도면,

도 11은 도 7의 신호처리회로의 변형례를 나타낸 블럭도,

도 12는 도 11중의 보정회로블럭(30)에 포함된 LPF(31)가 2차의 버터워스형 LPF에 의해 구성되어 있는 경우의 주파수대 진폭특성 및 주파수대 위상특성의 일례를 나타낸 특성도,

도 13은 도 11중의 보정회로블럭(30)에 포함된 LPF(31)가 2차의 버터워스형 LPF에 의해 구성되어 있는 경우의 구체예를 나타낸 회로도,

도 14는 도 11중의 보정회로블럭(30)중의 승산기(32) 및 적분기(33)의 구체예를 나타낸 회로도,

도 15는 도 14중의 승산기의 2개의 입력신호와 1개의 출력신호의 파형례를 나타낸 도면,

도 16은 본 발명의 제3실시형태에 따른 신호처리회로의 다른 실시예를 나타낸 블럭도,

도 17은 도 16중의 제2LPF(62)의 구체예를 나타낸 회로도,

도 18은 도 16중의 이득보정회로(63)의 구체예를 나타낸 회로도,

도 19는 도 16중의 증폭기(64) 및 피크홀드회로(66)의 구체예를 나타낸 회로도,

도 20은 도 16중의 증폭기(65) 및 피크홀드회로(67)의 구체예를 나타낸 회로도,

도 21은 도 16중의 가산회로(68)의 구체예를 나타낸 회로도,

도 22는 본 발명의 제3실시형태에 따른 신호처리회로의 한 적용례로서 하드디스크장치의 일례를 나타낸 블럭도,

도 23은 본 발명의 제1실시형태의 다른 예에 따른 VCO를 나타낸 블럭도,

도 24는 도 23중의 필터의 한 구체예를 나타낸 회로도,

도 25는 도 23중의 가변이득 증폭기의 한 구체예를 나타낸 회로도,

도 26은 도 23중의 고정이득 증폭기의 한 구체예를 나타낸 회로도,

도 27은 도 23중의 진폭검파기의 한 구체예를 나타낸 회로도,

도 28은 도 25의 가변이득 증폭기의 출력신호진폭의 수속(收束: 수렴)특성의 일례를 나타낸 특성도,

도 29는 도 23중의 진폭검파기의 다른 구체예로서 승산(2승)형의 동기검파기를 나타낸 회로도,

도 30은 종래의 VCO의 일례를 나타낸 블럭도이다.

＜도면부호의 설명 ＞

5 --- 제어입력노드,

6 --- 클럭출력노드,

7 --- 4차의 버터워스형 LPF,

8 --- 전압비교회로.

본 발명의 제1전압제어 발진기는, 제어입력노드로부터 입력되는 제어신호에 따라 지연량이 제어되는 지연량 가변 필터와, 상기 지연량 가변 필터의 출력신호를 2진화한 펄스신호를 소망하는 레벨로 상기 지연량 가변 필터의 입력으로 정궤환시키는 궤환루프회로를 구비한 것을 특징으로 한다.

본 발명의 제2전압제어 발진기는, 제어입력노드로부터 입력되는 제어신호에 따라 지연량이 제어되는 지연량 가변 필터와, 이득가변 제어입력에 따른 증폭이득을 갖고, 상기 지연량 가변 필터의 출력신호를 증폭하여 상기 지연량 가변 필터의 입력으로 정궤환시키는 가변이득 증폭기 및, 상기 가변이득 증폭기의 출력신호의 진폭을 검파하고, 상기 가변이득 증폭기의 출력신호의 진폭이 실질적으로 소망하는 일정치로 되도록 제어하기 위한 부궤환신호를 생성하여 상기 가변이득 증폭기의 이득가변 제어입력으로서 공급하는 정현파 검파형의 진폭검파기를 구비한 것을 특징으로 한다.

본 발명의 위상동기회로는, 본 발명의 제1 또는 제2전압제어 발진기와, 제1입력단 및 제2입력단을 갖추고, 상기 제1입력단에 기준클럭 입력노드로부터 기준클럭신호가 입력되며, 상기 제2입력단에 상기 전압제어 발진기의 출력클럭신호가 공급되는 위상비교기, 상기 위상비교기의 출력측에 접속된 챠지 펌프회로 및, 상기 챠지 펌프회로의 출력측에 접속되고, 상기 제어신호를 생성하여 상기 전압제어 발진기의 제어입력노드에 공급하는 루프 필터를 구비한 것을 특징으로 한다.

본 발명의 신호처리회로는, 본 발명의 위상동기회로와, 처리대상으로 되는 신호가 입력되고, 상기 위상동기회로내의 루프 필터의 출력이 제어신호로서 공급되는 능동필터를 구비한 것을 특징으로 한다.

또한, 본 발명의 신호처리회로에 보정회로를 부가함으로써, 전압제어 발진기중의 기생지연을 무시할 수 없게 되는 고주파영역에서도 능동필터의 차단주파수를 정밀도 좋게 제어할 수 있고, 간단한 회로구성이며 제조비용을 상승시키는 일없이 염가의 집적회로를 공급할 수 있다.

(실시형태)

이하, 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.

〈제1실시형태〉

도 1은 본 발명의 제1실시형태에 따른 VCO의 블럭구성을 나타내고 있다.

도 1에 나타낸 VCO에 있어서, 도면부호 1은 제어신호가 입력되는 제어입력노드, 2는 신호출력노드이다. 3은 상기 제어입력노드(1)로부터의 제어신호에 따라 입력신호를 임의의 시간만큼 지연시켜 출력하는 지연량 가변 필터이다. 그리고, 이 필터(3)의 출력신호(정현파)를 2진화한 펄스신호를 소망하는 레벨로 필터(3)의 입력측으로 정궤환시켜 발진동작을 행하게 하기 위한 정궤환 루프회로가 설치되어 있다. 이 정궤환 루프회로는, 신호를 2진화함과 더불어 소망하는 진폭을 제한하여 필터(3)의 입력측으로 정궤환시키는 2진화회로(binary circuit; 4)를 포함한다.

여기서, 지연량 가변 필터(3)로서, 입력신호의 위상에 대해 출력신호의 위상이 역상(逆相)으로 되는 특성을 지닌 것을 이용하는 경우에는, 정궤환 루프회로에 있어서 필터(3)의 출력신호의 위상을 반전시켜 지연량 가변 필터(3)로 궤환시키는 회로(예컨대 인버터회로)를 사용하면 좋다.

이에 대해, 지연량 가변 필터(3)로서, 입력신호의 위상에 대해 출력신호의 위상이 동상(同相)으로 되는 특성을 지닌 것을 이용하는 경우에는, 정궤환 루프회로에 있어서 필터(3)의 출력신호의 위상을 동상 그대로 지연량 가변 필터(3)로 궤환시키는 회로를 사용하면 좋다.

상기 구성의 VCO에 의하면, 제어신호 입력에 따라 지연량이 제어되는 지연량 가변 필터(3)의 출력신호를 2진화한 펄스신호를 소망하는 레벨로 지연량 가변 필터(3)의 입력측으로 정궤환시킨다. 따라서, 필터(3)의 출력측에 AGC회로가 불필요하여 AGC회로를 필요로 한 종래의 VCO와 비교해 구성을 간소화할 수 있고, LSI로의 실현이 용이하여 저가의 제품을 공급할 수 있다.

실시예1

도 2는 도 1에 나타낸 VCO의 블럭구성의 한 구체예를 나타내고 있다.

도 2에 나타낸 VCO에 있어서는, 지연량 가변 필터로서, 예컨대 4차의 버터워스(Butterworth)형 로우패스필터(LPF; 7)가 이용되고 있고, 그 출력측의 정궤환 루프회로에는 입력신호를 2진화하여 소망하는 진폭의 펄스신호를 출력하는 전압비교회로(비교기; 8)가 접속되어 있으며, 그 출력펄스신호가 상기 LPF(7)로 정궤환되도록 루프접속되어 있다. 이 경우, 전압비교회로(8)의 출력펄스신호의 레벨이 필터(3)의 동작특성에 대응한 적정한 값으로 되도록 전압비교회로(8)의 출력저항의 값이 설정되어 있다. 또, LPF(7)는 차단주파수(cut-off frequency)에 있어서 입력신호 위상에 대해 출력신호 위상이 역상으로 되는 특성을 가지므로, 전압비교회로(8)로서 반전기능을 갖는 것을 이용하여 정궤환을 행한다. 한편, 도면부호 5는 제어입력노드, 6은 신호출력노드이다.

다음에는 도 2의 VCO의 동작을 설명한다.

LPF(7)는 제어입력노드(5)로부터의 제어신호(본 예에서는 제어전압)에 따라 차단주파수가 변화하고, 그에 따라 지연시간이 변화하여 입력신호를 지연시켜 신호를 출력한다. 비교기(8)는 상기 LPF(7)로부터 출력되는 신호를 2진화한 펄스신호를 신호출력노드(6)로 출력한다. 그리고, 상기 비교기(8)의 출력신호는 LPF(7)의 입력신호로서 정궤환되므로, 발진이 일어난다. 이 경우, LPF(7)의 입력신호로서 정궤환되는 비교기(8)의 출력신호(펄스신호)에 포함된 고주파성분은 LPF(7)에 의해 제거되므로, 비교기(8)는 LPF(7)의 출력신호(정현파신호)에 대한 전압비교처리를 정확히 행한다.

여기서, 도 2의 VCO에 의한 발진주파수는 LPF(7)에 의해 지연되는 시간의 2배를 주기로 하는 주파수이고, 이 발진주파수는 제어입력노드(5)로부터의 제어전압에 따라 변화한다.

또, 도 2중의 4차의 LPF(7)로서, 예컨대 2차마다 분할하여 2개의 LPF를 종속접속하여 구성하고, 이 2개의 LPF의 전달함수(H1, H2)를 각각 예컨대 다음 식 (H1), (H2)로 나타내는 바와 같이 실현할 수 있다.

H1 = 1 / (S²+ 1.8478S + 1) ----- (H1)

H2 = 1 / (S²+ 0.7654S + 1) ----- (H2)

여기서, 상기 식중 S는 라플라스연산자이다.

도 3a 내지 도 3c는 도 2중의 LPF(7)의 출력특성의 일례를 나타낸다.

즉, 도 3a는 LPF(7)의 진폭특성을 나타내고 있고, 차단주파수(3dB 감쇠점)를 100㎒로 설정하고 있다.

또, 도 3b는 LPF(7)의 위상특성을 나타내고 있고, 차단주파수 100㎒에 있어서 위상이 180˚ 시프트하고 있다.

또, 도 3c는 LPF(7)의 지연특성[상대지연특성(relative delay characteris tic)]을 나타내고 있고, 차단주파수 100㎒에 있어서 5나노초(nS)의 지연이 생기고 있다.

도 2중의 LPF(7)의 특성을 도 3a 내지 도 3c에 나타낸 바와 같은 조건으로 설정하면, 즉 위상이 180˚ 시프트하는 주파수로 차단주파수를 설정하면, 도 2의 VCO가 차단주파수와 일치하는 100㎒의 주파수로 발진하게 된다.

상기 LPF(7)의 위상특성으로서, 신호위상이 180˚ 시프트하는 주파수가 엄밀히 차단주파수와 일치하지 않아도 좋고, 실용상 지장없는 범위에서 차단주파수가 어긋나는(신호위상이 180˚ 시프트하는 주파수에 대해 예컨대 0.5∼2배의 범위의 주파수영역내에 차단주파수가 설정되어 있는) 경우도 허용된다.

또한, 본 발명의 VCO는 지연량 가변 필터의 지연특성을 이용하는 것을 특징으로 하는 것이고, 지연량 가변 필터의 타입이나 차수는 한정되는 것이 아니다.

다만, 도 2에 나타낸 바와 같이 지연량 가변 필터의 후단에서 전압비교처리를 행함으로써, 전압비교회로의 입출력간에서 노이즈를 차단하여 정궤환을 행할 수 있는 이점이 있다.

이와 같이 전압비교처리를 행하는 경우에는, 전압비교처리를 정확히 행할 목적으로 지연량 가변 필터의 출력파형의 왜곡을 적게 하기 위해, 지연량 가변 필터의 입력신호(펄스신호)의 3차 고조파 이상의 성분을 충분히 억압할 수 있는 주파수특성을 지연량 가변 필터에 갖게 하여 입력신호의 기본주파수 성분만을 통과시키는 것이 바람직하다.

이 지연량 가변 필터의 일례로서, 차단주파수가 입력신호(펄스신호)의 주파수의 1.5배 근방의 4차의 버터워스형 필터를 사용함으로써, 기본주파수 성분의 진폭과 3차 고조파 성분의 진폭의 비는 30dB 이상으로 되고, 출력은 거의 기본주파수 성분뿐이라고 간주할 수 있다.

도 4는 도 2에 나타낸 VCO의 회로구성의 한 구체예를 나타내고 있다.

도 4에 있어서, 도면부호 10은 제어입력노드, 9는 차동적인 클럭신호를 출력하는 차동출력노드이다.

4차의 LPF(7)는, 2개의 2차의 LPF1, LPF2를 종속접속하여 이루어지고, 각각 예컨대 바이폴라 트랜지스터와 저항소자와 용량소자로 구성된다.

전단의 2차의 LPF1은, 7개의 npn 트랜지스터(Q1∼Q7), 2개의 용량소자(C1, C2), 1개의 저항소자(R1)로 이루어진다.

즉, 트랜지스터(Q2)는 콜렉터·베이스 상호가 접속되고, 콜렉터가 전원전위(VCC)노드에 접속되어 있다. 트랜지스터(Q1)는, 상기 트랜지스터(Q2)의 에미터에 콜렉터가 접속되어 있다.

트랜지스터(Q6)는 콜렉터·베이스 상호가 접속되고, 콜렉터가 VCC노드에 접속되며, 에미터가 트랜지스터(Q1)의 베이스에 접속되어 있다. 트랜지스터(Q7)는,상기 트랜지스터(Q6)의 에미터에 콜렉터가 접속되고, 상기 트랜지스터(Q1)에 대해 서로의 베이스·콜렉터가 교차접속되어 있다. 그리고, 상기 트랜지스터(Q1, Q7)의 각 에미터간에 용량(C1)이 접속되고, 각 콜렉터간에 용량(C2)이 접속되어 있다.

차동쌍을 이루는 입력 트랜지스터(Q3, Q5)는 각 콜렉터가 대응하여 상기 트랜지스터(Q1, Q7)의 에미터에 접속되어 있고, 에미터 공통접속노드와 접지전위(GND)노드의 사이에 전류원용의 1개의 트랜지스터(Q4)와 저항소자(R1)가 직렬로 접속되어 있다. 이 입력 트랜지스터(Q3, Q5)는 각 베이스에 대응하여 차동의 궤환입력신호(Vin+, Vin-)가 입력되고, 각 콜렉터로부터 차동출력신호가 취출된다. 또, 상기 전류원용의 1개의 트랜지스터(Q4)의 베이스는 제어입력단자(10)에 접속되어 있다.

상기 구성에 있어서, 입력 트랜지스터(Q3, Q5)의 각 베이스에 대응하여 차동의 궤환입력신호(Vin+, Vin-)가 입력되고, 상기 트랜지스터(Q1, Q7)의 각 콜렉터로부터 차동출력신호가 취출된다.

또한, 본 예에서는 트랜지스터(Q1, Q7)의 각 에미터간에 용량(C1)이 직접 접속되어 있지만, 이 회로구성에 한정되지 않고, 실질적으로 상기 각 에미터간에 용량(C1)이 접속되어 있으면 좋다. 또, 본 예에서는, 트랜지스터(Q1, Q7)의 각 콜렉터간에 용량(C2)이 직접 접속되어 있지만, 이 회로구성에 한정되지 않고, 실질적으로 상기 각 콜렉터간에 용량(C2)이 접속되어 있으면 좋다.

또, 도 4중의 LPF1에 있어서, 트랜지스터(Q2) 대신에 다이오드를 이용하고, 트랜지스터(Q6) 대신에 다이오드를 이용해도 좋다.

다음 단의 LPF2는 6개의 npn 트랜지스터(Q8∼Q13), 2개의 용량(C3, C4), 2개의 저항소자(R2, R3)로 이루어진다.

즉, 트랜지스터(Q9, Q11)는 각각 콜렉터가 전원전위(VCC)노드에 접속되어 있다. 트랜지스터(Q8)는, 상기 트랜지스터(Q9)의 에미터에 콜렉터가 접속되어 있고, 상기 트랜지스터(Q11)의 에미터에 베이스가 접속되어 있다. 트랜지스터(Q12)는, 상기 트랜지스터(Q11)의 에미터에 콜렉터가 접속되고, 상기 트랜지스터(Q8)에 대해 서로의 베이스·콜렉터가 교차접속되어 있다.

그리고, 상기 트랜지스터(Q8, Q12)의 각 에미터간에 용량(C3)이 접속되고, 각 콜렉터간에 용량(C4)이 접속되어 있다.

상기 트랜지스터(Q8)의 에미터와 GND노드의 사이에 전류원용의 1개의 트랜지스터(Q10)와 저항소자(R2)가 직렬로 접속되어 있고, 또 상기 트랜지스터(Q12)의 에미터와 GND노드의 사이에 전류원용의 1개의 트랜지스터(Q13)와 저항소자(R3)가 직렬로 접속되어 있으며, 이들 전류원용의 트랜지스터(Q10, Q13)의 각 베이스는 제어입력단자(10)에 접속되어 있다.

상기 구성에 있어서, 상기 트랜지스터(Q9, Q11)의 각 베이스에 대응하여 상기 전단의 LPF1으로부터 차동신호가 입력되고 있고, 상기 트랜지스터(Q8, Q12)의 각 에미터로부터 차동출력신호가 취출된다.

또한, 본 예에서는 트랜지스터(Q8, Q12)의 각 에미터간에 용량(C3)이 직접 접속되어 있지만, 실질적으로 상기 각 에미터간에 용량(C3)이 접속되어 있으면 좋다. 또, 본 예에서는, 트랜지스터(Q8, Q12)의 각 콜렉터간에 용량(C4)이 직접 접속되어 있지만, 실질적으로 상기 각 콜렉터간에 용량(C4)이 접속되어 있으면 좋다.

또, 다음 단의 LPF2의 전류원용의 트랜지스터(Q10, Q13)의 각각의 콜렉터전류는 전단의 LPF1의 전류원용의 트랜지스터(Q4)의 콜렉터전류의 1/2로 설정되어 있다.

또, 본 예에서는, 전단의 LPF1에서의 트랜지스터쌍 (Q1, Q7), (Q2, Q6), 다음 단의 LPF2에서의 트랜지스터쌍 (Q9, Q11), (Q8, Q12)의 콜렉터전류는 각각 같게 설정되어 있다.

그리고, 다음 단의 LPF2의 차동출력신호는 전압비교회로(비교기; 8)로 입력된다. 이 비교기(8)는 제1차동증폭기(DA1), 제1에미터 플로워회로(emitter follower circuit; EF1), 제2에미터 플로워회로(EF2) 및 제2차동증폭기(DA2)로 이루어진다.

상기 제1차동증폭기(DA1)는, 4개의 npn 트랜지스터(Q14∼Q17), 2개의 저항소자(R4, R5) 및 1개의 제1정전류원(I1)으로 이루어진다.

이 차동증폭기(DA1)는, 차동증폭쌍을 이루는 입력 트랜지스터(Q15, Q17)와, 이 입력 트랜지스터(Q15, Q17)의 에미터 공통접속노드와 GND노드의 사이에 접속된 정전류원(I1)과, VCC노드와 한쪽의 입력 트랜지스터(Q15)의 콜렉터의 사이에 접속된 저항소자(R4) 및 트랜지스터(Q14)와, VCC노드와 다른쪽의 입력 트랜지스터(Q17)의 콜렉터의 사이에 접속된 저항소자(R5) 및 트랜지스터(Q16)로 이루어진다.

상기 구성에 있어서, 트랜지스터(Q14, Q16)의 각 베이스는 직류바이어스 전압(VB)노드에 접속되어 있고, 입력 트랜지스터(Q15, Q17)의 각 베이스에 대응하여전단의 LPF2로부터 차동신호가 입력되고 있고, 트랜지스터(Q14, Q16)의 각 콜렉터로부터 취출되는 차동출력신호가 제1에미터 플로워회로(EF1) 및 제2에미터 플로워회로(EF2)에 입력된다.

상기 제1에미터 플로워회로(EF1)는, VCC노드와 GND노드의 사이에 npn 트랜지스터(Q18), 콜렉터·베이스 상호가 접속된 npn 트랜지스터(Q19), 콜렉터·베이스 상호가 접속된 npn 트랜지스터(Q20) 및 제2정전류원(I2)이 접속되어 이루어진다. 그리고, 트랜지스터(Q18)의 베이스에 신호가 입력되고, 트랜지스터(Q20)의 에미터로부터 신호가 출력된다.

상기 제2에미터 플로워회로(EF2)는, VCC노드와 GND노드의 사이에 npn 트랜지스터(Q21), 콜렉터·베이스 상호가 접속된 npn 트랜지스터(Q22), 콜렉터·베이스 상호가 접속된 npn 트랜지스터(Q23) 및 제3정전류원(I3)이 접속되어 이루어진다. 그리고, 트랜지스터(Q21)의 베이스에 신호가 입력되고, 트랜지스터(Q23)의 에미터로부터 신호가 출력된다.

그리고, 상기 제1에미터 플로워회로(EF1) 및 제2에미터 플로워회로(EF2)의 차동출력신호는 제2차동증폭기(DA2)에 입력된다.

이 차동증폭기(DA2)는 4개의 npn 트랜지스터(Q24∼Q27), 2개의 저항소자(R6, R7), 1개의 제4정전류원(I4)으로 이루어지며, 입력된 신호를 2진화하고, 출력신호를 상기 LPF1이나 LPF2로 정궤환할 때, LPF1이나 LPF2가 포화하지 않도록 출력신호진폭을 예컨대 10mV∼20mV정도로 설정(제한)하는 기능을 갖는다.

즉, 상기 제2차동증폭기(DA2)는, 차동증폭쌍을 이루는 입력 트랜지스터(Q24,Q27)와, 이 입력 트랜지스터(Q24, Q27)의 에미터 공통접속노드와 GND노드의 사이에 접속된 정전류원(I4)과, 상기 입력 트랜지스터(Q24, Q27)의 각 노드에 각 일단이 접속되고, 각 타단이 공통으로 접속된 저항소자(R6, R7)와, VCC노드와 상기 저항소자(R6, R7)의 공통접속단의 사이에 서로 직렬로 삽입되고, 콜렉터·베이스 상호가 접속된 npn 트랜지스터(Q25) 및, 콜렉터·베이스 상호가 접속된 npn 트랜지스터(Q26)로 이루어진다.

상기 구성에 있어서, 입력 트랜지스터(Q24, Q27)의 각 베이스에 대응하여 상기 제1에미터 플로워회로(EF1) 및 제2에미터 플로워회로(EF2)로부터 차동신호가 입력되고 있고, 상기 입력 트랜지스터(Q24, Q27)의 각 콜렉터로부터 차동출력신호가 취출된다. 이 차동출력신호는 차동출력단자(9)로 출력됨과 더불어 상기 초단의 LPF1의 궤환입력으로 된다.

도 5는 도 4중의 LPF1의 등가회로를 나타내고 있다.

여기서, Vin은 입력신호전압원, VOUT은 출력전압, re1은 트랜지스터(Q3, Q5)의 쇼크레이(Shockley)의 에미터저항의 합, re2는 트랜지스터(Q1, Q7)의 에미터저항의 합, re3는 트랜지스터(Q2, Q6)의 에미터저항의 합, C1은 용량(C1) 및 그것에 연결된 소자의 용량, C2는 용량(C2) 및 그것에 연결된 소자의 용량, i1은 저항(re1)에 흐르는 전류(전류원), i2는 저항(re2)에 흐르는 전류(전류원), i3는 용량(C1)에 흐르는 전류(전류원)이다.

다음에는 도 5의 등가회로로부터 도 4중의 LPF1의 전달함수를 구한다.

도 5의 등가회로로부터, 다음 식 (1)∼(3)

이 도출된다. 여기서, 식 (1)을 식 (2)에 대입하면,

로 된다. 더욱이, 식 (4)를 식 (3)에 대입하면,

로 된다. 여기서, 다시 식 (3)을 식 (5)에 대입하면,

로 된다. 여기서, 식 (6)중의 re2=re3로 하면,

로 된다. 다음에, 식 (7)의 분자, 분모에 S·C1을 곱하면,

로 된다. 여기서, re2=re3, 즉 (re3/re2)=1에 착안하여, 식 (8)의 분자의 re1을 re1=(re2/re3)·re1으로 변형하면,

로 된다. 여기서, (re2/re1)=k로 놓으면,

로 된다.

윗식 (10)중, S는 라플라스연산자이고, 식 (10)의 전달함수로부터 도 4중의 LPF1의 회로특성이 2차의 전달함수를 가짐을 알 수 있다.

그리고, 필터회로의 전달함수의 일반식

으로부터, 도 4중의 LPF1의 각주파수(ωo), 선택도(Q), 용량(C1, C2)의 관계를 구하면,

가 얻어진다.

윗식 (12)로부터, Q는 2개의 용량(C1, C2)의 비로 결정됨을 알 수 있다.

상기 LPF1과 마찬가지로, 도 4중의 LPF2의 회로특성도 2차의 전달함수를 갖고, 그 ωo, Q, C3, C4의 관계를 구하면,

가 얻어진다.

윗식 (12), (13)으로부터 알 수 있는 바와 같이, 도 4중의 4차의 LPF(7)의 차단주파수(fc)는 re에 반비례한다. 따라서, 제어입력단자(10)의 전위를 제어하여 전류원 트랜지스터(Q4, Q10, Q13)에 흐르는 전류를 제어함으로써, 4차의 LPF(7)의 차단주파수(fc)를 제어할 수 있고, 그 차단주파수(fc)는 트랜지스터(Q4, Q10, Q13)에 흐르는 전류에 비례한다.

상기 2차의 LPF1, LPF2는, 사용소자수가 적고, 저소비전력이며, 미소신호처리에 적합하다.

〈제2실시형태〉

도 6은 본 발명의 제2실시형태에 따른 PLL의 블럭구성을 나타내고 있다. 이 PLL의 일부로서 상기 제1실시형태에 따른 VCO를 이용하고 있다.

실시예2

도 6에 나타낸 PLL에 있어서, 도면부호 11은 기준클럭을 입력하기 위한 클럭입력단자, 12는 VCO(17)의 제어신호를 출력하기 위한 제어신호 출력단자, 13은 PLL의 출력클럭신호를 출력하기 위한 클럭출력단자이다.

14는 클럭입력단자(11)로부터 제1입력단으로 공급되는 기준클럭신호 및 VCO(17)로부터 제2입력단으로 공급되는 출력클럭신호의 위상을 비교하여 그 차(위상차신호)를 출력하는 위상비교기이다.

15는 위상비교기(14)로부터 출력되는 위상차신호가 입력되고, 그것을 전류치(혹은 전압치)신호로 변환하여 출력하는 챠지 펌프(charge pump)이다. 16은챠지 펌프(15)로부터 출력되는 전류치(혹은 전압치)신호가 입력되고, 그 고주파성분을 제거하여 전압치(제어신호)로 변환해서 제어신호 출력단자(12)로 출력하는 루프 필터이다. 이 루프 필터(16)는, 통상 1차의 LPF로 구성된다.

17은 VCO로, 그 제어입력단은 루프 필터(16)의 출력단에 접속되고, VCO(17)의 출력단은 위상비교기(14)의 제2입력단 및 클럭출력단자(13)에 접속된다.

상기 VCO(17)는 루프 필터(16)로부터 입력되는 제어신호 레벨에 따라 주파수를 변화시키는 기능을 갖고 있다. 예컨대, 제어입력 레벨이 높으면 주파수를 높이고, 제어입력 레벨이 낮으면 주파수를 낮추도록 동작한다.

상기한 구성의 PLL은, 클럭입력단자(11)로부터 입력되는 기준클럭의 위상에 대해 부궤환루프가 형성되어 있고, VCO(17)의 출력클럭신호의 위상은 기준클럭의 위상과 일치하도록 동작한다.

상기 PLL의 루프내에 짜 넣어져 있는 본 발명의 VCO(17)는, LPF의 지연시간을 이용하고 있으므로, 신호진폭 변동에 의해 발진주파수에 영향을 미치기 어렵다. 따라서, 도 6의 PLL에 의하면, 크로스토크 노이즈에 대해 안정한 주파수를 출력하는 것이 가능해지고 있다.

〈제3실시형태〉

도 7은 본 발명의 제3실시형태에 따른 정보저장기기나 통신기기 등에 이용되는 신호처리회로의 블럭구성을 나타내고 있다. 이 신호처리회로의 능동필터와 연동(連動)시키도록 상기 제2실시형태에 따른 PLL을 이용하고 있다.

실시예3

도 7에 있어서, PLL에는 도 6중의 PLL과 마찬가지로, 클럭입력단자(11), 위상비교기(14), 챠지 펌프(15), 루프 필터(16), VCO(17), 클럭출력단자(13)가 설치되어 있다.

21은 정보저장기기에서 재생된 아날로그신호가 입력되는 재생신호 입력단자이다. 23은 능동필터로, 상기 아날로그신호입력을 소망하는 파형으로 등화하여 재생신호 출력단자(22)로 출력한다.

정보저장기기 등에 있어서는, 능동필터(23)는 차단주파수를 가변으로 하여 사용하는 것이 일반적이다. 예컨대 하드디스크 구동장치에 있어서는, 기록매체(디스크)의 내주측과 외주측에서 데이터 전송속도가 달라 내주측의 재생시와 외주측의 재생시에 재생신호의 주파수 스펙트럼이 변화하므로, 그에 따라 능동필터의 최적화를 도모할 필요가 생긴다.

본 실시예3에서는, 재생신호의 주파수 스펙트럼의 변화에 따라 자동적으로 능동필터의 차단주파수를 변화시켜 재생신호 입력단자(21)로부터 입력되는 아날로그신호를 최적으로 등화하는 것을 목적으로 하고 있다.

이 목적을 달성하기 위한 동작과정에 대해, 이하에 설명한다.

도 7중의 VCO(17)는 도 2를 참조하여 전술한 바와 같이 LPF의 지연시간을 이용한 VCO이고, 상기 LPF의 차단주파수(fc)는 VCO(17)의 발진주파수와 일치 혹은 비례관계에 있음도 전술한 바와 같으며, VCO(17)로의 입력전압과도 비례관계에 있다.

더욱이, 도 7에 있어서, PLL이 위상동기한 정상상태에서는 클럭입력단자(11)의 기준클럭입력과 클럭출력단자(13)의 클럭출력의 주파수는 일치하고 있다.

이제 상기 기준클럭입력의 주파수를 fi, 클럭출력의 주파수를 fo, VCO(17)의 제어입력전압을 Vi, VCO(17)중의 LPF의 차단주파수를 fc로 나타내면, 다음 식으로 나타내는 관계가 성립한다.

fi = fo = a·fc = b·Vi (a, b는 비례정수) --- --- (14)

그래서, VCO(17)의 제어입력전압(Vi)을 능동필터(23)의 차단주파수를 설정하는 제어신호로서 사용하면, 능동필터(23)의 차단주파수(fca)는 기준클럭입력의 주파수(fi)와 일치 혹은 비례시킬 수 있고, 다음 식으로 나타내는 관계가 성립한다.

fi = fca 또는 fi = c·fca (c는 비례정수) --- --- (15)

즉, 도 7중의 PLL에 있어서, VCO(17)의 제어신호 입력은 VCO(17)의 발진주파수와 비례관계에 있고, 이 제어신호 입력을 능동필터(23)의 차단주파수를 제어하는 제어신호로서 이용함으로써, 능동필터(23)의 차단주파수를 PLL의 발진주파수(혹은 PLL의 입력클럭주파수)에 비례하도록 설정할 수 있다.

이 비례관계는, 본 발명의 신호처리회로를 집적회로로 실현할 때에 대단히 유효한 바, 이에 대해 이하에 설명한다.

집적회로 칩상에 콘덴서를 형성할 때, 콘덴서는 제조공정의 조건의 변화에 의해 용량치가 목표치에 대해 예컨대 10%정도 변동해 버린다. 이것은, 능동필터(23)의 차단주파수(fca)를 정확히 설정할 수 없는 것과 같다.

그래서, 본 발명의 신호처리회로에서는, VCO(17)중의 LPF(예컨대, 전술한 바와 같은 LPF1과 LPF2)의 콘덴서와 능동필터(23)에서 사용되는 콘덴서를 동일 칩상에 형성함으로써, 콘덴서의 용량치의 절대치의 변동을 PLL동작과 연동시킴으로써해소하고 있다.

이에 따라, 콘덴서의 용량치가 변동하는 것에 기인하는 집적회로 혹은 그것을 사용한 응용장치의 특성열화를 해소할 수 있다.

그런데, 도 7을 참조하여 전술한 실시예3중의 VCO(17)는 도 2를 참조하여 전술한 바와 같이 LPF(7)와 비교기(8)가 궤환접속되어 발진회로가 구성되어 이루어지고, VCO(17)의 발진주파수는 LPF의 위상특성으로 일의적(一義的)으로 결정되는 것은 이미 설명했다.

그러나, VCO(17)의 발진주파수는 현실적으로는 LPF의 위상특성에만 의존하는 것이 아니라, LPF나 비교기를 구성하는 트랜지스터의 동작속도나 기생소자에 의한 지연(지연요소)에도 의존한다. 이들 지연요소는 VCO(17)의 위상특성에 영향을 미친다.

도 8a는 도 7중의 VCO(17)의 지연에 주목한 구성요소를 나타낸 블럭도이고, 그것을 전달함수로 나타내면 도 8b에 나타낸 바와 같이 된다.

도 8a중, 31은 VCO의 제어입력단자, 32는 LPF, 33은 LPF의 순수한 지연시간 이외에 발생하는 바람직하지 않은 지연(지연요소)이다.

도 8b중, 35, 36은 도 8a중의 32, 33에 각각 대응하는 지연량을 전달함수로 표현한 것이다.

도 9a 내지 도 9c는 도 8b중의 바람직하지 않은 지연량(이후, 기생지연이라 칭한다; 36)의 주파수특성의 일례를 나타내고 있다.

즉, 도 9a는 기생지연(36)의 주파수대 진폭특성을 나타내고 있고, 주파수에 대해 평탄한 진폭특성을 갖는다. 도 9b는 기생지연(36)이 1ns라고 상정(想定)한 경우의 주파수대 위상특성을 나타내고 있다. 도 9c는 기생지연(36)의 주파수대 지연특성(상대지연특성)을 나타내고 있고, 주파수에 대해 평탄하며 0ns이다.

도 10a 내지 도 10c는 전술한 바와 같이 도 3a 내지 도 3c에 나타낸 주파수특성을 갖는 VCO의 발진루프로, 도 8b중에 나타낸 기생지연(36)이 포함된 때의 주파수특성을 나타낸다.

즉, 도 10a는 주파수대 진폭특성을 나타내고 있고, 차단주파수(3dB 감쇠점)를 100㎒로 설정하고 있다. 도 10b는 주파수대 위상특성을 나타내고 있고, 위상이 180˚ 시프트하는 주파수가 본래의 발진주파수 100㎒에 대해 낮게 되어 있다. 도 10c는 주파수대 지연특성(상대지연특성)을 나타내고 있고, 주파수 100㎒에 있어서 0.6nS정도의 지연이 생기고 있다.

따라서, 전술한 바와 같은 기생지연(36)이 존재하는 경우, 도 7중의 능동필터(23)의 차단주파수와 VCO(17)의 일부인 LPF의 차단주파수에 어긋남이 생겨 능동필터(23)의 차단주파수를 정밀도 좋게 제어할 수 없다고 하는 불편이 생긴다. 이러한 불편을 해소하기 위해, 실시예3을 개량한 실시예4에 대해, 이하에 설명한다.

실시예4

도 11은 실시예4에 따른 신호처리장치의 블럭구성을 나타내고 있다.

이 신호처리회로는, 도 7을 참조하여 전술한 실시예3에 따른 신호처리회로와 비교하여, VCO(17)의 LPF(7)와 능동필터(23)의 사이에 보정회로블럭(30)이 삽입되고, VCO(17)의 제어신호 입력 대신에 보정회로블럭(30)의 출력이 능동필터(23)의 차단주파수를 제어하는 제어신호로서 이용되고 있는 점이 다르고, 그 외는 동일하므로 도 7과 동일한 부호를 붙이고 있다.

즉, 도 11의 신호처리회로에 있어서, 도 7중의 신호처리회로와 마찬가지로 재생신호 입력단자(21), 능동필터(23), 재생신호 출력단자(22), 클럭입력단자(11), 클럭출력단자(13), 위상비교기(14), 챠지 펌프(15), 루프 필터(16), VCO(17)가 설치되어 있다.

클럭입력단자(11)로 기준클럭이 입력되면, 위상비교기(14)에 의해 VCO(17)로부터의 클럭과의 위상이 비교되고, 여기서 얻어진 위상차신호는 챠지 펌프(15)에 의해 전류 또는 전압으로 변환된다. 이 챠지 펌프(15)의 출력은 루프 필터(16)에 의해 고주파성분이 제거된 후에 VCO(17)로 전송된다.

이 VCO(17)는 LPF(7)와 비교기(8)로 이루어진 루프가 형성되어 있고, 그 발진주파수는 상기 루프 필터(16)로부터의 전류 또는 전압에 따라 변화한다. 이때, 상기 VCO(17)의 출력은 상기 위상비교기(14)의 다른쪽의 입력단에 입력되고, VCO(17)의 출력과 기준클럭의 위상이 동기(일치)하도록 제어된다. 이 VCO(17)내의 LPF(7)의 출력은 비교기(8)에 입력됨과 더불어 보정회로블럭(30)으로 공급된다.

상기 VCO(17)는, 본 예에서는 발진주파수 100㎒를 상정하고 있다. 또, 상기 VCO(17)에 있어서, LPF(7)의 입력신호는 상기 비교기(8)에 의해 진폭제한된 구형파(rectangular wave)이다. LPF(7)의 출력신호는 도 3a에 나타낸 특성으로부터 예상되는 바와 같이 정현파에 가까운 파형이다.

다음에는 도 11중의 보정회로블럭(30)에 대해 설명한다.

이 보정회로블럭(30)는, 입력신호(VCO(17)중의 LPF(7)의 출력)의 주파수에 비례한 정확한 정보(전류 또는 전압)를 출력하는 역할을 갖는 것으로, LPF(31), 승산기(32), 적분기(33), 지연보정회로(34)로 이루어진 궤환루프가 구성되어 있다.

즉, 상기 VCO(17)중의 LPF(7)의 출력신호가 LPF(31) 및 지연보정회로(34)에 입력되고, 이 LPF(31)의 출력과 지연보정회로(34)의 출력은 승산기(32)로 공급된다. 이 승산기(32)는 예컨대 동기검파회로로 이루어지고, 2개의 입력단자에는 동일 주파수이고 위상이 다른 신호(LPF(31)의 출력과 지연보정회로(34)의 출력)가 입력된다. 적분기(33)는 승산기(32)로부터 공급되는 신호를 적분하여 전압 또는 전류로서 출력하는 것이고, 이 출력은 상기 LPF(31) 및 지연보정회로(34)의 제어전류원으로서 이용된다.

한편, 지연보정회로(34)는 LPF(31)에 의한 지연시간 중의 필터 이외의 순수한 회로지연을 충실히 발생하는 것을 목적으로 하는 것이지만, 상기 회로지연이 무시할 수 있는 값인 경우에는, 그것을 생략하고, LPF(7)의 출력신호를 승산기(32)에 입력해도 상관없다.

또, 상기 LPF(31)는 입력신호 위상에 대해 출력의 위상을 변화시키는 것을 목적으로 하는 것으로, LPF(31) 대신에 예컨대 APF(all pass filter)를 사용해도 상관없지만, 여기서는 2차의 버터워스형 LPF를 이용한 예를 나타낸다.

상기 2차의 버터워스형 LPF(31)의 주파수대 진폭특성 및 주파수대 위상특성은 도 12a 및 도 12b에 나타낸 바와 같이 되어, 차단주파수 100㎒에서 90˚의 위상이 지연된다.

도 13a는 도 11중의 보정회로블럭(30)중의 2차의 버터워스형 LPF(31)의 구체적인 회로예를 나타낸다.

이 회로는, 도 4에 나타낸 LPF1과 마찬가지의 구성으로, LPF1과 대응하는 부분에는 LPF1의 부호의 말미에 a를 부기하여 나타내고 있고, 전류원(I41)은 LPF1중의 트랜지스터(Q4) 및 저항소자(R1)에 대응한다. 이 회로의 전달함수(H3)는 다음 식 (16)으로 나타낸 바와 같이 설정되어 있다.

H3 = 1 / (S²+ 1.4142S + 1) --- --- (16)

도 13b는 도 11중의 보정회로블럭(30)중의 지연보정회로(34)의 구체적인 회로예를 나타낸다.

이 지연보정회로(34)는, 도 13a에 나타낸 2차의 버터워스형 LPF(31)와 비교하여, 용량(C1a, C2a)을 제거한 점이 다르다. 이 지연보정회로(34)의 지연시간은 필터구성 이외의 요인에서 발생하는 순수한 회로지연으로 된다.

도 14는 도 11중의 보정회로블럭(30)중의 승산기(32) 및 적분기(33)의 구체적인 회로예를 나타낸다.

승산기(32)에 있어서, 전원단자(41)에는 전원전압(VCC)이 공급되고, 차동입력단자(42, 43)에는 제1입력신호가 차동적으로 입력되며, 차동입력단자(44, 45)에는 제2입력신호가 차동적으로 입력되고, 2개의 입력을 승산한다.

여기서, 상기 차동입력단자(44, 45)에는, 차동입력쌍을 이루는 npn 트랜지스터(Q61, Q62)의 각 베이스가 대응하여 접속되어 있다. 그리고, 상기 트랜지스터(Q61, Q62)의 에미터 공통접속점은 전류원(I60)을 매개로 GND노드에 접속되어 있다.

또, 상기 차동입력단자(42, 43)에는, 차동입력쌍을 이루는 npn 트랜지스터(Q63, Q64)와, 차동입력쌍을 이루는 npn 트랜지스터(Q66, Q65)의 각 베이스가 대응하여 접속되어 있다.

그리고, 상기 트랜지스터(Q63, Q64)의 에미터 공통접속점은 상기 트랜지스터(Q61)의 콜렉터에 접속되어 있고, 상기 트랜지스터(Q66, Q65)의 에미터 공통접속점은 상기 트랜지스터(Q62)의 콜렉터에 접속되어 있다.

그리고, 상기 트랜지스터(Q63, Q65)의 콜렉터끼리가 접속되어 전원단자(41)에 접속되고, 상기 트랜지스터(Q64, Q66)의 콜렉터끼리가 접속되어 전류부하(I61)를 매개로 전원단자(41)에 접속되어 있다.

적분기(33)는, 승산기(32)로부터 공급되는 신호의 고주파성분을 제거하는 콘덴서(C6)로 실현되어 있고, 적분출력(즉, LPF(31)와 지연보정회로(34)의 위상차에 따른 정보)을 적분출력단자(46)로부터 출력한다.

도 15는 도 14중의 승산기(32)의 2개의 입력신호와 출력신호의 파형례를 나타낸다. 상기 2개의 입력신호의 위상차가 90˚일 때, 출력신호를 적분기(33)로 적분한 값은 0으로 된다. 만일 상기 2개의 입력신호의 위상차가 90˚로부터 벗어나면, 출력신호를 적분기(33)로 적분한 값은 입력신호의 위상차에 따라 변화한다.

상기 적분기(33)의 적분출력은 도 11중의 LPF(31) 및 지연보정회로(34)로 공급되어 LPF(31)의 출력과 지연보정회로(34)의 출력의 위상차가 90˚로 되도록 동작한다. 이에 따라, 지연보정회로(34)는 LPF(31)에 의한 지연시간 중의 필터 이외의 순수한 회로지연을 충실히 발생한다.

이상 설명한 바와 같이, 도 11중의 보정회로블럭(30)은 LPF(31), 승산기(32), 적분기(33), 지연보정회로(34)로 구성되는 루프계에 의해, 승산기(32)로의 2개의 입력(LPF(31)의 출력신호와 지연보정회로(34)의 출력신호)이 90˚의 위상차를 발생하도록 동작한다.

이에 따라, 도 11의 신호처리회로에 있어서는, VCO(17)의 출력신호의 주파수에 따른 전류 또는 전압을 보정회로블럭(30)이 발생하고, 그 전류 또는 전압을 능동필터(23)의 차단주파수를 제어하는 제어신호로 이용함으로써, 상기 VCO(17)의 발진주파수에 따라 상기 능동필터(23)의 차단주파수를 제어할 수 있다.

한편, 도 11에 나타낸 신호처리회로의 보정회로블럭(30)에서는, 위상정보를 이용하여 LPF(7)의 주파수특성을 보상하도록 제어했지만, 진폭정보를 이용하여 LPF(7)의 주파수특성을 보상하도록 제어하는 것이 가능한 바, 이하 그 실시예5에 대해 설명한다.

실시예5

도 16은 실시예5에 따른 신호처리회로를 나타낸다.

이 신호처리회로에 있어서, 도면부호 21은 아날로그신호가 입력되는 재생신호 입력단자, 23은 능동필터, 22는 재생신호 출력단자이다.

61은 PLL 등의 클럭신호나 외부장치로부터의 클럭신호 입력으로부터 기본주파수 성분만을 통과시키기 위한 제1LPF이다. 이 제1LPF(61)는, 예컨대 PLL에서의 클럭출력단자로부터 클럭신호가 입력될 때에, 이 클럭입력의 3차 고조파 이상의 성분을 충분히 억압할 수 있는 주파수특성을 갖게 하기 위해, 본 예에서는 차단주파수가 클럭주파수의 1.5배 근방의 4차의 버터워스형 필터를 사용하고 있다. 이에 따라, 제1LPF(61)의 출력신호에 있어서, 기본주파수 성분의 진폭과 3차 고조파 성분의 진폭의 비는 30dB 이상으로 되어 거의 기본주파수 성분만이라고 간주할 수 있다.

또한, 여기에는 나타내고 있지 않지만, 도 11의 신호처리회로와 마찬가지로 제1LPF(61)와 비교기를 루프접속하여 VCO를 형성해서 PLL의 루프내에 짜 넣고, PLL중의 루프 필터의 출력을 제1LPF(61)의 주파수특성의 제어신호 입력으로 하면, 회로구성의 간략화가 가능하다.

62는 제어신호 입력에 따라 차단주파수를 제어가능한 제2LPF이다. 이 제2LPF(62)는, 상기 제1LPF(61)로부터 기본주파수 성분만의 정현파신호가 입력되므로, 그 출력신호의 진폭은 입력신호 진폭에 클럭주파수에서의 제2LPF(62)의 이득(gain)특성을 곱한 것으로 된다.

63은 상기 제어신호 입력에 따라 (제2LPF(62)와 연동하여) 차단주파수가 변화하는 이득보정회로로, 제2LPF(62)의 직류이득을 보정하기 위해 이용되고 있다. 이 이득보정회로(63)는, 예컨대 제2LPF(62)와 동일한 구성을 갖고, 그 출력신호의 진폭은 입력신호 진폭에 제2LPF(62)의 직류이득을 곱한 것과 같아진다.

따라서, 제2LPF(62)의 출력신호의 진폭과 이득보정회로(63)의 출력신호의 진폭의 비는, 클럭주파수에서의 제2LPF(62)의 이득특성과 직류이득특성의 비와 같아진다.

더욱이, 제2LPF(62)의 출력과 이득보정회로(63)의 출력은 각각 증폭기(64, 65)에 입력된다. 이들 증폭기(64, 65)는 동일한 구성이지만, 이득비는 α로 설정되어 있다.

그리고, 증폭기(64, 65)의 출력은 각각 피크홀드회로(66, 67)에 입력되고, 이들 피크홀드회로(66, 67)의 출력의 차분신호가 가산회로(68)로부터 출력되어 제2LPF(62)의 제어입력으로 되며, 상기 차분신호가 0으로 되도록 제2LPF(62)의 차단주파수가 제어된다.

이때, 클럭입력주파수에서의 제2LPF(62)의 진폭특성(입력진폭과 출력진폭의 비)이 증폭기(64, 65)의 이득비(α)와 같아지도록 자동적으로 보정된다. 즉, 클럭입력주파수(f0)에서의 제2LPF(62)의 이득을 H(f0), 제2LPF(62)의 직류이득을 H(0)로 표현하면,

H(f0) / H(0) = α --- --- (17)

로 된다.

여기서, 능동필터(23)로서, 제2LPF(62)에 연동하여 차단주파수가 변화하는 필터를 이용하고, 제2LPF(62)가 윗식 (17)을 만족할 때에 능동필터(23)로서 소정의 특성이 얻어지도록 제어함으로써, 고정밀도의 주파수특성을 갖는 능동필터(23)를 실현할 수 있다.

즉, 도 16의 신호처리회로에 의하면, 제2LPF(62)의 입력진폭과 출력진폭이소정의 진폭비(α)로 되도록 제2LPF(62)의 차단주파수를 제어함으로써, 주파수특성의 정밀도가 높은 능동필터(23)를 실현하는 것이 가능하게 된다.

도 16중의 제2LPF(62)의 구체예로서는, 도 17에 나타낸 바와 같이 도 4중에 나타낸 2차의 LPF1과 LPF2를 종속접속한 4차의 버터워스형 LPF와 거의 같은 구성을 이용할 수 있고, 도 17에 있어서 도 14와 대응하는 부분에는 동일부호를 붙이고 있다.

이 4차의 버터워스형 LPF의 차단주파수(fc)는 앞의 식 (12), (13)에 기술한 바와 같이 에미터저항합(re)에 반비례한다. 따라서, 제어신호 입력의 전위를 제어하여 도 17중에 나타낸 트랜지스터(Q4, Q10, Q13)로 흐르는 전류를 제어함으로써, 4차의 버터워스형 LPF의 차단주파수(fc)를 제어할 수 있고, 그 차단주파수(fc)는 트랜지스터(Q4, Q10, Q13)에 흐르는 전류에 비례한다.

도 18은 도 16중의 이득보정회로(63)의 구체예를 나타내고 있다.

이 이득보정회로는, 도 17중에 나타낸 4차의 버터워스형 LPF의 구성으로부터 용량(C1, C2, C3, C4)을 제거한 것과 등가이다. 이 이득보정회로는, 엄밀하게는 트랜지스터의 기생용량의 영향에 의해 로우패스필터로 되지만, 그 차단주파수는 충분히 높아 클럭입력주파수에서의 이득특성은 직류에서의 이득특성과 같다고 간주할 수 있다. 그리고, 이 직류이득특성은 제2LPF(62)의 직류이득특성과 거의 같다.

도 19는 도 16중의 제2LPF(62)의 후단측의 증폭기(64) 및 피크홀드회로(66)의 구체예를 나타낸다.

증폭기(64)는 차동입력쌍을 이루는 npn 트랜지스터(Q27, Q28)와 전류원용의npn 트랜지스터(Q29) 및 저항소자(R4, R5, R6)로 구성되어 있다. 여기서 차동입력쌍을 이루는 npn 트랜지스터(Q27, Q28)는 LPF(62)의 차동출력신호가 차동입력단자를 매개로 베이스에 대응하여 입력되고, 콜렉터로부터 차동증폭출력이 얻어진다.

피크홀드회로(66)는 npn 트랜지스터(Q30∼Q40)와 저항소자(R7∼R13) 및 콘덴서(C5)로 구성되어 있다. 여기서, 전류원용의 트랜지스터(Q32, Q34, Q36, Q38, Q40)는 상기 증폭기(64)의 전류원용의 트랜지스터(Q29)와 동일한 베이스 바이어스가 인가되고 있다.

이 피크홀드회로(66)에 있어서, 트랜지스터(Q30, Q31)의 각 에미터가 공통접속되고, 그 에미터 공통접속노드와 GND노드의 사이에 전류원용 트랜지스터(Q32)와 저항소자(R7)가 접속되어 와이어드 오아(wired-OR)회로를 구성하고 있다. 그리고, 상기 에미터 공통접속노드와 GND노드의 사이에 접속된 콘덴서(C5)가 전위를 유지함으로써, 증폭기(64)의 출력의 최대치를 유지한다.

또, 증폭기(64)의 차동출력노드에는, 트랜지스터(Q33, Q34), 저항소자(R8)로 이루어진 에미터 플로워회로와, 트랜지스터(Q35, Q36), 저항소자(R11)로 이루어진 에미터 플로워회로가 접속되어 있다. 상기 트랜지스터(Q33, Q35)의 에미터간에는 저항소자(R9, R10)가 직렬로 접속되어 있고, 상기 저항소자(R9, R10)의 중점이 상기 증폭기(64)의 출력진폭의 중심치를 출력하게 된다.

따라서, 트랜지스터(Q30, Q31)의 에미터전위와, 저항소자(R9, R10)의 중점전위의 전위차는 증폭기(64)의 출력진폭의 1/2을 직류화한 값이다. 그래서, 상기 저항소자(R9, R10)의 중점전위는 트랜지스터(Q37, Q38), 저항소자(R12)로 이루어진에미터 플로워회로를 통해 출력되고, 상기 트랜지스터(Q30, Q31)의 에미터전위는 트랜지스터(Q39, Q40), 저항소자(R13)로 이루어진 에미터 플로워회로를 통해 출력된다. 이들 에미터 플로워회로의 출력(차동출력)은 피크홀드회로(66)의 출력(차동출력)으로 된다.

도 20은 도 16중의 이득보정회로(63)의 후단측의 증폭기(65) 및 피크홀드회로(67)의 구체예를 나타낸다.

이 증폭기(65) 및 피크홀드회로(67)는, 도 19를 참조하여 전술한 증폭기(64) 및 피크홀드회로(66)와 비교하여, 증폭기(65)의 부하로서 접속되어 있는 저항소자(R14, R15, R16)의 부분이 다르고, 그 외는 동일하므로 도 19와 동일부호를 붙이고 있다.

여기서, 상기 증폭기(64)에서의 전류원용 트랜지스터(Q29)를 흐르는 전류치와 증폭기(65)에서의 전류원용 트랜지스터(Q29)를 흐르는 전류치를 같게 설정하면, 증폭기(64, 65)의 이득비(α)는 차동입력쌍 트랜지스터의 부하저항의 값에 의해 결정된다.

증폭기(64)의 차동입력쌍 트랜지스터(Q27, Q28)의 부하저항(R4, R5)의 저항치를 R, 증폭기(65)의 차동입력쌍 트랜지스터(Q27, Q28)의 부하저항(R15, R16)의 저항치를 R′, 부하저항(R14)의 저항치를 (R-R′)/2로 설정하면, 증폭기(64, 65)의 이득비(α)는 R′/R로 된다.

도 21은 도 16중의 가산회로(68)의 구체예를 나타낸다.

이 가산회로는, 피크홀드회로(66)의 차동출력이 반전입력단(-) 및 비반전입력단(+)의 사이에 입력되는 gm앰프(71)와, 피크홀드회로(67)의 차동출력이 비반전입력단(+) 및 반전입력단(-)의 사이에 입력되는 gm앰프(72), 이들 gm앰프(71, 72)의 각 출력노드와 GND노드의 사이에 공통접속된 콘덴서(74) 및, 이 콘덴서(74)의 전위가 입력되는 전압플로워회로(voltage follower circuit; 73)로 이루어진다. 여기서, gm앰프(71, 72)의 이득은 같게 설정되어 있다.

상기 구성의 가산회로에 있어서, 피크홀드회로(67)의 출력레벨이 피크홀드회로(66)의 출력레벨보다도 클 때는, gm앰프(72)의 전류가 gm앰프(71)의 전류보다 커져서 콘덴서(74)가 충전되어 콘덴서(74)의 전위는 상승한다.

반대로, 피크홀드회로(66)의 출력레벨이 피크홀드회로(67)의 출력레벨보다도 클 때는, gm앰프(71)의 전류가 gm앰프(72)의 전류보다 커져서 콘덴서(74)가 방전되어 콘덴서(74)의 전위는 하강한다.

그리고, 피크홀드회로(66)의 출력레벨과 피크홀드회로(67)의 출력레벨이 같을 때는, gm앰프(71)의 전류와 gm앰프(72)의 전류가 같아져서 콘덴서(74)에는 전류가 흐르지 않아 콘덴서(74)의 전위는 일정치로 된다.

상기 콘덴서(74)의 전위가 전압플로워회로(73)를 매개로 도 16중의 제2LPF(62)의 제어신호로서 입력됨으로써, 피크홀드회로(66)의 출력레벨과 피크홀드회로(67)의 출력레벨이 같아지도록 궤환이 걸린다. 즉, 도 16중의 제2LPF(62)의 출력진폭과 이득보정회로(63)의 출력진폭의 비가 α로 되도록 궤환이 걸린다. 그 결과, 제2LPF(62)의 주파수특성은 정확히

H(f0) / H(0) = α --- --- (18)

로 된다.

여기서, 제2LPF(62)의 제어입력을 도 16중의 필터(23)의 제어입력으로서도 이용함으로써, 필터(23)의 주파수특성을 제2LPF(62)의 주파수특성과 연동시켜 제어할 수 있고, 집적회로의 소자오차를 보상한 고정밀도의 주파수특성을 갖는 필터를 실현할 수 있다.

상기 실시예5의 신호처리회로에 의하면, 클럭신호 주파수에서의 이득특성이 소정의 값으로 되도록 궤환을 걸어 필터의 주파수특성을 제어함으로써, 필터의 차단주파수를 소정의 값으로 정확히 설정하는 것이 가능하게 된다. 이에 따라, 집적회로 제조상의 결점인 콘덴서의 용량치의 변동에 의한 능동필터의 특성악화를 해소할 수 있다.

〈제3실시형태의 적용례〉

도 22는 본 발명의 제3실시형태에 따른 신호처리회로의 한 적용례로서 하드디스크장치의 일례를 나타내고 있다.

도 22에 있어서, 도면부호 81은 자기적으로 기록재생가능한 하드디스크, 82는 상기 하드디스크를 회전구동하기 위한 스핀들 모터(spindle motor)이다. 83은 상기 하드디스크(81)에 대해 데이터의 기록/재생을 행하는 자기헤드이다. 기록/재생앰프(84)는, 기록시는 자기헤드(83)에 기록전류를 발생하고, 재생시는 자기헤드(83)로부터 얻어지는 미약신호를 증폭한다.

변조기(85)는 "1", "0"의 2진 데이터를 자기기록에 적합한 신호로 변조하는 역할을 갖는다. 능동필터(86)는 기록/재생앰프(84)로부터 얻어진 재생신호를 이상(理想)파형으로 등화한다. PLL(87)은 기록/재생앰프(84)로부터 얻어진 재생신호로부터 클럭신호를 추출하는 기능을 갖는다.

복조기(88)는, 능동필터(86)로부터 출력되는 재생신호와 PLL(87)로부터 출력되는 클럭신호를 이용하여, 본래의 데이터로 재현하는 기능을 갖는다. 제어회로(89)는 변조기(85) 및 복조기(88)와 호스트 컴퓨터(90)의 사이에서 제어를 행하는 기능을 갖는다.

다음에는 하드디스크장치의 기록동작을 개략적으로 설명한다.

기록되어야 할 데이터(기록데이터)는, 호스트 컴퓨터(90)로부터 제어회로(89)를 매개로 변조기(85)로 전송되고, 자기기록에 적합한 데이터열로 변조(변환)되어 기록/재생앰프(84)로 전송된다.

기록/재생앰프(84)는, 변조기(85)로부터 전송된 데이터를 전류증폭하여 자기헤드(83)에 기록전류를 공급하고, 이에 따라 자기헤드(83)는 자속을 발생한다. 자기헤드(83)에 고의로 형성되어 있는 갭(gap)으로부터의 누설자속은 회전중의 하드디스크(81)에 도달한다. 이때, 하드디스크(81)의 반경방향으로 자기헤드(83)를 이동시킴으로써, 하드디스크(81)는 평면적으로 예컨대 동심원모양의 트랙 위가 자화되어 가고, 데이터가 기록된다. 이 경우, 기록과 재생이 동시에 행해지는 일은 없다.

다음에는 하드디스크장치의 재생동작을 개략적으로 설명한다.

재생은 회전중의 하드디스크(81)의 트랙상의 자화정보로부터 기록데이터를 재현하는 것이다. 자기헤드(83)는 회전중의 하드디스크(81)의 트랙상의 자화정보를 미약한 재생신호로서 검출한다.

이 재생신호는 기록/재생앰프(84)에 의해 소망하는 전압으로 증폭된 후에 능동필터(86) 및 PLL(87)로 전송된다. 능동필터(86)는 자기기록특성에 의해 왜곡된 재생신호를 수복(修復)하고, 복조기(88)로 전송한다.

한편, PLL(87)은 재생신호로부터 클럭신호를 추출하고, 본래의 데이터로 재현하기 위해 복조기(88)로 전송한다. 복조기(88)는 능동필터(86)에 의해 수복된 재생신호와 PLL(87)로부터 출력되는 클럭신호를 이용하여, 원래의 기록데이터를 재현한다. 복조기(88)에서 얻어진 데이터는 제어회로(89)를 매개로 호스트 컴퓨터(90)로 전송된다. 또, PLL(87)은 클럭신호의 주파수정보를 능동필터(86)로도 전송한다.

다음에는 상기 하드디스크장치를 본 발명의 신호처리회로와 관련지어 동작을 설명한다.

자기헤드(83)에 의해 데이터가 기록될 때, 자기헤드(83)는 정지한 상태이다. 또, 기록데이터는 일정의 기록주파수를 이용하여 하드디스크(81)에 기록된다. 자기헤드(83)가 하드디스크(81)의 내주방향으로 이동한 때의 기록데이터는, 그 기록주파수가 낮게 설정된다. 그 이유는, 회전중의 하드디스크(81)에 같은 기록밀도로 기록함으로써, 효율적인 기록이 행해지기 때문이다. 환언하면, 기록데이터량을 증대시키기 위함이다. 이에 따라, 재생시는 재생신호의 주파수가 자기헤드(83)의 물리적 위치에 따라 달라진다. 자기헤드(83)로부터 얻어지는 재생신호는 회전중의 하드디스크(81)의 외주로부터 내주로 향하여 주파수가 낮아진다.

재생신호는, 기록/재생앰프(84)를 매개로 능동필터(86)에 공급된다. 이때, 능동필터(86)로 파형을 수복(등화)할 때, 능동필터(86)의 차단주파수를 변화시킬 필요가 생긴다. 그 목적은, 재생신호를 최적으로 등화하여 하드디스크장치의 성능을 높이기 위함이다.

한편, 종래에는 CPU 등으로 자기헤드의 위치정보를 알아내고, 자동적으로 능동필터의 차단주파수를 변화시키고 있다.

따라서, 도 22의 하드디스크장치에 의하면, CPU에 의한 능동필터의 제어가 불필요하게 될 뿐만 아니라, 정밀도가 높은 차단주파수의 제어가 가능하게 되어 하드디스크장치의 특성을 대폭적으로 개선할 수 있다.

〈제1실시형태의 다른 예〉

도 23은 본 발명의 제1실시형태에 따른 VCO의 다른 예를 나타내고 있다.

이 VCO는, 전술한 제1실시형태에 따른 VCO와 마찬가지로 필터의 위상특성을 이용하고 있지만, 기본적 요소로서 지연량 가변 필터(103)와 가변이득 증폭기(104) 및 진폭검파기(106)를 구비한 아날로그 루프방식의 것으로, 부가적 요소로서 고정이득 증폭기(105)와 전압비교기(107)를 구비한다.

이 VCO는, 특별히 나타내지는 않았지만, 도 1에 나타낸 VCO와 마찬가지로, 제2, 제3실시형태의 PLL, 신호처리회로, 하드디스크장치에 적용가능한 것이다.

상기 지연량 가변 필터(103)는, 입력노드와 출력노드 사이의 신호지연량이 제어입력노드(101)로부터 입력되는 제어신호(전압 또는 전류)에 따라 제어되는 것이다. 이 경우, 사용소자수가 적어 지연시간이 짧고, 고주파동작에 적합한 것을이용하는 것이 바람직하다.

상기 가변이득 증폭기(104)는, 이득가변 제어입력에 따른 증폭이득을 갖고, 지연량 가변 필터(103)의 출력신호를 증폭하여 지연량 가변 필터(103)의 입력노드로 정궤환시키는 것이다. 이 경우, 필터(103)의 특성상, 필터(103)로 취급하는 신호진폭이 제한되므로, 그에 대응하여 가변이득 증폭기(104)의 출력신호의 신호진폭을 제한하는 것이 바람직하다.

상기 진폭검파기(106)는, 상기 가변이득 증폭기(104)의 출력신호의 진폭을 검출(본 예에서는, 고정이득 증폭기(105)의 출력신호의 진폭을 검출)하고, 가변이득 증폭기(104)의 출력신호의 진폭이 실질적으로 소망하는 일정치로 되도록 제어하기 위한 부궤환신호를 생성하여 가변이득 증폭기(104)의 이득가변 제어입력으로서 공급하는 것이다. 이 경우, 진폭검파기(106)로서, 단일의 주파수 스펙트럼을 갖는 파형, 예컨대 정현파를 검파하는 타입의 고주파동작에 적합한 진폭검파기가 이용된다. 이 정현파 검파형의 진폭검파기(106)로서, 기지(旣知)의 동기검파기 등을 사용해도 좋지만, 후술하는 바와 같이 회로적으로 강구된 것을 사용하는 것이 바람직하다.

상기한 도 23의 VCO는, 지연량 가변 필터(103)와 가변이득 증폭기(104)에 의해 아날로그신호의 정궤환계통이 형성되고, 가변이득 증폭기(104), 고정이득 증폭기(105) 및 진폭검파기(106)에 의해 아날로그신호의 부궤환계통이 형성되어 발진조건(궤환위상, 궤환레벨)을 만족하도록 구성되어 있다. 이에 따라, 지연량 가변 필터(103)는 제어입력노드(101)로부터의 제어신호 입력에 따른 주파수의 정현파신호를 출력한다.

또한, 지연량 가변 필터(103)는 BPF(band pass filter), LPF의 어느 것이라도 좋다. BPF의 경우는, 중심주파수(차단주파수)에 있어서 입력신호와 출력신호의 위상이 동상이므로, 이 BPF의 출력신호를 동상 그대로 궤환시키도록 정궤환루프를 구성하면 좋으며, BPF의 구성도 간단하다.

이에 대해, LPF의 경우에는, 차단주파수에 있어서 입력신호와 출력신호의 위상이 역상이므로, 이 LPF의 출력신호의 위상을 180˚ 시프트하여 궤환시키도록 정궤환루프를 구성하면 좋다.

또한, 상기 고정이득 증폭기(105)는, 가변이득 증폭기(104)와 진폭검파기(106)의 사이에 삽입접속되고, 가변이득 증폭기(104)의 출력신호를 진폭검파기(106)에서 필요로 하는 레벨까지 증폭하는 것이지만, 진폭검파기(106)에 증폭기능을 갖게 함으로써 고정이득 증폭기(105)를 생략해도 상관없다. 어느 경우도, 가변이득 증폭기(104)에 있어서 과대한 증폭기능을 갖게 할 필요가 없는 것이기 때문에, 정궤환루프내에서의 신호증폭에 따른 지연시간을 적게 하여 VCO의 주파수특성 변동을 억제할 수 있고, 고주파영역의 신호를 안정하게 발진시키는 것이 가능하게 된다.

또, 상기 전압비교회로(107)는 고정이득 증폭기(105)의 출력신호(정현파신호)를 2진화하고, VCO 출력신호로서 펄스신호열을 출력하는 것이지만, VCO의 사용목적에 따라서는 정현파를 증폭하는 기능뿐이라도 상관없다.

또, 도 23중의 구성요소인 지연량 가변 필터(103), 가변이득 증폭기(104), 고정이득 증폭기(105) 및 진폭검파기(106)는 LSI칩내에서 특히 문제로 되는 노이즈에 기인한 VCO 출력의 주파수변동[지터링(jittering)]의 발생을 저감하기 위해, 각각 차동구성의 것을 사용하는 것이 바람직하다.

상기한 바와 같이 도 23의 VCO에 의하면, 제어신호 입력에 따라 지연량이 제어되는 지연량 가변 필터(103)의 출력신호를 가변이득 증폭기(104) 및 진폭검파기(106)를 포함한 AGC회로로 일정 레벨로 제어하여 지연량 가변 필터(103)의 입력측으로 정궤환시키는 방식에 있어서, 지연량 가변 필터(103)나 AGC회로의 진폭검파기(106) 등에 고주파동작에 적합한 것을 이용함으로써, 수백 ㎒를 넘는 신호를 안정하게 발진하는 것이 가능하게 되고, 집적회로로의 실현이 용이하여 저가의 제품을 공급할 수 있다.

다음에, 도 23중의 각 구성요소의 상세(詳細)를 나타낸다.

도 24는 도 23중의 지연량 가변 필터(103)의 일례로서 바이폴라 트랜지스터를 이용하여 구성된 구체예를 나타내고 있다.

도 24에 있어서, Q1∼Q9는 각각 npn 트랜지스터, C1 및 C2는 용량소자, R1 및 R2는 저항소자, I1은 정전류원, VCC는 전원전위, GND는 접지전위, 101은 제어입력노드, 241 및 242는 차동입력신호전압이 입력되는 입력노드, 243 및 244는 차동출력신호전압이 출력되는 출력노드이다.

즉, 트랜지스터(Q2)는 콜렉터·베이스 상호가 접속되고, 콜렉터가 VCC노드에 접속되어 있으며, 에미터가 트랜지스터(Q1)의 콜렉터에 접속됨과 더불어 트랜지스터(Q7)의 베이스에 접속되어 있다.

트랜지스터(Q6)는 콜렉터·베이스 상호가 접속되고, 콜렉터가 VCC노드에 접속되며, 에미터가 트랜지스터(Q1)의 베이스에 접속됨과 더불어 트랜지스터(Q7)의 콜렉터에 접속되어 있다. 즉, 트랜지스터(Q1, Q7)는 서로의 베이스·콜렉터가 교차접속되어 있다.

그리고, 상기 트랜지스터(Q1, Q7)의 각 에미터간에 용량(C1)이 접속되고, 각 콜렉터간에 용량(C2)이 접속되어 있다.

차동쌍을 이루는 트랜지스터(Q3, Q5)는 각 콜렉터가 대응하여 상기 트랜지스터(Q1, Q7)의 에미터에 접속되어 있고, 에미터 공통접속노드와 GND노드의 사이에 전류원용의 1개의 트랜지스터(Q4)의 콜렉터·에미터간과 저항소자(R2)가 직렬로 접속되어 있다.

상기 차동쌍을 이루는 트랜지스터(Q3, Q5)는, 각 베이스에 차동의 궤환입력신호가 입력되고, 각 콜렉터로부터 차동출력신호가 취출된다.

한편, VCC노드와 GND노드의 사이에 정전류원(I1), 트랜지스터(Q8)의 콜렉터·에미터간 및 저항소자(R1)가 직렬로 접속되어 있고, VCC노드와 상기 트랜지스터(Q8)의 베이스의 사이에 트랜지스터(Q9)의 콜렉터·에미터간이 접속되어 있다. 그리고, 상기 트랜지스터(Q9)의 베이스는 상기 트랜지스터(Q8)의 콜렉터에 접속되어 있고, 이 트랜지스터(Q8)의 베이스는 상기 전류원용의 트랜지스터(Q4)의 베이스에 접속되어 있다. 상기 트랜지스터(Q8, Q9, Q4) 및 저항소자(R2, R1)는 전류미러회로를 구성하고 있다. 그리고, 제어입력노드(101)로부터의 제어신호가 상기 정전류원(I1)에 입력되고, 이 전류원(I1)의 전류가 제어신호 입력에 따라 변화하도록 구성되어 있다.

또한, 본 예에서는 트랜지스터(Q1, Q7)의 각 에미터간에 용량(C1)이 직접 접속되어 있지만, 실질적으로 Q1, Q7의 각 에미터간에 용량(C1)이 접속되어 있으면 좋다. 또, 본 예에서는, 트랜지스터(Q1, Q7)의 각 콜렉터간에 용량(C2)이 직접 접속되어 있지만, 실질적으로 Q1, Q7의 각 콜렉터간에 용량(C2)이 접속되어 있으면 좋다.

상기 구성의 필터에 있어서는, 제어신호 입력에 따라 변화하는 전류원(I1)의 전류에 비례한 전류가 트랜지스터(Q4)에 흐르고, 결과로서 제어신호 입력에 따라 차단주파수가 변화하며, 지연량특성(위상특성)이 변화한다.

도 24에 나타낸 회로의 입력노드(241, 242)로부터 출력노드(243, 244)까지의 전달함수 G(s)를, 전술한 LPF에 관한 식 (1)∼(11)과 마찬가지의 수순에 의해 구하면, 다음 식이 얻어진다.

윗식 (19)중, S는 라플라스연산자, ωn은 각주파수이고, 식 (19)의 전달함수로부터 도 24중의 트랜지스터(Q1∼Q7) 및 용량(C1, C2)의 회로특성은 2차의 BPF(밴드패스필터)의 전달함수를 가짐을 알 수 있다. 그리고, 필터회로의 전달함수의 일반식으로부터, 각주파수(ωn), 선택도(Q), 용량(C1)의 값(C1), 용량(C2)의 값(C2)의 관계를 구하면, 다음 식과 같이 나타내어진다.

--- (21)

윗식 (20)으로부터 각주파수(ωn)는 용량치와 쇼크레이의 에미터저항(re)으로 결정되고, 윗식 (21)로부터 Q는 2개의 용량치(C1, C2)의 비로 결정됨을 알 수 있다.

윗식 (20)중, 에미터저항(re)은 트랜지스터의 콜렉터전류의 크기에 따라 일의적으로 결정되는 것으로, 다음 식으로 주어진다.

re = k·T / q·Ic (Ω) --- (22)

이다. 여기서, k는 볼츠만정수, q는 전하량, T는 절대온도이다.

상기한 BPF의 위상특성은 앞의 식 (19)로부터 명확해진 바와 같이, 차단주파수에서 위상각 0˚의 성질을 갖는다.

도 24의 필터회로에서 취급하는 신호진폭은, 큰 진폭으로 되면 차단주파수에서 위상각이 소망치(0˚)로부터 벗어나 버리므로, 10mV정도가 바람직하다. 또, 도 24의 필터회로에 있어서, 트랜지스터(Q2, Q6) 대신에 각각 다이오드를 이용해도 좋다.

도 25는 도 23중의 가변이득 증폭기(104)의 한 구체예를 나타내고 있다.

도 25에 있어서, npn 트랜지스터(Q21, Q22)는 에미터끼리가 공통으로 접속되어 차동쌍을 이루고, 각 콜렉터와 VCC노드의 사이에 접속된 부하저항(R21, R22), 에미터 공통접속노드와 GND노드의 사이에 접속된 전류원(I21)과 더불어 차동증폭기를 구성하고 있다. 상기 트랜지스터(Q21, Q22)의 각 베이스는 차동입력노드(201, 202)에 접속되고, 각 콜렉터는 차동출력노드(203, 204)에 접속되어 있다.

그리고, VCC노드와 상기 에미터 공통접속노드의 사이에는 이득제어용의 전류원(I22)이 접속되어 있다. 이 이득제어용의 전류원(I22)의 전류치와 상기 차동증폭기의 전류원(I21)의 전류치의 관계는, I21＞I22로 되도록 설정되어 있다. 즉, 이득제어용의 전류원(I22)의 출력전류(이득제어전류)가 이득제어노드(205)를 거쳐 차동증폭기의 전류원(I21)으로 유입하도록 접속되어 있다.

도 25에 나타낸 차동구성의 가변이득 증폭기의 이득은, 차동쌍 트랜지스터(Q21, Q22)의 콜렉터전류와 부하저항(R21, R22)에 의해 결정된다. 본 예에서는, 이득제어용의 전류원(I22)의 전류치가 변화함으로써, 차동쌍 트랜지스터(Q21, Q22)의 콜렉터전류(I21-I22)가 변화하여 차동증폭기의 이득이 제어된다. 이 가변이득 증폭기의 출력신호의 진폭은, 전술한 바와 같이 필터(103)에서 취급하는 신호진폭의 제한상, 예컨대 10mV정도로 되도록 설계되어 있다.

도 26은 도 23중의 고정이득 증폭기(105)의 한 구체예를 나타내고 있다.

상기한 바와 같이 가변이득 증폭기(104)로부터 공급되는 신호의 진폭은 10mV정도이고, 이 정도의 신호진폭을 직접 진폭검파기(106)로 검파하기에는 정밀도면에서 불편이 있으며, 기생지연에 의한 VCO의 주파수특성 저하를 초래하는 일없이 진폭검파기(106)에서의 검파정밀도를 높이기 위해 정궤환루프의 밖에서 신호를 증폭하는 것이 바람직하다. 또, 진폭검파기(106)에 입력되는 신호에 직류오프셋전압이 생기면 검파정밀도에 악영향을 미치므로, 고정이득 증폭기(105)의 출력으로부터 직류오프셋전압을 제거하기 위해, 고정이득 증폭기(105)는 HPF(high pass filter: 하이패스필터)의 기능을 갖도록 구성하는 것이 바람직하다.

즉, 도 26에 있어서, npn 트랜지스터(Q41, Q42)는 각각 대응하여 각 에미터와 GND노드의 사이에 전류원(I41) 및 전류원(I42)이 접속되고, 각 콜렉터와 VCC노드의 사이에 부하저항(R21, R22)이 접속되며, 각 에미터 사이에 저항소자(R43) 및 콘덴서(C41)의 직렬회로가 접속되어 있고, 상기 트랜지스터(Q41, Q42)의 각 베이스는 차동입력노드(401, 402)에 접속되며, 각 콜렉터는 차동출력노드(403, 404)에 접속되어 있다.

도 26에 나타낸 차동구성의 고정이득 증폭기는, 트랜지스터(Q41, Q42)의 각 에미터간에 접속된 저항소자(R43) 및 콘덴서(C41)로 이루어진 HPF에 의해, 전술한 직류오프셋전압을 제거하는 역할을 갖는다.

도 27은 도 23중의 정현파 검파형의 진폭검파기(106)의 한 구체예를 나타내고 있다.

도 27에 있어서, npn 트랜지스터(Q51, Q52)는 에미터끼리가 공통으로 접속되어 차동쌍을 이루고, 에미터 공통접속노드와 GND노드의 사이에 접속된 제1전류원(I52)과 더불어 제1차동증폭기를 구성하고 있으며, 상기 트랜지스터(Q51, Q52)의 각 베이스는 대응하여 차동입력노드(501, 502)에 접속되어 있다. 이 경우,트랜지스터(Q51, Q52)의 전류구동능력(에미터 사이즈 혹은 트랜지스터수)이 다른 바, 본 예에서는 트랜지스터(Q51)의 사이즈가 트랜지스터(Q52)의 사이즈의 4배이다.

한편, npn 트랜지스터(Q53, Q54)는 에미터끼리가 공통으로 접속되어 차동쌍을 이루고, 에미터 공통접속노드와 GND노드의 사이에 접속된 제2전류원(I53)과 더불어 제2차동증폭기를 구성하고 있으며, 상기 트랜지스터(Q53, Q54)의 각 베이스는 대응하여 상기 차동입력노드(502, 501)에 접속되어 있다. 이 경우, 트랜지스터(Q53, Q54)의 전류구동능력(에미터 사이즈 혹은 트랜지스터수)이 다른 바, 본 예에서는 트랜지스터(Q53)의 사이즈가 트랜지스터(Q54)의 사이즈의 4배이다.

상기 2개의 차동증폭기에서의 사이즈가 큰 쪽의 한쪽의 트랜지스터의 콜렉터끼리, 사이즈가 작은 쪽의 다른쪽의 트랜지스터의 콜렉터끼리가 접속되어 있고, 본 예에서는 트랜지스터(Q51, Q53)의 콜렉터 공통접속노드는 VCC노드에 직접 접속되며, VCC노드와 트랜지스터(Q52, Q54)의 콜렉터 노드의 사이에 제3전류원용의 pnp 트랜지스터(Q56)의 에미터·콜렉터간이 접속되어 있다.

한편, VCC노드와 GND노드의 사이에는 pnp 트랜지스터(Q55)의 에미터·콜렉터간 및 전류원(I51)이 직렬로 접속되어 있고, 이 트랜지스터(Q55)는 베이스·콜렉터 상호가 접속되어 있다. 그리고, 상기 트랜지스터(Q55)와 상기 트랜지스터(Q56)는 베이스끼리가 접속되어 전류미러회로를 형성하고 있고, 트랜지스터(Q55)의 콜렉터전류와 트랜지스터(Q56)의 콜렉터전류는 같다(혹은 비례한다). 이 경우, 상기 트랜지스터(Q55)와 트랜지스터(Q56)의 각 콜렉터 사이에, 저항소자(R51) 및 콘덴서(C51)의 직렬회로가 접속되어 있고, 이 저항소자(R51) 및 콘덴서(C51)는 고주파성분을 제거하는 LPF의 기능을 갖는다.

더욱이, 상기 트랜지스터(Q56)에 병렬로 pnp 트랜지스터(Q57)의 에미터·콜렉터간이 접속되어 있고, 이 트랜지스터(Q57)는 베이스·콜렉터 상호가 접속되어 있다. 그리고, 상기 트랜지스터(Q57)와 pnp 트랜지스터(Q58)는 에미터끼리·베이스끼리가 접속되어 전류미러회로를 형성하고 있고, 트랜지스터(Q57)의 콜렉터전류와 트랜지스터(Q58)의 콜렉터전류는 같다(혹은 비례한다). 상기 트랜지스터(Q58)의 콜렉터와 전류출력노드(503)의 사이에는, 고주파성분을 제거하기 위해 LPF가 삽입되는 것이 바람직하다. 이 LPF의 일례는, 상기 트랜지스터(Q58)의 콜렉터와 전류출력노드(503)의 사이에 삽입된 저항소자(R52)와, 상기 트랜지스터(Q58)의 콜렉터와 GND노드의 사이에 접속된 콘덴서(C52)로 이루어진다.

여기서, 상기 트랜지스터(Q57, Q58) 및 전류출력노드(진폭검파출력노드; 503)는 도 25에 나타낸 가변이득 증폭기에서의 이득제어용의 전류원(I22) 및 이득제어노드(205)에 대응하고 있다.

다음에는 도 27에 나타낸 차동구성의 정현파 검파형의 진폭검파기의 동작에 대해 설명한다.

전술한 바와 같이, 트랜지스터(Q55, Q56)는 전류미러회로를 구성하고 있고, 트랜지스터(Q56)로부터 공급되는 전류는 전류원(I51)의 전류치와 같다. 여기서는, 전류원(I51)의 전류치를 전류원(I52)의 전류치의 반으로 설정하고, 전류원(I53)의전류치를 상기 전류원(I52)의 전류치와 같게 설정하고 있다.

우선, 차동입력노드(501, 502)가 무신호시(입력노드(501, 502)간의 전압차가 0)의 경우를 설명한다. 트랜지스터(Q51)의 에미터 사이즈가 트랜지스터(Q52)의 에미터 사이즈의 4배로 설정되어 있으므로, 무신호시에는 트랜지스터(Q51)의 콜렉터전류와 트랜지스터(Q52)의 콜렉터전류의 전류비는 전술한 바와 같이 4:1의 비율이고, 트랜지스터(Q51) 쪽이 많다. 마찬가지로, 트랜지스터(Q53)의 콜렉터전류와 트랜지스터(Q54)의 콜렉터전류의 전류비는 4:1의 비율이고, 트랜지스터(Q53) 쪽이 많다.

다음에, 무신호시에서의 트랜지스터(Q52, Q54)의 각 콜렉터접속노드의 전류를 고찰한다. 전류원(I52)의 전류치를 Ic로 나타내면, 전술한 바와 같이 트랜지스터(Q56)의 콜렉터전류는 Ic/2이다. 한편, 트랜지스터(Q52)의 콜렉터전류와 트랜지스터(Q54)의 콜렉터전류의 합은 2·Ic/5이다. 무신호시에는, 트랜지스터(Q56)의 콜렉터전류가 트랜지스터(Q52, Q54)의 콜렉터전류의 합보다 많아 트랜지스터(Q56)가 포화하고 그 콜렉터전위는 에미터전위와 거의 같아진다. 따라서, 트랜지스터(Q57)는 차단상태로 되어 트랜지스터(Q58)의 콜렉터전류도 흐르지 않아 전류출력노드(503)에 전류가 공급되지 않는다.

다음에는 차동입력노드(501, 502)에 정현파신호가 인가된 경우를 설명한다.

트랜지스터(Q51, Q52)의 콜렉터전류비는, 전술한 바와 같이 무신호시에는 4:1이지만, 차동입력노드(501, 502)에 신호가 인가된 경우는 트랜지스터(Q51, Q52)의 콜렉터전류비가 인가신호의 진폭에 따라 달라진다. 이 경우, 큰 신호가 인가되면, 트랜지스터(Q51, Q52)의 콜렉터전류비는 1:1까지 접근한다. 예컨대 전류원(I52)의 전류가 100㎂라고 상정하면, 트랜지스터(Q51, Q52)의 콜렉터전류는 각각 50㎂로 된다. 트랜지스터(Q51, Q52)의 콜렉터전류비(트랜지스터(Q52)의 콜렉터전류를 트랜지스터(Q51)의 콜렉터전류로 나눈 값)를 K로 나타내면, 그 범위는 다음 식의 영역으로 된다.

(1/N)≤K≤1 --- (23)

여기서, N은 트랜지스터(Q52)의 에미터 사이즈에 대한 트랜지스터(Q51)의 에미터 사이즈의 배율이다.

트랜지스터(Q53, Q54)의 콜렉터전류비의 관계도, 전술한 트랜지스터(Q51, Q52)의 콜렉터전류비의 관계와 마찬가지이다.

앞의 식 (23)중의 N으로서, 본 예에서는 4를 상정했으므로, 전류원(I52)의 전류를 100㎂로 하면, 트랜지스터(Q52)에 흐르는 전류는 20㎂로부터 50㎂의 범위이다. 도 27에 나타낸 바와 같이, 트랜지스터(Q52, Q54)의 콜렉터는 공통 접속되어 있으므로, 이들 트랜지스터(Q52, Q54)에 흐르는 합계전류는 40㎂로부터 100㎂의 범위로 된다. 여기서, 트랜지스터(Q56)로부터 공급되는 전류는 50㎂로 설정되어 있으므로, 차동입력노드(501, 502)에 신호가 인가되어 상기 트랜지스터(Q52, Q54)의 합계전류가 트랜지스터(Q56)의 콜렉터전류보다 많아지면, 그 차전류는 트랜지스터(Q57)로부터 공급된다. 이 트랜지스터(Q57, Q58)는 전류미러회로를 형성하고 있으므로, 트랜지스터(Q58)의 콜렉터전류는 트랜지스터(Q57)의 콜렉터전류와 동등한 전류치이다.

따라서, 상기 전류치(트랜지스터(Q58)에 흐르는 콜렉터전류)는 저항소자(R52)를 매개로 전류출력노드(503)로 공급되고, 이 전류출력노드(503)의 출력전류에 의해 도 25에 나타낸 가변이득 증폭기의 이득이 제어된다. 한편, 상기 (23)식에 있어서, 소망하는 신호진폭에 수속(收束: 수렴)된 때의 K의 값이 범위의 중심정도로 되도록 설정되는 것이 바람직하다.

도 28은 도 25에 나타낸 가변이득 증폭기에서의 출력신호의 시간경과에 대한 신호진폭의 수속특성을 시뮬레이션한 결과를 나타내고 있다. 도 28중, 횡축은 시간, 종축은 신호진폭이다. 이 특성으로부터, 전원전압을 인가하고 나서 신호출력파형이 소망하는 신호진폭에 수속하기까지 동작을 획인할 수 있다.

즉, 도 27의 차동구성의 정현파 검파형의 진폭검파기는, VCC노드와 GND노드의 사이에 병렬로 접속된 제1차동증폭기 및 제2차동증폭기를 구비하고, 각 차동증폭기는 사이즈가 다른 2개의 트랜지스터가 차동쌍을 이루도록 접속되어 이루어지며, 각 차동쌍 트랜지스터는 사이즈가 큰 쪽의 한쪽의 트랜지스터의 출력전극끼리가 제1노드에 접속됨과 더불어 사이즈가 작은 쪽의 다른쪽의 트랜지스터의 출력전극끼리가 제2노드에 접속되어 있다. 그리고, 차동입력노드(501, 502)의 차동입력신호의 진폭을 상기 제1노드와 상기 제2노드의 상대적인 전류변화로서 검출하고, 검출출력(본 예에서는 검출전류)을 출력노드(503)로 출력하는 기능을 갖는다. 본 예에서는, 상기 제1차동증폭기의 차동쌍 트랜지스터는 GND노드와의 사이에 제1전류원(I52)이 접속되고, 상기 제2차동증폭기의 차동쌍 트랜지스터는 GND노드와의 사이에 제2전류원(I53)이 접속되며, 상기 제1노드는 직접 VCC노드에 접속되고, VCC노드와 상기 제2노드의 사이에는 제3전류원(Q56)이 접속되어 있으며, 상기 제1전류원(I52)의 전류치와 상기 제2전류원(I53)의 전류치는 같고, 상기 제3전류원(Q56)의 전류치는 상기 제1전류원(I52)의 전류치보다 작게 설정되어 있으며, 상기 제2노드의 전류변화를 검파출력으로서 취출하는 것을 특징으로 한다.

또한, 도 27의 차동구성의 정현파 검파형의 진폭검파기 대신에, 다른 정현파 검파형의 진폭검파기, 예컨대 도 29에 나타낸 바와 같은 차동구성의 승산(2승)형의 동기검파기를 이용하는 것도 가능하다.

이 동기검파기에 의하면, 제1차동쌍 트랜지스터(291)와 제2차동쌍 트랜지스터(292)는 각 한쪽의 트랜지스터의 콜렉터끼리가 공통으로 접속되고, 동시에 부하저항(293)을 매개로 VCC노드에 접속되어 있다. 상기 제1차동쌍 트랜지스터(291)의 에미터 공통접속노드에 접속되어 있는 트랜지스터와 상기 제2차동쌍 트랜지스터(292)의 에미터 공통접속노드에 접속되어 있는 트랜지스터는 제3차동쌍 트랜지스터(294)를 이루고, 이 제3차동쌍 트랜지스터(294)의 에미터 공통접속노드와 GND노드의 사이에 전류원(295)이 접속되어 있다.

그리고, 차동입력신호가 입력되는 에미터 플로워회로(296)의 차동출력신호는 상기 제1차동쌍 트랜지스터(291) 및 제2차동쌍 트랜지스터(292)에 입력됨과 더불어, 레벨시프트회로(297)를 매개로 상기 제3차동쌍 트랜지스터(294)에 입력된다.

또한, 전술한 도 27의 구성의 진폭검파기는, 도 29에 나타낸 바와 같이 VCC노드와 GND노드의 사이에 트랜지스터가 2단으로 접속되어 이루어진 승산형의 동기검파기와 비교하여, 저전원전압에서의 동작이 가능한 외에, 고속동작이 가능하고,고주파신호의 진폭검파에 적합하다.

이상 설명한 바와 같이 본 발명의 VCO에 의하면, 제어신호 입력에 따라 지연량이 제어되는 지연량 가변 필터의 출력신호를 2진화한 펄스신호를 소망하는 레벨로 지연량 가변 필터의 입력측으로 정궤환시킴으로써, AGC회로를 생략하여 구성을 간소화할 수 있고, 집적회로로의 실현이 용이하여 저가의 제품을 공급할 수 있다.

또, 본 발명의 VCO에 의하면, 제어신호 입력에 따라 지연량이 제어되는 지연량 가변 필터의 출력신호를 AGC회로로 실질적으로 일정 레벨로 제어하여 지연량 가변 필터의 입력측으로 정궤환시키는 방식에 있어서, AGC회로의 진폭검파기 등의 구성을 강구함으로써, 고주파영역, 특히 수백 ㎒를 넘는 신호를 안정하게 발진하고, 집적회로로의 실현이 용이하여 저가의 제품을 공급할 수 있다.

또, 본 발명의 PLL에 의하면, 본 발명의 VCO를 짜 넣음으로써, 안정한 PLL동작 및 품질이 높은 클럭을 발생할 수 있으므로, 이것을 탑재한 저장기기 등에서의 데이터의 오독률(誤讀率)을 대폭 개선하여 장치의 신뢰성을 높임과 더불어 생산성의 효율화를 도모할 수 있다.

또, 본 발명의 신호처리회로에 의하면, 본 발명의 PLL과 능동필터를 연동(連動)시키고, PLL중의 VCO의 제어입력전압을 능동필터의 차단주파수를 설정하는 제어신호로 이용함으로써, PLL로의 입력클럭주파수와 능동필터의 차단주파수를 일치 또는 비례시키는 것이 가능하게 된다. 이에 따라, 집적회로 제조상의 결점인 콘덴서의 용량치의 변동에 의한 능동필터의 특성악화를 해소할 수 있다.

또, 본 발명의 신호처리회로에 보정회로를 부가함으로써, VCO중의 기생지연을 무시할 수 없게 되는 고주파영역에서도, 능동필터의 차단주파수를 정밀도 좋게 제어할 수 있다. 이 경우, 본 발명의 VCO와 연동시킴으로써, 간단한 회로구성으로 실현할 수 있으므로, 집적회로의 제조비용을 상승시키는 일없이 염가의 집적회로를 공급할 수 있다.

Claims

제어입력노드로부터 입력되는 제어신호에 따라 지연량이 제어되는 지연량 가변 필터와,

상기 지연량 가변 필터의 출력신호를 2진화한 펄스신호를 소망하는 레벨로 상기 지연량 가변 필터의 입력으로 정궤환시키는 궤환루프회로를 구비한 것을 특징으로 하는 전압제어 발진기.
제1항에 있어서, 상기 궤환루프회로는 상기 지연량 가변 필터의 출력신호를 2진화함과 더불어 소망하는 진폭으로 제한하는 전압비교회로를 갖춘 것을 특징으로 하는 전압제어 발진기.
제1항 또는 제2항에 있어서, 상기 지연량 가변 필터는 제어신호에 따라 차단주파수가 제어됨으로써 지연량이 제어되는 지연량 가변 로우패스필터가 이용되고 있고,

상기 궤환루프회로는 상기 지연량 가변 필터의 출력신호를 반전시키는 반전기능을 갖춘 것을 특징으로 하는 전압제어 발진기.
제3항에 있어서, 상기 지연량 가변 로우패스필터는 신호위상이 180˚ 시프트하는 주파수에 대해 0.5∼2배의 범위의 주파수영역내에 차단주파수가 설정되어 있는 것을 특징으로 하는 전압제어 발진기.
제3항에 있어서, 상기 지연량 가변 로우패스필터는 신호위상이 180˚ 시프트하는 주파수에 대응하여 차단주파수가 설정된 4차의 버터워스형 로우패스필터가 이용되는 것을 특징으로 하는 전압제어 발진기.
제5항에 있어서, 상기 4차의 버터워스형 로우패스필터는, 제1의 2차 로우패스필터와 제2의 2차 로우패스필터가 종속접속되어 이루어지고,

상기 제1의 2차 로우패스필터는, 제1전극, 제2전극 및 제어전극을 갖추고, 상기 제1전극 및 제어전극이 접속된 제1트랜지스터와,

상기 제1트랜지스터의 제2전극에 제1전극이 접속된 제2트랜지스터,

제1전극, 제2전극 및 제어전극을 갖추고, 상기 제1전극 및 제어전극이 접속되며, 제2전극이 상기 제2트랜지스터의 제어전극에 접속된 제3트랜지스터,

상기 제3트랜지스터의 제2전극에 제1전극이 접속되고, 상기 제2트랜지스터에 대해 서로의 제어전극·제1전극이 교차접속된 제4트랜지스터,

실질적으로 상기 제2트랜지스터와 제4트랜지스터의 각 제2전극간에 접속된 제1용량 및,

실질적으로 상기 제2트랜지스터와 제4트랜지스터의 각 제1전극간에 접속된 제2용량을 구비하고,

상기 제2트랜지스터의 제2전극 및 상기 제4트랜지스터의 제2전극을 차동전류입력으로 하고, 상기 제2트랜지스터의 제1전극 및 상기 제4트랜지스터의 제1전극을 차동전류출력으로 하며,

상기 제2의 2차 로우패스필터는, 제1전극, 제2전극 및 제어전극을 갖춘 제5트랜지스터와,

상기 제5트랜지스터의 제2전극에 제1전극이 접속된 제6트랜지스터,

상기 제6트랜지스터의 제어전극에 제2전극이 접속된 제7트랜지스터,

상기 제7트랜지스터의 제2전극에 제1전극이 접속되고, 상기 제6트랜지스터에 대해 서로의 제어전극·제1전극이 교차접속된 제8트랜지스터,

실질적으로 상기 제6트랜지스터와 제8트랜지스터의 각 제2전극간에 접속된 제3용량,

실질적으로 상기 제6트랜지스터와 제8트랜지스터의 각 제1전극간에 접속된 제4용량,

상기 제6트랜지스터의 제2전극에 접속된 제1전류원 및,

상기 제8트랜지스터의 제2전극에 접속된 제2전류원을 구비하고,

상기 제5트랜지스터의 제어전극 및 상기 제7트랜지스터의 제어전극을 차동전압입력으로 하고, 상기 제6트랜지스터의 제2전극 및 상기 제8트랜지스터의 제2전극을 차동전압출력으로 하는 것을 특징으로 하는 전압제어 발진기.
제어입력노드로부터 입력되는 제어신호에 따라 지연량이 제어되는 지연량 가변 필터와,

이득가변 제어입력에 따른 증폭이득을 갖고, 상기 지연량 가변 필터의 출력신호를 증폭하여 상기 지연량 가변 필터의 입력으로 정궤환시키는 가변이득 증폭기 및,

상기 가변이득 증폭기의 출력신호의 진폭을 검파하고, 상기 가변이득 증폭기의 출력신호의 진폭이 실질적으로 소망하는 일정치로 되도록 제어하기 위한 부궤환신호를 생성하여 상기 가변이득 증폭기의 이득가변 제어입력으로서 공급하는 정현파 검파형의 진폭검파기를 구비한 것을 특징으로 하는 전압제어 발진기.
제7항에 있어서, 상기 지연량 가변 필터는 밴드패스필터이고,

상기 가변이득 증폭기는 상기 밴드패스필터의 정현파 출력신호와 동상의 신호를 궤환시키는 것을 특징으로 하는 전압제어 발진기.
제7항 또는 제8항에 있어서, 상기 가변이득 증폭기와 상기 진폭검파기의 사이에 삽입접속되어 상기 가변이득 증폭기의 출력신호를 증폭하는 고정이득 증폭기를 더 구비하고,

상기 고정이득 증폭기는 하이패스필터의 기능을 갖춘 것을 특징으로 하는 전압제어 발진기.
제9항에 있어서, 상기 고정이득 증폭기의 출력신호를 2진화하여 전압제어 발진출력으로서 펄스신호열을 출력하는 전압비교회로를 더 구비한 것을 특징으로 하는 전압제어 발진기.
제7항 또는 제8항에 있어서, 상기 지연량 가변 필터는, 차동구성의 것으로, 차동입력노드와 차동출력노드 사이의 신호지연량이 제어입력노드로부터 입력되는 제어신호에 따라 제어되고,

상기 가변이득 증폭기는, 차동구성의 것으로, 차동입력신호를 증폭하고, 상기 지연량 가변 필터의 차동입력노드로 차동신호를 정궤환시키며,

상기 진폭검파기는, 차동구성의 것으로, 차동입력신호의 진폭을 검파하고, 상기 가변이득 증폭기의 출력신호의 진폭이 실질적으로 소망하는 일정치로 되도록 제어하기 위한 부궤환신호를 생성하는 것을 특징으로 하는 전압제어 발진기.
제7항 또는 제8항에 있어서, 상기 진폭검파기는 상기 가변이득 증폭기의 출력신호를 증폭한 후에 진폭검파를 행하는 것을 특징으로 하는 전압제어 발진기.
제11항에 있어서, 상기 진폭검파기는, 전원노드와 접지노드의 사이에 병렬로 접속된 제1차동증폭기 및 제2차동증폭기를 구비하고, 상기 각 차동증폭기는 사이즈가 다른 트랜지스터가 차동쌍을 이루도록 접속되어 이루어지며, 각 차동쌍 트랜지스터는 사이즈가 큰 쪽의 한쪽의 트랜지스터의 출력전극끼리가 제1노드에 접속됨과 더불어 사이즈가 작은 쪽의 다른쪽의 트랜지스터의 출력전극끼리가 제2노드에 접속되고, 상기 제1노드와 제2노드의 상대적인 전류변화를 검출하는 것을 특징으로 하는 전압제어 발진기.
제13항에 있어서, 상기 제1차동증폭기의 차동쌍 트랜지스터는 접지노드와의 사이에 제1전류원이 접속되고, 상기 제2차동증폭기의 차동쌍 트랜지스터는 접지노드와의 사이에 제2전류원이 접속되며, 상기 제1노드는 직접 상기 전원노드에 접속되고, 상기 전원노드와 상기 제2노드의 사이에는 제3전류원이 접속되며, 상기 제1전류원의 전류치와 상기 제2전류원의 전류치는 거의 같고, 상기 제3전류원의 전류치는 상기 제1전류원의 전류치보다 작게 설정되어 있으며, 상기 제2노드의 전류변화를 검출출력으로서 취출하는 것을 특징으로 하는 전압제어 발진기.
제1항 내지 제14항중 어느 한 항에 기재된 전압제어 발진기와,

제1입력단 및 제2입력단을 갖추고, 상기 제1입력단에 기준클럭 입력노드로부터 기준클럭신호가 입력되며, 상기 제2입력단에 상기 전압제어 발진기의 출력클럭신호가 공급되는 위상비교기,

상기 위상비교기의 출력측에 접속된 챠지 펌프회로 및,

상기 챠지 펌프회로의 출력측에 접속되고, 상기 제어신호를 생성하여 상기 전압제어 발진기의 제어입력노드에 공급하는 루프 필터를 구비한 것을 특징으로 하는 위상동기회로.
제15항에 기재된 위상동기회로와,

처리대상으로 되는 신호가 입력되고, 상기 위상동기회로내의 루프 필터의 출력이 제어신호로서 공급되는 능동필터를 구비한 것을 특징으로 하는 신호처리회로.
처리대상으로 되는 신호가 입력되고, 제어신호 입력에 따라 차단주파수가 변화하는 능동필터와,

제1입력단 및 제2입력단을 갖추고, 상기 제1입력단에 기준클럭 입력노드로부터 기준클럭신호가 입력되는 위상비교기,

상기 위상비교기의 출력측에 접속된 챠지 펌프회로,

상기 챠지 펌프회로의 출력측에 접속된 루프 필터,

상기 루프 필터의 출력이 제어신호로서 제어입력노드에 입력되는 제1로우패스필터,

상기 제1로우패스필터의 아날로그 출력신호를 증폭하고, 그 출력신호를 상기 제1로우패스필터의 입력으로 정궤환시킴과 더불어 상기 위상비교기의 제2입력단에 입력하는 궤환루프회로,

상기 제1로우패스필터의 아날로그 출력신호가 입력되는 제2로우패스필터,

상기 제1로우패스필터의 아날로그 출력신호가 입력되는 지연보정회로,

상기 제2로우패스필터의 출력 및 상기 지연보정회로의 출력의 승산을 행하는 승산기 및,

상기 승산기의 출력을 적분하고, 적분출력을 상기 능동필터의 제어신호로서 공급함과 더불어, 상기 제2로우패스필터의 제어신호 및 상기 지연보정회로의 제어신호로서 공급하는 적분기를 구비한 것을 특징으로 하는 신호처리회로.
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제16항 또는 제17항에 있어서, 상기 신호처리회로는, 정보저장기기 혹은 통신기기에 사용되고 있는 것을 특징으로 하는 신호처리회로.