JPS62231507A

JPS62231507A - 積分回路

Info

Publication number: JPS62231507A
Application number: JP61074059A
Authority: JP
Inventors: Toshitaka Senuma; 瀬沼　俊隆; Kenta Tanaka; 謙太田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-03-31
Filing date: 1986-03-31
Publication date: 1987-10-12
Anticipated expiration: 2009-10-19
Also published as: JPH0683014B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ＶＴＲのＡＦＣ回路又はＡＰＣ回路のＶＣ
Ｏ（電圧制御型発振器）の制御電圧を形成するのに適用
されるＩＣ回路内部のコンデンサを用いて構成された積
分回路に関する。

〔発明の概要〕

この発明は、差動アンプの二つの出力端子間にコンデン
サを接続し、差動アンプの二つの出力端子を加算器の入
力端子に第１及び第２のバッファ回路を介して夫々接続
し、加算器から出力端子を導出し、コンデンサの両端に
第１〜第４のトランジスタを接続し、この第１〜第４の
トランジスタによって、他の入力端子からの入力電圧に
応じた電流を加算するものであり、積分動作と加算動作
の両者を行うことができるようにした積分回路である。

〔従来の技術〕

ＶＴＲの記録回路では、搬送色信号を低域変換するため
の変換用キャリア信号を記録映像信号中の水平同期信号
と同期させるために、ＡＦＣ回路が設けられている。ま
た、ＶＴＲの再生回路では、再生された低域変換色信号
を搬送色信号に戻すための変換用キャリア信号を再生信
号中のバースト信号と同期させるために、ＡＰＣ回路が
設けられている。これらのＡＦＣ回路及びＡＰＣ回路に
は、ＶＣＯが設けられている。

第７図は、ＶＣＯの制御電圧を形成するための従来の構
成を示し、第７図において、２１がｖＣＯである。ＶＣ
Ｏ２１には、加算回路２２からの制御電流が供給される
。加算回路２２には、電流源２４からの中心周波数設定
用の電流と差動アンプ２３からのエラー電流とが供給さ
れる。差動アンプ２３には、記録時に記録再生切り替え
スイッチ２５のｒ側端子を介してＡＦＣフィルタ２７か
らのＡＦＣエラー電圧が供給され、再生時に記録再生切
り替えスイッチ２５のｐ側端子を介してＡＰＣフィルタ
２９からのＡＰＣ電圧が供給される。

ＡＦＣフィルタ２７には、入力端子２６からＡＦＣ検出
電圧が供給され、ＡＰＣフィルタ２９には、入力端子２
８からＡＰＣ検出電圧が供給される。

また、ＡＰＣＩ　Ｄ回路３０において、ＶＣＯ２１の出
力信号を分周した信号と入力端子３１からの水平同期信
号を分周した信号とが位相比較され、ＶＣＯ２１の発振
周波数がＡＰＣの引き込み範囲から外れている状態が検
出される。ＡＰＣＩＤ回路３０からのＩＤエラー電流が
コンデンサ３３を有するホールド回路３２に供給され、
ホールド回路３２からＩＤエラー電圧が発生する。この
ＩＤエラー電圧がダイオード及び抵抗回路３４を介する
ことによりＩＤエラー電流とされ、このＩＤエラー電流
がコンデンサ３６を有するホールド回路３５に供給され
る。

記録／再生切り替えスイッチ２５を介されたＡＦＣエラ
ー電圧又はＡＰＣエラー電圧の直流電位を一定とするよ
うに、差動アンプ３７、上記のホールド回路３５及び差
動アンプ３８がＶＣＯ２１に対して設けられている。差
動アンプ３７及び３８は、入力電圧を出力電流に変換す
るためのものである。ホールド回路３５は、直流帰還路
を形成するために、充分長い時定数を持つものとされて
いる。容量が大きなコンデンサ３６は、ＩＣ回路の外に
接続されており、このコンデンサ３６において、直流帰
還路の電流及びＩＤエラー電流が加算される。

上述のようなＶＣＯの制御信号を形成する回路では、ホ
ールド用のコンデンサ３３及び３６がＩＣ回路の外付は
部品となる。そこで、これらのコンデンサ３３及び３６
をＩＣ内部に取り込むことにより、第７図に示す構成を
全てｔＣ内部の素子により実現することができる。この
場合、直流帰還路を形成するホールド回路３５は、時定
数がかなり長いために、ＩＣ化するために工夫が必要と
なる。

本願発明者の提案に係るコンデンサの充放電電流を微少
なものとでき、また、出力のダイナミ・ツクレンジが拡
大されたバランス型の積分回路は、上述のホールド回路
３５に適用して好適である。

〔発明が解決しようとする問題点〕

ＩＣ化されたバランス型の積分回路では、直流帰還路の
出力信号とＩＤエラー信号との加算は、従来の構成のよ
うに、外付けの大容量のコンデンサに両信号電流を供給
する構成とできない。

従って、この発明の目的は、ＩＣ化されたバランス型の
積分回路を用い、ＩＤエラー信号のような他の入力信号
を加算することができる積分回路を提供することにある
。

〔問題点を解決するための手段〕

この発明は、一方の出力端子と他方の出力端子との間に
コンデンサが接続された差動アンプと、差動アンプの一
方の出力端子と一方の入力端子とが第１のバッファ回路
を介して接続されると共に、差動アンプの他方の出力端
子と他方の入力端子とが第２のバッファ回路を介して接
続され、出力信号が取り出される加算器と、コンデンサ
の両端とコレクタが接続された第１及び第２のトランジ
スタと、第１及び第２のトランジスタのエミッタとエミ
ッタが夫々共通接続され、ベースから他の人刃端子が導
出された第３及び第４のトランジスタと、第１及び第２
のトランジスタと基準電位点間に夫々挿入された電流源
とを備えた積分回路である。

〔作用〕

差動アンプの逆相の出力端子間にコンデンサが接続され
ているので、出力のダイナミックレンジが従来の積分回
路に比して２倍となる。また、コンデンサの両端にＩＤ
エラー信号等の他の入力信号を電流加算することができ
る。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、コンデンサを含む全ての素子が
ＩＣに内蔵されたものである。この一実施例の説明は、
下記の項目の順序でなされる。

ａ、一実施例の全体構成り、バランス型積分回路Ｃ，バランス型積分回路の具体的接続ｄ、積分回路とのインターフニースミ、一実施例の全体構成第１図は、この発明をＡＦＣ回路のフィルタに適用した
一実施例の構成を示す。ＡＦＣ回路は、回転ヘッド型Ｖ
ＴＲにおける記録回路中に設けられ、搬送色信号を低域
変換色信号に変換するための変換用キャリア信号を発生
するために用いられる。ＡＦＣ回路には、中心周波数が
３７８ｆ、（ｆ、：水平走査周波数）のｖＣｏが設けら
れ、このｖＣｏの出力信号を（１／８）に分周すること
により、７４３（ｋＨｚ）の変換用キャリア信号が形成
される。また、ｖＣＯの出力信号を分周した信号と水平
同期信号とがＡＦＣ検出回路により位相比較され、位相
比較出力がローパスフィルタを介してｖＣＯに制御電圧
として供給される。この場合、ＶＣＯの出力信号と水平
同期信号の位相が大きくずれる場合には、第１図におい
て、２ｏで示すＡＦＣＩＤ回路により、ｖｃｏの制御電
圧が強制的に高く又は低くされる。

第１図において、１８で示す入力端子にＡＦＣ検出回路
からのＡＦＣエラー信号が供給され、このＡＦＣエラー
信号がローパスフィルタ１９を介して加算回路９に供給
される。ローパスフィルタ１９の出力信号が加算回路１
２に供給される。加算回路１２の出力信号が差動アンプ
１１の一方の入力端子に供給される。差動アンプ１１．
定電流源１４．スイッチング回路１５．コンデンサ１６
及びバッファ回路１７は、従来と同様の積分回路を構成
している。バッファ回路１７の出力端子と加算回路１２
との間にアッテネータ１３を含む負帰還路が設けられて
いる。

バッファ回路１７の出力信号が加算回路９に供給される
と共に、差動アンプ１の一方の入力端子に供給される。

差動アンプ１．基準電圧源３．定電流源４及びスイッチ
ング回路５によって、後述するバランス型の積分回路が
構成される。この積分回路の出力信号が加算回路９に供
給される。ＡＦＣＩＤ回路２０において形成されたＩＤ
エラー信号がＡＦＣエラー信号に対して加算される。こ
のＩＤエラー信号は、コンデンサ６の両端に電流加算に
より加算されると共に、引き込みを早めるために、前段
の積分回路の差動アンプ１１の他方の入力端子に電圧加
算により加算される。

上述の第１図に示すフィルタは、初段のローパスフィル
タ１９の第２図においてａで示すローパス特性と差動ア
ンプ１１からなる積分回路のｂで示すローパス特性と差
動アンプ１からなる積分回路のＣで示すローパス特性と
を合成した周波数特性を有する。ローパス特性すの減衰
傾度が−６（ｄＢｌｏｃｔ）とされ、ローパス特性Ｃの
減衰傾度が１２　（ｄＩｌｌｏｃｔ）とされる。ローパ
ス特性ａ及びｂにより、ラグリードフィルタと同様の特
性が実現される。また、差動アンプｌからなる積分回路
は、時定数が長く、減衰傾度が大きい特性を有しており
、直流帰還ループがこの積分回路により形成される。Ｖ
ＴＲの再生１回路に設けられるＡＰＣ回路は、上述のＡ
ＦＣ回路と同様に構成される。

ｂ、バランス型積分回路第３図は、バランス型積分回路の構成を示し、第３図に
おいて、１で示す差動アンプの一方の入力端子が入力端
子２として導出され、差動アンプｌの他方の入力端子に
基準電圧源３が接続される。

差動アンプ１に供給される定電流は、定電流源４で発生
した定電流をスイッチング回路５によりスイッチングし
たものである。

差動アンプ１の一方の出力端子とその他方の出力端子の
間にコンデンサ６が挿入される。差動アンプｌの一方の
出力端子がバッファ回路７を介して加算器９の一方の入
力端子に接続され、差動アンプｌの他方の出力端子がバ
ッファ回路８を介して加算器９の他方の入力端子に接続
される。加算器９の出力端子が出力端子１０として導出
される。

加算器９は、電流出力を発生する。

上述の積分回路において、コンデンサ６の両端には、差
動アンプ１の逆相の出力信号が供給されるので、コンデ
ンサ６の中点は、交流的に接地点となる。従って、第３
図に示す回路接続は、第４図に示す等価回路で表すこと
ができる。コンデンサ６の値をＣとすると、第４図にお
ける分割されたコンデンサ６Ａ及び６Ｂの値は、２Ｃと
なる。

差動アンプ１の一方の出力端子に＋１■の出力電圧が発
生する時には、その他方の出力端子に一１■の出力電圧
が発生する。逆に、一方の出力端子に＋１■の出力電圧
が発生する時には、他方の出力端子に一１■の出力電圧
が発生する。従って、出力のダイナミックレンジが＋２
■となり、従来の積分回路の２倍に拡大することができ
る。

Ｃ，バランス型積分回路の具体的接続上述の第３図に示す積分回路の具体的接続を第５図に示
す。ＡＦＣエラー信号等の入力信号が供給される入力端
子２は、一対のダーリントン接続を用いた差動アンプ５
５に供給され、差動の信号電流に変換される。

電源ライン５１及び接地ライン５３間に定電流源５８と
ダイオード接続のトランジスタ５６及び５７の直列接続
が挿入され、トランジスタ５６及び５７の接続点に差動
の信号電流の一方の信号電流が供給される。定電流源５
８及びトランジスタ５６の接続点がトランジスタ５９の
ベースに接続される。トランジスタ５９のコレクタが電
源ライン５１に接続され、トランジスタ５９のエミッタ
が定電流源６０を介して接地されると共に、抵抗６１を
介してトランジスタ６４のベースに接続される。このト
ランジスタ６４のベースがトランジスタ６２のコレクタ
・エミッタ間を介して接地される。トランジスタ６２の
ベースには、端子６３からスイッチングパルスが供給さ
れる。スイッチングパルスがハイレベルの時にトランジ
スタ６２がオンしてトランジスタ６４がオフする。

差動アンプ５５の他方の出力端子に取り出された他方の
信号電流は、上述の一方の信号電流に関する構成と同様
の回路構成を介してトランジスタ７４のベースに供給さ
れる。つまり、トランジスタ５６．５７，５９．６２と
対応するトランジスタ６６．６７．６９．７２が設けら
れ、定電流源５８及び６０と対応する定電流源６８及び
７０が設けられ、抵抗６１と対応する抵抗７１が設けら
れている。

トランジスタ６４及び７４の夫々のエミッタが接地され
、夫々のコレクタ間にコンデンサ６が挿入される。また
、トランジスタ６４及び７４の夫々のコレクタがトラン
ジスタ７５及び７６の夫々のコレクタに接続される。ト
ランジスタ７５及び　□７６の夫々のベースに所定の直
流電圧源７７が接続される。トランジスタ７５及び７６
の夫々のエミッタがトランジスタ７８及び７９のコレク
タ・エミッタ間を介して電源ライン５２に接続される。

コンデンサ６の両端に取り出された差動の出力電圧の一
方の出力電圧がダーリントン接続８１及び定電流源８２
からなるエミッタホロワ接続に供給され、このエミッタ
ホロワ接続の出力信号がトランジスタ８３．レベルシフ
トダイオードとしてのトランジスタ８４及び定電流源８
５からなるエミッタホロワ接続を介してトランジスタ８
６のベースに供給される。トランジスタ８６のエミッタ
が抵抗８７を介して接地されると共に、そのコレクタが
電源ライン５１に接続される。

コンデンサ６の両端に取り出された差動の出力電圧の他
方の出力電圧に関して、上述の一方の出力電圧と同様の
接続が設けられている。つまり、ダーリントン接続９１
及び定電流ＴＡ９２によりエミッタホロワ接続が構成さ
れ、トランジスタ９３゜ダイオード接続のトランジスタ
９４及び定電流源９５により他のエミッタホロワ接続が
構成され、他のエミッタホロワ接続を介された出力電圧
がトランジスタ９６のベースに接続される。トランジス
タ９６のエミッタが抵抗９７を介して接地されると共に
、そのコレクタが電源ライン５１に接続される。

トランジスタ８６及びトランジスタ９６は、エミッタホ
ロワトランジスタであり、これらのトランジスタ８６及
び９６の夫々のエミッタがら差動の出力電圧が取り出さ
れる。また、中点制御のために、トランジスタ８６及び
９６の互いのエミッタが等しい値の抵抗８８及び９８を
介して接続され、抵抗８８及び９８の接続点から中点電
位が取り出される。この抵抗８８及び９８は、抵抗加算
回路を構成する。

この中点電位が差動アンプ１００の一方のトランジスタ
１０１のベースに供給される。差動アンプ１００の他方
のトランジスタ１０２のベースには、中点電位の制御さ
れるべき電位と対応する基準電圧源１０３が接続されて
いる。１０４は、差動アンプ１００の定電流源である。

トランジスタ１０１のコレクタが電源ライン５２に接続
され、トランジスタ１０２のコレクタがトランジスタ１
０５のコレクタに接続される。トランジスタ１゜５のエ
ミッタは、電源ライン５２に接・続される。

このトランジスタ１０５のベースは、前述のトランジス
タ７８及び７９のベースと共通に接続され、カレントミ
ラー回路が構成される。トランジスタ１０６は、ｈｒ−
（エミッタ接地電流増幅率）キャンセルのために接続さ
れている。

また、トランジスタ８６及び９６の夫々のエミッタから
取り出された出力電圧がギルバート型の加算回路を構成
するトランジスタ１１１及び１１２のベースに供給され
る。トランジスタ１１１及び１１２は、差動アンプを構
成し、夫々のコレクタがトランジスタ１１３及び１１４
のエミッタに接続される。トランジスタ１１３及び１１
４１７）ベースには、共通の直流電圧源１１５が接続さ
れ、トランジスタ１１３及び１１４の夫々のコレクタが
電源ライン５２に接続される。

トランジスタ１１１及び１１２のコレクタがトランジス
タ１１６及び１１７のベースに接続され、トランジスタ
１１６及びトランジスタ１１７のエミッタ共通接続点に
定電流源が接続される。トランジスタ１１６のコレクタ
が電源ライン５２に接続され、トランジスタ１１７のコ
レクタがダイオード接続のトランジスタ１１８を介して
電源ライン５２に接続される。トランジスタ１１７のコ
レクタに取り出される加算出力電流がトランジスタ１１
８及びトランジスタ１１９を介して出力端子１０に取り
出される。

コンデンサ６の両端がトランジスタ１２１及び１２２の
夫々のコレクタに接続される。トランジスタ１２１及び
１２２の夫々のエミッタが抵抗を介して接地ライン５４
に接続されると共に、抵抗１２４及び１２５を介してト
ランジスタ１２６及び１２７のエミッタに接続される。

トランジスタ１２１及び１２２のベースには、共通に直
流電圧源１２３が接続されている。トランジスタ１２６
及び１２７の夫々が電源ライン５２に接続され、トラン
ジスタ１２６のベースから入力端子１２８が導出される
と共に、トランジスタ１２７のベースから入力端子１２
９が導出される。

この入力端子１２８及び１２９にＩＤエラー信号が夫々
供給される。ＩＤエラー信号は、■ｃ。

の出力信号の位相が水平同期信号の位相と大きくずれて
いない通常動作時にハイレベルとなり、トランジスタ１
２６又はトランジスタ１２７がオンし、これらのトラン
ジスタと抵抗１２４又は１２５、とエミッタ抵抗を介し
て電流が流れる。従って、この通常動作時では、トラン
ジスタ１２１及びトランジスタ１２２がカットオフして
おり、ＩＤエラー信号がＡＦＣエラー信号に対して加算
されない。

ＶＣＯの出力信号の位相が水平同期信号の位相と大きく
ずれると、ずれの方向と対応する一方の入力端子が低レ
ベルとなる。一方の入力端子１２８が低レベルとなると
、トランジスタ１２６がカットオフし、トランジスタ１
２１を通じて所定の直流電流例えば８０（ｎＡ）の直流
電流が流れる。

他方の入力端子１２９が低レベルとなると、トランジス
タ１２７がカットオフし、トランジスタ１２２を通じて
所定の直流電流が流れる。これによって、コンデンサ６
の一端の電位が強制的に高く又は低くされる。

上述のこの構成において、差動アンプ５５により取り出
される差動の信号電流は、入力端子２に加わる入力電圧
と基準電圧との差に対応したものとなる。この差動の信
号電流は、（１／ｘ）倍の微少な電流に夫々変換されて
、トランジスタ６４及び７４のコレクタ電流となる。

トランジスタ５６のベース・エミッタ間電圧をＶＩＩＥ
＋　とし、トランジスタ５７のベース・エミッタ間電圧
を■。２とし、定電流源５８の定電流を■１とし、定電
流源６０の定電流をｘｌ、とし、トランジスタ５９のベ
ース・エミッタ間電圧をＶＥ３とし、トランジスタ６４
のベース・エミッタ間電圧をＶＩｌｔ４とし、トランジ
スタ６４のオン時に流れる定電流を■。とすると、トラ
ンジスタ６１のベース電位Ｖａ及びトランジスタ５９の
エミッタ電位ｖｂは、次式の関係を有する。

（ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子の電荷
、■、：飽和電流）上式から、（１＋　＝Ｉ＋　／ｘ）となる、従って、（
Ｘ＞１）とすることにより、■、の（１／ｘ）に小さく
された電流Ｉ０をトランジスタ６４に流すことができる
。電流■。をオフさせる場合には、トランジスタ６２が
オンされる。

差動の信号電流の他の信号電流も、同様に（１／　ｘ　
）に小さくされて、トランジスタ７４を流れる。また、
トランジスタ６４及び７４の夫々のコレクタに直接コン
デンサ６が接続されているので、スイッチング速度が速
くなり、トランジスタ６４及び７４のコレクタ電流は、
微少な電流、例えば４０（ｎＡ）とすることができる。

従って、時定数を従来に比して長（することが可能とな
る。

また、コンデンサ６の中点電位が常にダイナミックレン
ジの中央の電位に位置するような制御がなされ、出力の
ダイナミックレンジを有効に利用することができる。第
５図に示すように、コンデンサ６の両端の夫々の直流電
位をＶａ、Ｖｌとし、トランジスタ８６及び９６の夫々
のエミッタ電位（直流電位）をＶ、Ｖ。とじ、基準電圧
−１ｇ１０３による基準電圧をＶｒとして、中点制御に
ついて以下に説明する。

電位■、及び■、は、直流的に等しく、また、電位■、
及びＶ、は、エミッタホロワ接続の複数のトランジスタ
のベース・エミッタ間を介してトランジスタ８６及び９
６のエミッタに伝達されるが、ベース・エミッタ間電圧
がキャンセルされることにより、（Ｖａ　＝　Ｖｍ　＝
　Ｖｃ　＝　Ｖｏ　）となる。

抵抗８８及び抵抗９８の値が等しくされ、両者の接続点
の電位をＶＥとする。コンデンサ６の中点電位の制御さ
れるべき電位をＶｔとし、（Ｖ　ｔ　＝Ｖｒ）とする。

通常動作時では、信号電流により、電圧変化■αが生じ
ると、（ＶＡ　＝Ｖ　ｔ　＋Ｖα、　　Ｖｉ　＝Ｖ　ｔ
−■α）となる。従って、ＶＥ　＝’Ａ　（Ｖａ　＋ｖ、　）　＝’Ａ　（ＶＣ＋
ＶＤ　）　＝Ｖｔ（Ｖｔ＝Ｖｒ）であるので、差動アン
プ１００のトランジスタ１０１及び１０２がバランスす
る。

定電流源１０４の定電流を２ｉｚとすると、トランジス
タ１０５．７８．７９によって、トランジスタ７５及び
７６の夫々には、定電流Ｉ０が流れ、トランジスタ６４
及び７４の電流と夫々バランスするように制御される。

また、■、及び■、が共に■βだけ電位が上昇した場合
には、即ち、ＶＡ　＝Ｖ　ｔ　＋Ｖｃｒ＋Ｖβ ｖ、＝ｖｔ−ｖα＋Ｖβ の場合には、ｖ、＝ｖｔ＋ｖβ となる。トランジスタ１０１のベース電位がＶβ上昇す
ることにより、トランジスタ７５及び７６を流れる電流
が共に、■２より減少する。そのため、電位■、及び■
、が下げられ、電位の上昇■βが抑えられる負帰還がか
かる。

更に、■、及び■８が共に、Ｖβだけ電位が下がった場
合も、上述と逆に、トランジスタ７５及び７６を流れる
電流が共に■２より増加することにより、電位の低下Ｖ
βが抑えられる負帰還がかかる。

上述のようにして、コンデンサ６の中点電位ＶＬは、常
に（Ｖｔ＝Ｖｒ）に制御され、グイナミソクレンジの中
央に保持される。

ｄ、積分回路とのインターフェース ′ｙＪ、１図に示す構成において、ＡＦＣＩＤ回路２Ｏ
からのＩＤエラー信号は、第６図に示すインターフェー
スを介して差動アンプ１１からなる積分回路に加算され
る。

第６図において破線部分は、差動アンプ１１からなる積
分回路の部分の構成を示し、抵抗１３１及び１３２は、
加算回路を構成し、端子１３３には、基準電圧が供給さ
れている。

電源ライン１３４及び接地ライン１３５間に定電流源１
３６とダイオード接続のトランジスタ１３７と抵抗の直
列回路が挿入される。抵抗とダイオード接続のトランジ
スタ１３９とトランジスタ１３８と抵抗の直列回路が電
源ライン１３４及び接地ライン１３５間に接続される。

抵抗とトランジスタ１４１とダイオード接続のトランジ
スタ１４０と抵抗の直列回路が電源ライン１３４及び接
地ライン１３５間に接続される。抵抗とトランジスタ１
４３とトランジスタ１４２と抵抗の直列回路が電源ライ
ン１３４及び接地ライン１３５間に接続される。

トランジスタ１３７．１３８，１４０のベースとトラン
ジスタ１４２のベースとが抵抗１４４を介して接続され
、トランジスタ１４４のベースがトランジスタ１４５の
コレクタ及びエミッタ間を介して接地ライン１３５に接
続され、トランジスタ１４５のベースが導出されて入力
端子１４７とされる。また、トランジスタ１３９，１４
１．１４３のベースが共通に接続される。トランジスタ
１４３のエミッタが抵抗とトランジスタ１４６のコレク
タ及びエミッタ間を介して接地ライン１３５に接続され
、トランジスタ１４６のベースが導出されて入力端子１
４８とされる。これらの入力端子１４７及び１４８にＩ
Ｄエラー信号が供給される。更に、トランジスタ１４３
のコレクタ及びトランジスタ１４４のコレクタの接続点
が差動アンプ１１の一方のトランジスタのベースに接続
される。

定電流源１３６の定電流を１３とすると、定電流Ｉ、が
トランジスタ１３７を流れることにより、トランジスタ
１３９及び１３８の直列回路に定電流Ｉ３が流れ、トラ
ンジスタ１４１及び１４０の直列回路に定電流■、が流
れる。従って、入力端子１４７及び１４８に供給される
ＩＤエラー信号が共に低レベルであって、トランジスタ
１４５及び１４６が共にオフしている通常動作時では、
トランジスタ１４３を定電流Ｉ３が流れると共に、トラ
ンジスタ１４２を定電流Ｉ３が流れる。従って、積分回
路の差動アンプ１１に対する出力電流が発生しない。

ここで、一方の入力端子１４７にのみハイレベルの１０
工ラー信号が供給されると、トランジスタ１４５がオン
し、トランジスタ１４２がオフする。このため、トラン
ジスタ１４２を定電流Ｉ。

が流れなくなり、トランジスタ１４３のコレクタから積
分回路の端子１３３に抵抗１３２を介して流れ込む出力
電流が発生する。

他方の入力端子１４８にのみハイレベルのＩＤエラー信
号が供給されると、トランジスタ１４６がオンし、トラ
ンジスタ１４３を流れる定電流Ｉ、がバイパスされる。

従って、積分回路の端子１３３から抵抗１３２を介して
流れ出す方向の出力電流が発生する。この抵抗１３２で
発生する電圧降下がＡＦＣエラー電圧と加算されること
になる。

〔発明の効果〕

この発明に依れば、ＩＣに内蔵でき、出力のグイナミソ
クレンジを従来に比して大きくできると共に、ＩＤエラ
ー信号のような他の入力信号を加算することができる積
分回路を実現できる。

【図面の簡単な説明】

第１図及び第２図はこの発明をＡＦＣ回路に適用した一
実施例の構成を示す接続図及び周波数特性の路線図、第
３図はこの発明の一実施例に用いたバランス型の積分回
路の接続図、第４図はこの積分回路の等価回路を示す接
続図、第５図はこの発明の一実施例の一部接続図、第６
図はこの発明の一実施例の一部接続図、第７図は従来の
ＡＦＣ回路の説明に用いる接続図である。図面における主要な符号の説明１：差動アンプ、　２：入力端子、　４：定電流源、　
　６：コンデンサ、　　７．８：バッファ回路、９：加
算回路、　　１０：出力端子、　１２１，１２２：第１
及び第２のトランジスタ、　　１２６゜１２７：第３及
び第４のトランジスタ、　　１２８゜１２９．１４７．
１４８：ＩＤエラー信号の入力端子。代理人　　　弁理士　杉　浦　正　知フ・ルタの午（／）：）−ｆ第２図バランス４Ｌｆｉ勿回護　　　　　　　　　　　　　１
４面０ア各。第３図　　　　　第４図インターフェース第６図１ｔ芝棗のネ糞成゛第７図手続補正室日昭和６１年１０月２２日特許庁長官　　黒　１）明　雄　殿２、発明の名称　　　　積分回路３、補正をする者事件との関係　　特許出願人住所　東京部品用区北品用６丁目７番３５号名称（２１
８）ソ　ニー株式会社代表取締役　大　賀　典　雄４、代理人住所　東京都豊島区東池袋１丁目４８番１０号６、補正
の対象明細書の発明の詳細な説明の欄７、補正の内容（１）明細書中、第２６頁第１行〜第１９行、「従って
、入力端子１４７・・・定電流Ｉ、がバイパスされる。」を下記の通り訂正する。「通常動作時は、入力端子１４７及び１４８に供給され
る１０工ラー信号が共にハイレベルであって、トランジ
スタ１４５及び１４６が共にオンしている。このとき、トランジスタ１４２を定電流■３が流れなく
なると共に、トランジスタ１４３を流れる定電流Ｉ、が
バイパスされる。従って、積分回路の差動アンプ１１に
対する出力電流が発生しない。ここで、一方の入力端子１４８にのみ低レベルのＩＤ信
号が供給されると、トランジスタ１４６がオフし、トラ
ンジスタ１４３を定電流Ｉ３が流れるようになり、トラ
ンジスタ１４３のコレクタから積分回路の端子１３３に
抵抗１３２を介して流れ込む出力電流が発生する。他方
の入力端子１４７にのみ低レベルのＩＤ信号が供給され
ると、トランジスタ１４５がオフし、トランジスタ１４
２を定電流Ｉ、が流れるようになる。」

Claims

【特許請求の範囲】

一方の出力端子と他方の出力端子との間にコンデンサが
接続された差動アンプと、上記差動アンプの一方の出力
端子と一方の入力端子とが第１のバッファ回路を介して
接続されると共に、上記差動アンプの他方の出力端子と
他方の入力端子とが第２のバッファ回路を介して接続さ
れ、出力信号が取り出される加算器と、上記コンデンサ
の両端とコレクタが接続された第１及び第２のトランジ
スタと、上記第１及び第２のトランジスタのエミッタと
エミッタが夫々共通接続され、ベースから他の入力端子
が導出された第３及び第４のトランジスタと、上記第１
及び第２のトランジスタと基準電位点間に夫々挿入され
た電流源とを備えた積分回路。