JP3292541B2 - 電圧電流変換装置 - Google Patents
電圧電流変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、電圧電流変換装置に関
し、特に、ＰＬＬ(Phase Locked Loop) 回路等に用いら
れる電圧制御発振器（以下、ＶＣＯという）の入力回路
に用いて好適な電圧電流変換装置に関する。
し、特に、ＰＬＬ(Phase Locked Loop) 回路等に用いら
れる電圧制御発振器（以下、ＶＣＯという）の入力回路
に用いて好適な電圧電流変換装置に関する。
【０００２】
【従来の技術】従来の電圧電流変換装置の例について図
４を参照して説明する。同図において、互いのエミッタ
が共通に接続されたトランジスタＱ31及びＱ32、両トラ
ンジスタに動作電流Ｉ1 を供給する及び定電流源Ｓ31に
よって差動トランジスタ回路が構成される。トランジス
タＱ31及びＱ32の各ベースには、例えば、図示しないＰ
ＬＬ回路の位相検波器から位相差出力が入力電圧ΔＶin
として供給される。トランジスタＱ31のコレクタ電流Ｉ
c(Q31)は、トランジスタＱ33及びＱ34、トランジスタＱ
37及びＱ38からなる第１の電流ミラー回路によって電流
出力Ｉc(Q31)として取り出され、次段のＶＣＯに供給さ
れる。トランジスタＱ32のコレクタ電流Ｉc(Q32)は、ト
ランジスタＱ35及びＱ36、トランジスタＱ39及びＱ40か
らなる第２の電流ミラー回路によって電流出力Ｉc(Q32)
として取り出され、次段のＶＣＯに供給される。ＶＣＯ
は、例えば、可変リアクタンス型のものであり、電流出
力Ｉc(Q31)及びＩc(Q32)による制御電流によって可変リ
アクタンス回路の等価容量が設定され、発振周波数が決
定される。
４を参照して説明する。同図において、互いのエミッタ
が共通に接続されたトランジスタＱ31及びＱ32、両トラ
ンジスタに動作電流Ｉ1 を供給する及び定電流源Ｓ31に
よって差動トランジスタ回路が構成される。トランジス
タＱ31及びＱ32の各ベースには、例えば、図示しないＰ
ＬＬ回路の位相検波器から位相差出力が入力電圧ΔＶin
として供給される。トランジスタＱ31のコレクタ電流Ｉ
c(Q31)は、トランジスタＱ33及びＱ34、トランジスタＱ
37及びＱ38からなる第１の電流ミラー回路によって電流
出力Ｉc(Q31)として取り出され、次段のＶＣＯに供給さ
れる。トランジスタＱ32のコレクタ電流Ｉc(Q32)は、ト
ランジスタＱ35及びＱ36、トランジスタＱ39及びＱ40か
らなる第２の電流ミラー回路によって電流出力Ｉc(Q32)
として取り出され、次段のＶＣＯに供給される。ＶＣＯ
は、例えば、可変リアクタンス型のものであり、電流出
力Ｉc(Q31)及びＩc(Q32)による制御電流によって可変リ
アクタンス回路の等価容量が設定され、発振周波数が決
定される。
【０００３】かかる電流出力型差動アンプを用いた電流
電圧変換装置の入力電圧ΔＶinに対する出力電流Ｉc(Q3
1)及びＩc(Q32)の特性は、図５に示すように、入力電圧
ΔＶinの増加に伴って出力電流Ｉc(Q31)及びＩc(Q32)が
電流値Ｉ1 と略０との間で相補的に変化する特性曲線と
して表される。入力電圧ΔＶinが０［Ｖ］、出力電流Ｉ
がＩ1 ／２［Ａ］となる点で出力電流Ｉc(Q31)及びＩc
(Q32)の両特性曲線が交差している。従って、例えば、
位相検波器の出力である入力電圧ΔＶinが０のときは、
出力電流Ｉ1 ／２に対応するセンター周波数でＶＣＯが
発振する。
電圧変換装置の入力電圧ΔＶinに対する出力電流Ｉc(Q3
1)及びＩc(Q32)の特性は、図５に示すように、入力電圧
ΔＶinの増加に伴って出力電流Ｉc(Q31)及びＩc(Q32)が
電流値Ｉ1 と略０との間で相補的に変化する特性曲線と
して表される。入力電圧ΔＶinが０［Ｖ］、出力電流Ｉ
がＩ1 ／２［Ａ］となる点で出力電流Ｉc(Q31)及びＩc
(Q32)の両特性曲線が交差している。従って、例えば、
位相検波器の出力である入力電圧ΔＶinが０のときは、
出力電流Ｉ1 ／２に対応するセンター周波数でＶＣＯが
発振する。
【０００４】
【発明が解決しようとする課題】従来の電流電圧変換装
置の入出力特性では、入力電圧ΔＶinが０［Ｖ］のと
き、すなわち、位相検波器から位相差出力がない状態で
も、比較的に大きい電流であるＩ／２の電流が出力され
る。このような大きい電流は、ＶＣＯの発振周波数がセ
ンタ周波数からずれる周波数オフセットの要因の一つに
なっている。このため、無入力電圧に対する出力電流を
小さく設定する必要がある。一方、ＶＣＯの制御感度を
高くすることも望まれている。制御感度は、例えば電流
電圧変換装置の変換利得である入力コンダクタンスｇm
（＝ΔＩc ／ΔＶin）を大きくし、出力される制御電流
を大きくすることにより向上するが、上記したオフセッ
トの防止と両立せず不具合である。
置の入出力特性では、入力電圧ΔＶinが０［Ｖ］のと
き、すなわち、位相検波器から位相差出力がない状態で
も、比較的に大きい電流であるＩ／２の電流が出力され
る。このような大きい電流は、ＶＣＯの発振周波数がセ
ンタ周波数からずれる周波数オフセットの要因の一つに
なっている。このため、無入力電圧に対する出力電流を
小さく設定する必要がある。一方、ＶＣＯの制御感度を
高くすることも望まれている。制御感度は、例えば電流
電圧変換装置の変換利得である入力コンダクタンスｇm
（＝ΔＩc ／ΔＶin）を大きくし、出力される制御電流
を大きくすることにより向上するが、上記したオフセッ
トの防止と両立せず不具合である。
【０００５】よって、本発明は、ＶＣＯのセンタ周波数
のオフセットを抑制すると共に、ＶＣＯの制御感度を高
くすることを可能とする電流電圧変換装置を提供するこ
とを目的とする。
のオフセットを抑制すると共に、ＶＣＯの制御感度を高
くすることを可能とする電流電圧変換装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明の電圧電流変換装置は、各々のベースが第１入力
端子に接続される第１及び第４トランジスタと、各々の
ベースが第２入力端子に接続される第２及び第３トラン
ジスタと、上記第１及び第２トランジスタの各エミッタ
に接続される第１定電流源と、上記第３及び第４トラン
ジスタの各エミッタに接続される第２定電流源と、上記
第２及び第４トランジスタの各コレクタに接続される回
路電源と、第１及び第２の基準定電流を発生する基準定
電流発生手段と、上記第１及び第２の基準定電流と上記
第１及び第３トランジスタの各コレクタ電流との差電流
を夫々出力する電流減算手段と、を備え、上記第１及び
第３トランジスタのエミッタ面積と、上記第２及び第４
トランジスタのエミッタ面積との比がｎ：１に形成され
ていることを特徴とする。
本発明の電圧電流変換装置は、各々のベースが第１入力
端子に接続される第１及び第４トランジスタと、各々の
ベースが第２入力端子に接続される第２及び第３トラン
ジスタと、上記第１及び第２トランジスタの各エミッタ
に接続される第１定電流源と、上記第３及び第４トラン
ジスタの各エミッタに接続される第２定電流源と、上記
第２及び第４トランジスタの各コレクタに接続される回
路電源と、第１及び第２の基準定電流を発生する基準定
電流発生手段と、上記第１及び第２の基準定電流と上記
第１及び第３トランジスタの各コレクタ電流との差電流
を夫々出力する電流減算手段と、を備え、上記第１及び
第３トランジスタのエミッタ面積と、上記第２及び第４
トランジスタのエミッタ面積との比がｎ：１に形成され
ていることを特徴とする。
【０００７】
【作用】エミッタ面積比がｎ：１の２つのトランジスタ
によって差動トランジスタ回路が構成されるので、マル
チエミッタトランジスタ側のコレクタ電流に立上がりあ
るいは立下りの急な特性が得られる。この差動トランジ
スタ回路を正逆の特性で組み合わせ、得られる相補的に
変化する２つの上記コレクタ電流出力を電流減算器で反
転し、出力電流とする。
によって差動トランジスタ回路が構成されるので、マル
チエミッタトランジスタ側のコレクタ電流に立上がりあ
るいは立下りの急な特性が得られる。この差動トランジ
スタ回路を正逆の特性で組み合わせ、得られる相補的に
変化する２つの上記コレクタ電流出力を電流減算器で反
転し、出力電流とする。
【０００８】この結果、入力電圧が０ボルトの場合に出
力電流が低く、かつ、入力電圧が変化すると大きく出力
電流が変化する電圧電流変換装置が得られる。
力電流が低く、かつ、入力電圧が変化すると大きく出力
電流が変化する電圧電流変換装置が得られる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の電圧電流変換装置の第１
の実施例を示しており、大別してマルチエミッタトラン
ジスタを含む２つの差動アンプと、差動アンプの出力電
流と定電流との減算器を構成する電流ミラー回路によっ
て構成されている。
て説明する。図１は、本発明の電圧電流変換装置の第１
の実施例を示しており、大別してマルチエミッタトラン
ジスタを含む２つの差動アンプと、差動アンプの出力電
流と定電流との減算器を構成する電流ミラー回路によっ
て構成されている。
【００１０】同図において、エミッタが共通に接続され
たトランジスタＱ1 及びＱ2 、両トランジスタに動作電
流Ｉ1 を供給する定電流源Ｓ1 によって第１の差動トラ
ンジスタ回路が構成される。エミッタが共通に接続され
たトランジスタＱ3 及びＱ4、両トランジスタに動作電
流Ｉ1 を供給する定電流源Ｓ2 によって第２の差動トラ
ンジスタ回路が構成される。トランジスタＱ1 及びＱ3
はマルチエミッタ構造であり、トランジスタＱ1 とトラ
ンジスタＱ2 及びトランジスタＱ3 とトランジスタＱ4
とは夫々エミッタ面積比がｎ：１に形成されている。ト
ランジスタＱ2及びＱ4 の各コレクタは回路電源Ｖccに
接続される。トランジスタＱ1 及びＱ4の各ベースは共
通に接続されて一方の入力端子に接続される。トランジ
スタＱ2及びＱ3 の各ベースは共通に接続され、他方の
入力端子に接続される。入力端子には、図示しない位相
検波器からＶＣＯの制御電圧ΔＶinが供給される。トラ
ンジスタＱ1 及びＱ3 のコレクタは、差動回路の出力と
して次段の電流ミラー回路に接続される。
たトランジスタＱ1 及びＱ2 、両トランジスタに動作電
流Ｉ1 を供給する定電流源Ｓ1 によって第１の差動トラ
ンジスタ回路が構成される。エミッタが共通に接続され
たトランジスタＱ3 及びＱ4、両トランジスタに動作電
流Ｉ1 を供給する定電流源Ｓ2 によって第２の差動トラ
ンジスタ回路が構成される。トランジスタＱ1 及びＱ3
はマルチエミッタ構造であり、トランジスタＱ1 とトラ
ンジスタＱ2 及びトランジスタＱ3 とトランジスタＱ4
とは夫々エミッタ面積比がｎ：１に形成されている。ト
ランジスタＱ2及びＱ4 の各コレクタは回路電源Ｖccに
接続される。トランジスタＱ1 及びＱ4の各ベースは共
通に接続されて一方の入力端子に接続される。トランジ
スタＱ2及びＱ3 の各ベースは共通に接続され、他方の
入力端子に接続される。入力端子には、図示しない位相
検波器からＶＣＯの制御電圧ΔＶinが供給される。トラ
ンジスタＱ1 及びＱ3 のコレクタは、差動回路の出力と
して次段の電流ミラー回路に接続される。
【００１１】電流ミラー回路は、第１電流ミラー回路及
び第２電流ミラー回路によって構成される。第１電流ミ
ラー回路は、互いのベースが共通に接続されたトランジ
スタＱ5 〜Ｑ7 、トランジスタＱ5 〜Ｑ7 のエミッタに
夫々接続される電流比設定抵抗Ｒ1 〜Ｒ3 、トランジス
タＱ5 のコレクタに接続される定電流源Ｓ3 によって構
成される。トランジスタＱ5 はベース及びコレクタ間が
接続され、いわゆるダイオード接続になっている。差動
トランジスタ回路の出力端であるトランジスタＱ1 及び
Ｑ3 の各コレクタは夫々トランジスタＱ6 及びＱ7 のエ
ミッタに接続される。抵抗Ｒ1 に流れる電流Ｉ2 は定電
流源Ｓ3 によって設定され、抵抗Ｒ2 及びＲ3 に流れる
電流は夫々抵抗Ｒ1 に流れる電流Ｉ1 に比例する。そし
て、トランジスタＱ6 及びＱ7 に流れる電流は、夫々抵
抗Ｒ2 及びＲ3 に流れる電流から差動トランジスタＱ1
及びＱ3 によって吸引される電流を引いたものとなる。
トランジスタＱ6 及びＱ7 のコレクタは第２電流ミラー
回路に接続される。
び第２電流ミラー回路によって構成される。第１電流ミ
ラー回路は、互いのベースが共通に接続されたトランジ
スタＱ5 〜Ｑ7 、トランジスタＱ5 〜Ｑ7 のエミッタに
夫々接続される電流比設定抵抗Ｒ1 〜Ｒ3 、トランジス
タＱ5 のコレクタに接続される定電流源Ｓ3 によって構
成される。トランジスタＱ5 はベース及びコレクタ間が
接続され、いわゆるダイオード接続になっている。差動
トランジスタ回路の出力端であるトランジスタＱ1 及び
Ｑ3 の各コレクタは夫々トランジスタＱ6 及びＱ7 のエ
ミッタに接続される。抵抗Ｒ1 に流れる電流Ｉ2 は定電
流源Ｓ3 によって設定され、抵抗Ｒ2 及びＲ3 に流れる
電流は夫々抵抗Ｒ1 に流れる電流Ｉ1 に比例する。そし
て、トランジスタＱ6 及びＱ7 に流れる電流は、夫々抵
抗Ｒ2 及びＲ3 に流れる電流から差動トランジスタＱ1
及びＱ3 によって吸引される電流を引いたものとなる。
トランジスタＱ6 及びＱ7 のコレクタは第２電流ミラー
回路に接続される。
【００１２】第２電流ミラー回路は、互いのベースが共
通に接続されたトランジスタＱ8 及びＱ9 、互いのベー
スが共通に接続されたトランジスタＱ10及びＱ11によっ
て構成される。トランジスタＱ8 及びＱ10はベース及び
コレクタ間がダイオード接続されている。第２電流ミラ
ー回路は、トランジスタＱ6 及びＱ7 のコレクタ出力電
流Ｉc(Q6) 及びＩc(Q7) を次段のＶＣＯに制御電流とし
て転送する。
通に接続されたトランジスタＱ8 及びＱ9 、互いのベー
スが共通に接続されたトランジスタＱ10及びＱ11によっ
て構成される。トランジスタＱ8 及びＱ10はベース及び
コレクタ間がダイオード接続されている。第２電流ミラ
ー回路は、トランジスタＱ6 及びＱ7 のコレクタ出力電
流Ｉc(Q6) 及びＩc(Q7) を次段のＶＣＯに制御電流とし
て転送する。
【００１３】次に、上記電圧電流変換装置の動作につい
て説明する。 まず、入力電圧ΔＶinが０ボルト、すなわち、トラ
ンジスタＱ1 及びＱ3の両ベース電位Ｖ1 、Ｖ2 が等し
い場合に、回路は次のように動作する。上記したように
一方にマルチエミッタトランジスタを用いた差動トラン
ジスタ対Ｑ1 及びＱ2 、Ｑ3 及びＱ4 にはｎ：１のエミ
ッタ面積比が設けられている。電流源Ｓ1 及びＳ2 の供
給電流値を共にＩ1 とすると、トランジスタＱ1 のコレ
クタ電流Ｉc(Q1) 及びＱ3 のコレクタ電流Ｉc(Q3) は、 Ｉc(Q1) ＝Ｉc(Q3) ＝（ｎ／（ｎ＋１））Ｉ1 第１電流ミラー回路の定電流源Ｓ3 の供給電流値をＩ2
とすると、電流ミラーのトランジスタＱ5 には電流Ｉ2
が流れる。抵抗Ｒ1 〜Ｒ3 の値をＲとすると、抵抗Ｒ2
及びＲ3 には共に電流Ｉ2 が流れるが、トランジスタＱ
6 及びＱ7 のエミッタには夫々トランジスタＱ1 及びＱ
3 のコレクタが接続され、電流Ｉc(Q1)、Ｉc(Q3) を吸
入するため、トランジスタＱ6 及びＱ7 のコレクタ電流
Ｉc(Q6)、Ｉc(Q7) は、概略 Ｉc(Q6) ＝Ｉc(Q7) ＝Ｉ2 −Ｉc(Q1) ＝Ｉ2 −（ｎ／（ｎ＋１））Ｉ1 ここで、定電流源Ｓ1 〜Ｓ3 の出力電流を等しく設定
し、Ｉ1 ＝Ｉ2 にすると、 Ｉc(Q6) ＝Ｉc(Q7) ＝Ｉ
1 ／（ｎ＋１） となる。従って、入力電圧ΔＶinが０
ボルトのときの出力電流は、図５に示すＩ1 ／２から、
図２に示すようにＩ1 ／（ｎ＋１）に減少する。また、
トランジスタＱ5 〜Ｑ7 においては、ベース電位を共通
にしているので、次式の関係が成立する。 Ｉ2 Ｒ＋ＶT ｌｎ（Ｉ2 ／Ｉs ）＝（Ｉc(Q6) ＋（Ｎ／（Ｎ＋１）) Ｉ1 ）Ｒ ＋ＶT ｌｎ（Ｉc(Q6) ／Ｉs ） ただし、Ｉc(Q6) ＝Ｉc(Q7) である。Ｉs はＰＮ接合の
逆方向飽和電流である。ＶT はｋＴ／ｑ（ｋ：ボルツマ
ン定数、Ｔ：絶対温度、ｑ：電子電荷量）である。
て説明する。 まず、入力電圧ΔＶinが０ボルト、すなわち、トラ
ンジスタＱ1 及びＱ3の両ベース電位Ｖ1 、Ｖ2 が等し
い場合に、回路は次のように動作する。上記したように
一方にマルチエミッタトランジスタを用いた差動トラン
ジスタ対Ｑ1 及びＱ2 、Ｑ3 及びＱ4 にはｎ：１のエミ
ッタ面積比が設けられている。電流源Ｓ1 及びＳ2 の供
給電流値を共にＩ1 とすると、トランジスタＱ1 のコレ
クタ電流Ｉc(Q1) 及びＱ3 のコレクタ電流Ｉc(Q3) は、 Ｉc(Q1) ＝Ｉc(Q3) ＝（ｎ／（ｎ＋１））Ｉ1 第１電流ミラー回路の定電流源Ｓ3 の供給電流値をＩ2
とすると、電流ミラーのトランジスタＱ5 には電流Ｉ2
が流れる。抵抗Ｒ1 〜Ｒ3 の値をＲとすると、抵抗Ｒ2
及びＲ3 には共に電流Ｉ2 が流れるが、トランジスタＱ
6 及びＱ7 のエミッタには夫々トランジスタＱ1 及びＱ
3 のコレクタが接続され、電流Ｉc(Q1)、Ｉc(Q3) を吸
入するため、トランジスタＱ6 及びＱ7 のコレクタ電流
Ｉc(Q6)、Ｉc(Q7) は、概略 Ｉc(Q6) ＝Ｉc(Q7) ＝Ｉ2 −Ｉc(Q1) ＝Ｉ2 −（ｎ／（ｎ＋１））Ｉ1 ここで、定電流源Ｓ1 〜Ｓ3 の出力電流を等しく設定
し、Ｉ1 ＝Ｉ2 にすると、 Ｉc(Q6) ＝Ｉc(Q7) ＝Ｉ
1 ／（ｎ＋１） となる。従って、入力電圧ΔＶinが０
ボルトのときの出力電流は、図５に示すＩ1 ／２から、
図２に示すようにＩ1 ／（ｎ＋１）に減少する。また、
トランジスタＱ5 〜Ｑ7 においては、ベース電位を共通
にしているので、次式の関係が成立する。 Ｉ2 Ｒ＋ＶT ｌｎ（Ｉ2 ／Ｉs ）＝（Ｉc(Q6) ＋（Ｎ／（Ｎ＋１）) Ｉ1 ）Ｒ ＋ＶT ｌｎ（Ｉc(Q6) ／Ｉs ） ただし、Ｉc(Q6) ＝Ｉc(Q7) である。Ｉs はＰＮ接合の
逆方向飽和電流である。ＶT はｋＴ／ｑ（ｋ：ボルツマ
ン定数、Ｔ：絶対温度、ｑ：電子電荷量）である。
【００１４】 入力電圧ΔＶinにより、トランジスタ
Ｑ1 のベース電位Ｖ1 がトランジスタＱ2 のベース電位
Ｖ2 よりも十分に大きい場合、回路は次のように動作す
る。
Ｑ1 のベース電位Ｖ1 がトランジスタＱ2 のベース電位
Ｖ2 よりも十分に大きい場合、回路は次のように動作す
る。
【００１５】トランジスタＱ1 及びＱ4 がオン、トラン
ジスタＱ2 及びＱ3 がオフのとき、ＩC(Q3) は略０とな
り、ＩC(Q7) は、ＩC(Q7) ＝Ｉ2 −ＩC(Q3) より、略Ｉ
2 となる。ＩC(Q6) は、次式を満足する電流値となる。 Ｉ2 Ｒ＋ＶT ｌｎ（Ｉ2 ／Ｉs ）＝（Ｉc(Q6) ＋Ｉ1 ）Ｒ ＋ＶT ｌｎ（Ｉc(Q6) ／Ｉs ） 概略的には、ＩC(Q7) は略Ｉ2 （＝Ｉ1 ）、ＩC(Q6) は
略０となる。
ジスタＱ2 及びＱ3 がオフのとき、ＩC(Q3) は略０とな
り、ＩC(Q7) は、ＩC(Q7) ＝Ｉ2 −ＩC(Q3) より、略Ｉ
2 となる。ＩC(Q6) は、次式を満足する電流値となる。 Ｉ2 Ｒ＋ＶT ｌｎ（Ｉ2 ／Ｉs ）＝（Ｉc(Q6) ＋Ｉ1 ）Ｒ ＋ＶT ｌｎ（Ｉc(Q6) ／Ｉs ） 概略的には、ＩC(Q7) は略Ｉ2 （＝Ｉ1 ）、ＩC(Q6) は
略０となる。
【００１６】 トランジスタＱ2 及びＱ3 がオン状態
からオフ状態に移行する過程では、トランジスタＱ1 〜
Ｑ4 の各エミッタ間に面積比が設定されていることによ
り、入力電圧ΔＶinの変化に対して、回路は次のように
作用する。Ｉc(Q1) は大きく増加し、Ｉc(Q6) は大きく
減少して素早く０になる。Ｉc(Q3) は大きく減少し、Ｉ
c(Q7) は大きく増加する。一方のコレクタ出力が素早く
０になるという特性は、ＶＣＯの周波数を変化させると
きの制御電流の差出力を大とすることができる。入力電
圧の変化に対して、差出力｜Ｉc(Q6) −Ｉc(Q7) ｜の変
化が大きい程感度良くＶＣＯを制御できる。上記した
〜の回路動作状態を図２の特性曲線に示す。
からオフ状態に移行する過程では、トランジスタＱ1 〜
Ｑ4 の各エミッタ間に面積比が設定されていることによ
り、入力電圧ΔＶinの変化に対して、回路は次のように
作用する。Ｉc(Q1) は大きく増加し、Ｉc(Q6) は大きく
減少して素早く０になる。Ｉc(Q3) は大きく減少し、Ｉ
c(Q7) は大きく増加する。一方のコレクタ出力が素早く
０になるという特性は、ＶＣＯの周波数を変化させると
きの制御電流の差出力を大とすることができる。入力電
圧の変化に対して、差出力｜Ｉc(Q6) −Ｉc(Q7) ｜の変
化が大きい程感度良くＶＣＯを制御できる。上記した
〜の回路動作状態を図２の特性曲線に示す。
【００１７】なお、上記実施例では電流源の出力電流Ｉ
1 及びＩ2 を、Ｉ1 ＝Ｉ2 として説明しているが、電流
源の出力電流Ｉ1 及びＩ2 を、Ｉ1 ＞Ｉ2 に設定するこ
とができる。この場合、入力電圧ΔＶin＝０ボルトで
は、Ｉc(Q1) 及びＩc(Q3) が増えるので、ＶＣＯの制御
電流Ｉc(Q6) 及びＩc(Q7) は減少する。また、入力電圧
ΔＶinの変化時の｜Ｉc(Q6) −Ｉc(Q7) ｜もより大きく
なる。また、第１電流ミラー回路の抵抗Ｒ1 〜Ｒ3 を同
一の抵抗値Ｒとして説明を簡単にしたが、抵抗比を設定
して所望の特性にすることができる。
1 及びＩ2 を、Ｉ1 ＝Ｉ2 として説明しているが、電流
源の出力電流Ｉ1 及びＩ2 を、Ｉ1 ＞Ｉ2 に設定するこ
とができる。この場合、入力電圧ΔＶin＝０ボルトで
は、Ｉc(Q1) 及びＩc(Q3) が増えるので、ＶＣＯの制御
電流Ｉc(Q6) 及びＩc(Q7) は減少する。また、入力電圧
ΔＶinの変化時の｜Ｉc(Q6) −Ｉc(Q7) ｜もより大きく
なる。また、第１電流ミラー回路の抵抗Ｒ1 〜Ｒ3 を同
一の抵抗値Ｒとして説明を簡単にしたが、抵抗比を設定
して所望の特性にすることができる。
【００１８】図３に示す回路は他の実施例を示してお
り、図１に示す回路と対応する部分には同一符号を付
し、かかる部分の説明を省略する。この例では、第２電
流ミラー回路のトランジスタＱ8 〜Ｑ11の各エミッタに
夫々ミラー電流比を設定する抵抗Ｒ4 〜Ｒ7 が挿入され
ている。トランジスタＱ8 及びＱ9 からなる電流ミラー
の出力電流ｍＩc(Q6) は、概略ｍＩc(Q6) ＝ (Ｒ4 ／Ｒ
5 ) Ｉc(Q6) であり、また、トランジスタＱ10及びＱ11
からなる電流ミラーの出力電流ｍＩc(Q7) は、概略ｍＩ
c(Q7) ＝ (Ｒ6/Ｒ7)Ｉc(Q7) である。例えば、Ｒ5 及び
Ｒ7 を０［Ω］として (Ｒ4 ／Ｒ5 ) 及び (Ｒ6 ／
Ｒ7 ) を大とし、ＶＣＯの制御電流を増加することがで
きる。これによって、入力電圧ΔＶinの変化に対するＶ
ＣＯの周波数変化範囲を拡大することが可能となる。
り、図１に示す回路と対応する部分には同一符号を付
し、かかる部分の説明を省略する。この例では、第２電
流ミラー回路のトランジスタＱ8 〜Ｑ11の各エミッタに
夫々ミラー電流比を設定する抵抗Ｒ4 〜Ｒ7 が挿入され
ている。トランジスタＱ8 及びＱ9 からなる電流ミラー
の出力電流ｍＩc(Q6) は、概略ｍＩc(Q6) ＝ (Ｒ4 ／Ｒ
5 ) Ｉc(Q6) であり、また、トランジスタＱ10及びＱ11
からなる電流ミラーの出力電流ｍＩc(Q7) は、概略ｍＩ
c(Q7) ＝ (Ｒ6/Ｒ7)Ｉc(Q7) である。例えば、Ｒ5 及び
Ｒ7 を０［Ω］として (Ｒ4 ／Ｒ5 ) 及び (Ｒ6 ／
Ｒ7 ) を大とし、ＶＣＯの制御電流を増加することがで
きる。これによって、入力電圧ΔＶinの変化に対するＶ
ＣＯの周波数変化範囲を拡大することが可能となる。
【００１９】なお、本発明の電圧電流変換装置は、上述
したＰＬＬ回路の位相比較器及びＶＣＯ間に設けられる
電圧電流変換装置に限定されるものではなく、上述した
電圧電流変換装置における入力電圧対出力電流特性を種
々の回路に利用することができる。
したＰＬＬ回路の位相比較器及びＶＣＯ間に設けられる
電圧電流変換装置に限定されるものではなく、上述した
電圧電流変換装置における入力電圧対出力電流特性を種
々の回路に利用することができる。
【００２０】
【発明の効果】以上説明したように本発明の電圧電流変
換装置においては、入力電圧を電流に変換する差動アン
プをマルチエミッタトランジスタを用いて形成し、無入
力電圧のときの出力電流値を低い値に抑えると共に入力
コンダクタンスｇm を高く設定することが可能となる。
このため、例えば、ＰＬＬ回路のＶＣＯの前段に用いれ
ばＶＣＯのセンタ周波数のオフセットの減少と、ＶＣＯ
の発振周波数の制御感度の向上とが図られる。
換装置においては、入力電圧を電流に変換する差動アン
プをマルチエミッタトランジスタを用いて形成し、無入
力電圧のときの出力電流値を低い値に抑えると共に入力
コンダクタンスｇm を高く設定することが可能となる。
このため、例えば、ＰＬＬ回路のＶＣＯの前段に用いれ
ばＶＣＯのセンタ周波数のオフセットの減少と、ＶＣＯ
の発振周波数の制御感度の向上とが図られる。
【図１】本発明の電圧電流変換装置の実施例を示す回路
図である。
図である。
【図２】上記実施例の入力電圧対出力電流特性を示すグ
ラフである。
ラフである。
【図３】本発明の他の実施例を示す回路図である。
【図４】電圧電流変換装置の従来例を示す回路図であ
る。
る。
【図５】上記従来例の入力電圧対出力電流特性を示すグ
ラフである。
ラフである。
Ｑ1 ，Ｑ3 マルチエミッタトランジスタ Ｑ2 ，Ｑ4 〜Ｑ11 トランジスタ Ｓ1 〜Ｓ3 定電流源 Ｒ1 〜Ｒ7 エミッタ抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−43808（ＪＰ，Ａ) 特開 平３−93306（ＪＰ，Ａ) 特開 昭64−71306（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/34
Claims (1)
- 【請求項１】各々のベースが第１入力端子に接続される
第１及び第４トランジスタと、 各々のベースが第２入力端子に接続される第２及び第３
トランジスタと、 前記第１及び第２トランジスタの各エミッタに接続され
る第１定電流源と、 前記第３及び第４トランジスタの各エミッタに接続され
る第２定電流源と、 前記第２及び第４トランジスタの各コレクタに接続され
る回路電源と、 第１及び第２の基準定電流を発生する基準定電流発生手
段と、 前記第１及び第２の基準定電流と前記第１及び第３トラ
ンジスタの各コレクタ電流との差電流を夫々出力する電
流減算手段と、を備え、 前記第１及び第３トランジスタのエミッタ面積と、前記
第２及び第４トランジスタのエミッタ面積との比がｎ：
１に形成されていることを特徴とする電圧電流変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07413693A JP3292541B2 (ja) | 1993-03-31 | 1993-03-31 | 電圧電流変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07413693A JP3292541B2 (ja) | 1993-03-31 | 1993-03-31 | 電圧電流変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291565A JPH06291565A (ja) | 1994-10-18 |
| JP3292541B2 true JP3292541B2 (ja) | 2002-06-17 |
Family
ID=13538472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07413693A Expired - Fee Related JP3292541B2 (ja) | 1993-03-31 | 1993-03-31 | 電圧電流変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3292541B2 (ja) |
-
1993
- 1993-03-31 JP JP07413693A patent/JP3292541B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291565A (ja) | 1994-10-18 |
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