JPS6222284B2 - - Google Patents
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- JPS6222284B2 JPS6222284B2 JP52075698A JP7569877A JPS6222284B2 JP S6222284 B2 JPS6222284 B2 JP S6222284B2 JP 52075698 A JP52075698 A JP 52075698A JP 7569877 A JP7569877 A JP 7569877A JP S6222284 B2 JPS6222284 B2 JP S6222284B2
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- JP
- Japan
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- transistor
- current
- diode
- collector
- base
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- 230000003321 amplification Effects 0.000 claims description 16
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 16
- 230000007423 decrease Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
Description
【発明の詳細な説明】
本発明は高利得の電流増幅器に係り、特にPLL
（フエーズ・ロツクト・ループ）の位相比較回路
の電流増幅の為に用いて好適な電流増幅回路に関
する。 PLLの位相比較器に用いられる電流増幅回路
は、電圧制御発振器の電源電圧変動や温度変動に
対して十分余裕があるように、高利得でなければ
ならない。通常の差動増幅型の電流増幅回路は、
回路に流す電流を大とすることにより高利得を得
ているが、そのような高利得電流増幅回路を前記
位相比較器の電流増幅用に用いると、PLLのロツ
クレンジが広がりすぎるという欠点がある。又、
高利得を得る為に、差動増幅器を縦続接続するこ
とも考えられるが、そのような縦続型差動増幅回
路は、回路素子のアンバランスに起因するオフセ
ツトが、高利得化すればするほど大となるので、
使用に供することが出来なかつた。 本発明は上述の点に鑑み成されたもので、少な
い回路電流で高利得が得られ、しかも利得が回路
を流れる総合電流に依らず、回路素子の面積比で
決まるように構成された電流増幅回路を提供せん
とするものである。 以下本発明に係る電流増幅回路の一実施例に基
づき、図面を参照しながら説明する。 図において１は一対の第１及び第2NPN型トラ
ンジスタ２及び３から成る入力段差動増幅回路、
４は前記一対のトランジスタ２及び３の共通エミ
ツタにコレクタが接続された定電流トランジス
タ、５は該定電流トランジスタ４のベースバイア
ス用のダイオード、６はエミツタが共通接続され
た一対の第３及び第4PNP型トランジスタ７及び
８から成る主差動増幅回路、９は前記第３トラン
ジスタ７のベース・エミツタ間に接続された第１
ダイオード、１０は前記第４トランジスタ８のベ
ース・エミツタ間に接続された第２ダイオード、
１１はベースが前記第３トランジスタ７のベース
に、又エミツタが前記第３トランジスタ７のエミ
ツタに接続された出力トランジスタ、１２は該出
力トランジスタ１１のコレクタ電流を調整する為
の調整用トランジスタである。 しかして、前記第３トランジスタ７のベースは
第２トランジスタ３のコレクタに接続され、前記
第４トランジスタ８のベースは、第１トランジス
タ２のコレクタに接続されて前記主差動増幅回路
６の入力端子と成されており、前記第３トランジ
スタ７のコレクタは前記第４トランジスタ８のベ
ースに接続されて第１正帰還回路と、又前記第４
トランジスタ８のコレクタは前記第３トランジス
タ７のベースに接続されて第２正帰還回路と成さ
れている。又、前記第３トランジスタ７のエミツ
タ電流と第１ダイオード９に流れる電流、前記第
４トランジスタ８のエミツタ電流と第２ダイオー
ド１０に流れる電流、及び出力トランジスタ１１
のエミツタ電流と前記第１ダイオード９に流れる
電流はそれぞれ互いに一定の関係となるように、
電流ミラー回路構成と成されている。 いま入力端子１３及び１４に印加される入力電
圧の値が等しいとすれば、第１及び第２トランジ
スタ２及び３のコレクタ電流も等しく、定電流ト
ランジスタ４のコレクタ電流をI0とすれば、前記
第１及び第２トランジスタ２及び３のコレクタ電
流はそれぞれＩ０／２、第３及び第４トランジスタ７及 び８のエミツタ電流と第１及び第２ダイオード９
及び１０に流れる電流とはそれぞれＩ０／４となる。 この状態で入力端子１３及び１４の間に△Ｖの
電位差を有する入力信号が印加されると、第１及
び第２トランジスタ２及び３のコレクタ電流がそ
れぞれ△Ｉだけ変化する。いま、例えば第１トラ
ンジスタ２のベース電圧よりも第２トランジスタ
３のベース電圧の方が△Ｖだけ大となつたとすれ
ば、前記第２トランジスタ３のコレクタ電流は△
Ｉ増加し、第１トランジスタ２のコレクタ電流は
△Ｉ減少する。前記電流変化（△Ｉ）が主差動増
幅回路６の入力電流となる。前記第２トランジス
タ３のコレクタ電流の増加（△Ｉ）は、第１ダイ
オード９の電流増加を招く。しかして、前記第１
ダイオード９の電流増加に従つて、該第１ダイオ
ード９と１：１の電流ミラー関係にある第３トラ
ンジスタ７のエミツタ電流も増加する。一方、第
１トランジスタ２のコレクタ電流の減少（−△
Ｉ）は、第２ダイオード１０の電流減少を招き、
該第２ダイオード１０と１：１の電流ミラー関係
にある第４トランジスタ８のエミツタ電流の減少
を招く。更に前記第１ダイオード９の電流増加
は、第３及び第４トランジスタ７及び８の正帰還
動作によつて助長される。第３トランジスタ７の
コレクタ電流の増加→第４トランジスタ８のコレ
クタ電流の減少→第１ダイオード９を流れる電流
の一層の増加→第３トランジスタ７のコレクタ電
流の一層の増加という正帰還動作が数回繰り返え
されると回路は安定点に達し、第１ダイオード９
を流れる電流は、第２トランジスタ３のコレクタ
電流の変化（△Ｉ）に応じたある一定の値とな
る。そして、前記第１ダイオード９と電流ミラー
関係にある出力トランジスタ１１のエミツタ電流
もある一定の値となる。前記出力トランジスタ１
１のコレクタは、出力端子１５に接続されるとと
もに、調整用トランジスタ１２のコレクタに接続
されている。しかして、前記調整用トランジスタ
１２のベースは定電流トランジスタ４のベースに
共通接続されるとともに、エミツタ面積比が１対
４となるよう構成されているから、前記調整用ト
ランジスタ１２のコレクタ電流はＩ０／４と成る。従つ て、出力端子１５には、第２トランジスタ３のコ
レクタ電流の変化△Ｉに応じた出力電流△Ioutが
得られる。 ここで、図に示す実施例の電流利得Ｇについて
考える。入力段差動増幅回路１の電流利得を
G1、主差動増幅回路６の電流利得をG2とすれ
ば、全体の電流利得Ｇは、 Ｇ＝G1・G2 ………(1) で表わされる。しかして、前記主差動増幅回路６
の電流利得G2は、 G2＝△Ｉｏｕｔ／△Ｉ ………(2) で表わされる。いま、第１トランジスタ２のコレ
クタ電流をI1、第２トランジスタ３のコレクタ電
流をI2、正の電源１６から第２ダイオード１０を
介して前記第１トランジスタ２のコレクタに流入
する電流と第４トランジスタ８のベース電流との
和電流をI3、第３トランジスタ７のコレクタ電流
をI4、正の電源１６から第１ダイオード９を介し
て前記第２トランジスタ３のコレクタに流入する
電流と第３トランジスタ７のベース電流と出力ト
ランジスタ１１のベース電流との和電流をI5、第
４トランジスタ８のコレクタ電流をI6、出力トラ
ンジスタ１１のコレクタ電流をIout及び定電流ト
ランジスタ４のコレクタ電流をI0とすれば、I1＝
I3＋I4、I2＝I5＋I6となり、I1＋I2＝I0、 I3＝I6（１／ｈｆｅ＋１／ｎ．ｈｆｅ＋１／ｎ）、 I5＝I4（１／ｈｆｅ＋２／ｎ．ｈｆｅ＋１／ｎ）である
から、I2とI4との 関係、すなわち、I2とIoutとの関係は、 〔ただし、ｎ：第１及び第２ダイオードの面積S1
と第３及び第４トランジスタの
面積S2との比（S2／S1） hfe：トランジスタの電流増幅率〕 となる。従つて、第(2)式で示される電流増幅率
G2は、 となる。第(4)式において、例えばｎ＝１、hfe＝
20とすれば、 G2＝7.9 ………(5) となり、 Ｇ＝G1・G2＝7.9G1 ………(6) となるから、入力段差動増幅回路１の7.9倍の利
得を有する高利得電流増幅回路を得ることが出来
る。 しかも、第(4)式から明らかな如く、利得G2の
要因として、総合電流I0が含まれていないから本
発明に係る電流増幅回路の総合電流は利得に関係
なく任意に設定出来るという利点を有する。すな
わち、これを言い換えれば、少ない総合電流で大
きな利得が得られるということになる。 一段の差動増幅回路を使用した場合、利得を
7.9倍に上げる為には、7.9倍の総合電流を必要と
する。しかして、PLLの位相比較器の電流増幅回
路に上述の如く、大きな総合電流を必要とする回
路を使用すると、ロツクレンジの拡大という不都
合を招く。しかしながら、本発明に係る電流増幅
回路は、総合電流を小さく押さえることが出来る
ので、ロツクレンジの拡大という不都合を生じな
い。 更に、第(4)式から明らかな如く、本発明に係る
電流増幅回路の利得G2は、第１及び第２ダイオ
ード９及び１０の面積S1と第３及び第４トランジ
スタ７及び８の面積S2との比ｎ（＝S2／S1）、す
なわち第１ダイオード９と第３トランジスタ７と
から成る電流ミラー回路のミラー比、及び第２ダ
イオード１０と第４トランジスタ８とから成る電
流ミラー回路のミラー比によつて決定される。特
に集積回路においては前記ｎを相当正確に設定す
ることが出来るので、前記利得G2を正確に決め
ることが出来るという利点を有する。 又、第１及び第２ダイオード９及び１０は、発
振等の不安定要因を除去する効果を有する。第１
及び第２ダイオード９及び１０は、それぞれ第４
及び第３トランジスタ８及び７のエミツタ・コレ
クタ間電圧を約0.7Vに押さえ、前記第１ダイオ
ード９の面積S1と第３トランジスタ７の面積S2と
の関係、及び前記第２ダイオード１０の面積S1と
第４トランジスタ８の面積S2との関係を、 ｎ＝S2／S1≦１ ………(7) と設定すれば、開ループ利得を１以下にすること
が出来、発振を防止出来るので、電流増幅回路の
動作が非常に安定となる。 以上述べた如く、本発明に係る電流増幅回路は
様々な特徴を有する優れたものである。
（フエーズ・ロツクト・ループ）の位相比較回路
の電流増幅の為に用いて好適な電流増幅回路に関
する。 PLLの位相比較器に用いられる電流増幅回路
は、電圧制御発振器の電源電圧変動や温度変動に
対して十分余裕があるように、高利得でなければ
ならない。通常の差動増幅型の電流増幅回路は、
回路に流す電流を大とすることにより高利得を得
ているが、そのような高利得電流増幅回路を前記
位相比較器の電流増幅用に用いると、PLLのロツ
クレンジが広がりすぎるという欠点がある。又、
高利得を得る為に、差動増幅器を縦続接続するこ
とも考えられるが、そのような縦続型差動増幅回
路は、回路素子のアンバランスに起因するオフセ
ツトが、高利得化すればするほど大となるので、
使用に供することが出来なかつた。 本発明は上述の点に鑑み成されたもので、少な
い回路電流で高利得が得られ、しかも利得が回路
を流れる総合電流に依らず、回路素子の面積比で
決まるように構成された電流増幅回路を提供せん
とするものである。 以下本発明に係る電流増幅回路の一実施例に基
づき、図面を参照しながら説明する。 図において１は一対の第１及び第2NPN型トラ
ンジスタ２及び３から成る入力段差動増幅回路、
４は前記一対のトランジスタ２及び３の共通エミ
ツタにコレクタが接続された定電流トランジス
タ、５は該定電流トランジスタ４のベースバイア
ス用のダイオード、６はエミツタが共通接続され
た一対の第３及び第4PNP型トランジスタ７及び
８から成る主差動増幅回路、９は前記第３トラン
ジスタ７のベース・エミツタ間に接続された第１
ダイオード、１０は前記第４トランジスタ８のベ
ース・エミツタ間に接続された第２ダイオード、
１１はベースが前記第３トランジスタ７のベース
に、又エミツタが前記第３トランジスタ７のエミ
ツタに接続された出力トランジスタ、１２は該出
力トランジスタ１１のコレクタ電流を調整する為
の調整用トランジスタである。 しかして、前記第３トランジスタ７のベースは
第２トランジスタ３のコレクタに接続され、前記
第４トランジスタ８のベースは、第１トランジス
タ２のコレクタに接続されて前記主差動増幅回路
６の入力端子と成されており、前記第３トランジ
スタ７のコレクタは前記第４トランジスタ８のベ
ースに接続されて第１正帰還回路と、又前記第４
トランジスタ８のコレクタは前記第３トランジス
タ７のベースに接続されて第２正帰還回路と成さ
れている。又、前記第３トランジスタ７のエミツ
タ電流と第１ダイオード９に流れる電流、前記第
４トランジスタ８のエミツタ電流と第２ダイオー
ド１０に流れる電流、及び出力トランジスタ１１
のエミツタ電流と前記第１ダイオード９に流れる
電流はそれぞれ互いに一定の関係となるように、
電流ミラー回路構成と成されている。 いま入力端子１３及び１４に印加される入力電
圧の値が等しいとすれば、第１及び第２トランジ
スタ２及び３のコレクタ電流も等しく、定電流ト
ランジスタ４のコレクタ電流をI0とすれば、前記
第１及び第２トランジスタ２及び３のコレクタ電
流はそれぞれＩ０／２、第３及び第４トランジスタ７及 び８のエミツタ電流と第１及び第２ダイオード９
及び１０に流れる電流とはそれぞれＩ０／４となる。 この状態で入力端子１３及び１４の間に△Ｖの
電位差を有する入力信号が印加されると、第１及
び第２トランジスタ２及び３のコレクタ電流がそ
れぞれ△Ｉだけ変化する。いま、例えば第１トラ
ンジスタ２のベース電圧よりも第２トランジスタ
３のベース電圧の方が△Ｖだけ大となつたとすれ
ば、前記第２トランジスタ３のコレクタ電流は△
Ｉ増加し、第１トランジスタ２のコレクタ電流は
△Ｉ減少する。前記電流変化（△Ｉ）が主差動増
幅回路６の入力電流となる。前記第２トランジス
タ３のコレクタ電流の増加（△Ｉ）は、第１ダイ
オード９の電流増加を招く。しかして、前記第１
ダイオード９の電流増加に従つて、該第１ダイオ
ード９と１：１の電流ミラー関係にある第３トラ
ンジスタ７のエミツタ電流も増加する。一方、第
１トランジスタ２のコレクタ電流の減少（−△
Ｉ）は、第２ダイオード１０の電流減少を招き、
該第２ダイオード１０と１：１の電流ミラー関係
にある第４トランジスタ８のエミツタ電流の減少
を招く。更に前記第１ダイオード９の電流増加
は、第３及び第４トランジスタ７及び８の正帰還
動作によつて助長される。第３トランジスタ７の
コレクタ電流の増加→第４トランジスタ８のコレ
クタ電流の減少→第１ダイオード９を流れる電流
の一層の増加→第３トランジスタ７のコレクタ電
流の一層の増加という正帰還動作が数回繰り返え
されると回路は安定点に達し、第１ダイオード９
を流れる電流は、第２トランジスタ３のコレクタ
電流の変化（△Ｉ）に応じたある一定の値とな
る。そして、前記第１ダイオード９と電流ミラー
関係にある出力トランジスタ１１のエミツタ電流
もある一定の値となる。前記出力トランジスタ１
１のコレクタは、出力端子１５に接続されるとと
もに、調整用トランジスタ１２のコレクタに接続
されている。しかして、前記調整用トランジスタ
１２のベースは定電流トランジスタ４のベースに
共通接続されるとともに、エミツタ面積比が１対
４となるよう構成されているから、前記調整用ト
ランジスタ１２のコレクタ電流はＩ０／４と成る。従つ て、出力端子１５には、第２トランジスタ３のコ
レクタ電流の変化△Ｉに応じた出力電流△Ioutが
得られる。 ここで、図に示す実施例の電流利得Ｇについて
考える。入力段差動増幅回路１の電流利得を
G1、主差動増幅回路６の電流利得をG2とすれ
ば、全体の電流利得Ｇは、 Ｇ＝G1・G2 ………(1) で表わされる。しかして、前記主差動増幅回路６
の電流利得G2は、 G2＝△Ｉｏｕｔ／△Ｉ ………(2) で表わされる。いま、第１トランジスタ２のコレ
クタ電流をI1、第２トランジスタ３のコレクタ電
流をI2、正の電源１６から第２ダイオード１０を
介して前記第１トランジスタ２のコレクタに流入
する電流と第４トランジスタ８のベース電流との
和電流をI3、第３トランジスタ７のコレクタ電流
をI4、正の電源１６から第１ダイオード９を介し
て前記第２トランジスタ３のコレクタに流入する
電流と第３トランジスタ７のベース電流と出力ト
ランジスタ１１のベース電流との和電流をI5、第
４トランジスタ８のコレクタ電流をI6、出力トラ
ンジスタ１１のコレクタ電流をIout及び定電流ト
ランジスタ４のコレクタ電流をI0とすれば、I1＝
I3＋I4、I2＝I5＋I6となり、I1＋I2＝I0、 I3＝I6（１／ｈｆｅ＋１／ｎ．ｈｆｅ＋１／ｎ）、 I5＝I4（１／ｈｆｅ＋２／ｎ．ｈｆｅ＋１／ｎ）である
から、I2とI4との 関係、すなわち、I2とIoutとの関係は、 〔ただし、ｎ：第１及び第２ダイオードの面積S1
と第３及び第４トランジスタの
面積S2との比（S2／S1） hfe：トランジスタの電流増幅率〕 となる。従つて、第(2)式で示される電流増幅率
G2は、 となる。第(4)式において、例えばｎ＝１、hfe＝
20とすれば、 G2＝7.9 ………(5) となり、 Ｇ＝G1・G2＝7.9G1 ………(6) となるから、入力段差動増幅回路１の7.9倍の利
得を有する高利得電流増幅回路を得ることが出来
る。 しかも、第(4)式から明らかな如く、利得G2の
要因として、総合電流I0が含まれていないから本
発明に係る電流増幅回路の総合電流は利得に関係
なく任意に設定出来るという利点を有する。すな
わち、これを言い換えれば、少ない総合電流で大
きな利得が得られるということになる。 一段の差動増幅回路を使用した場合、利得を
7.9倍に上げる為には、7.9倍の総合電流を必要と
する。しかして、PLLの位相比較器の電流増幅回
路に上述の如く、大きな総合電流を必要とする回
路を使用すると、ロツクレンジの拡大という不都
合を招く。しかしながら、本発明に係る電流増幅
回路は、総合電流を小さく押さえることが出来る
ので、ロツクレンジの拡大という不都合を生じな
い。 更に、第(4)式から明らかな如く、本発明に係る
電流増幅回路の利得G2は、第１及び第２ダイオ
ード９及び１０の面積S1と第３及び第４トランジ
スタ７及び８の面積S2との比ｎ（＝S2／S1）、す
なわち第１ダイオード９と第３トランジスタ７と
から成る電流ミラー回路のミラー比、及び第２ダ
イオード１０と第４トランジスタ８とから成る電
流ミラー回路のミラー比によつて決定される。特
に集積回路においては前記ｎを相当正確に設定す
ることが出来るので、前記利得G2を正確に決め
ることが出来るという利点を有する。 又、第１及び第２ダイオード９及び１０は、発
振等の不安定要因を除去する効果を有する。第１
及び第２ダイオード９及び１０は、それぞれ第４
及び第３トランジスタ８及び７のエミツタ・コレ
クタ間電圧を約0.7Vに押さえ、前記第１ダイオ
ード９の面積S1と第３トランジスタ７の面積S2と
の関係、及び前記第２ダイオード１０の面積S1と
第４トランジスタ８の面積S2との関係を、 ｎ＝S2／S1≦１ ………(7) と設定すれば、開ループ利得を１以下にすること
が出来、発振を防止出来るので、電流増幅回路の
動作が非常に安定となる。 以上述べた如く、本発明に係る電流増幅回路は
様々な特徴を有する優れたものである。
図は本発明に係る電流増幅回路の一実施例を示
す回路図である。 主な図番の説明 １……入力段差動増幅回路、
６……主差動増幅回路、９，１０……ダイオー
ド、１１……出力トランジスタ。
す回路図である。 主な図番の説明 １……入力段差動増幅回路、
６……主差動増幅回路、９，１０……ダイオー
ド、１１……出力トランジスタ。
Claims (1)
- １ ベースが第１入力端子に接続された第１トラ
ンジスタ、ベースが第２入力端子に接続された、
前記第１トランジスタと同導電型の第２トランジ
スタ、前記第１トランジスタと電流ミラー関係に
接続された第１ダイオード、前記第２トランジス
タと電流ミラー関係に接続された第２ダイオー
ド、及び前記第１ダイオードと電流ミラー関係に
接続された出力トランジスタとから成り、前記第
１トランジスタのコレクタを前記第２トランジス
タのベースに接続して第１正帰還回路を構成し、
かつ前記第２トランジスタのコレクタを前記第１
トランジスタのベースに接続して第２正帰還回路
を構成するとともに、前記第１トランジスタと前
記第１ダイオードとのミラー比及び前記第２トラ
ンジスタと前記第２ダイオードとのミラー比を所
定値に設定することによつて、前記第１及び第２
入力端子の電流変化に応じた出力電流を得る様に
成したことを特徴とする電流増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7569877A JPS548952A (en) | 1977-06-22 | 1977-06-22 | Current amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7569877A JPS548952A (en) | 1977-06-22 | 1977-06-22 | Current amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS548952A JPS548952A (en) | 1979-01-23 |
| JPS6222284B2 true JPS6222284B2 (ja) | 1987-05-18 |
Family
ID=13583686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7569877A Granted JPS548952A (en) | 1977-06-22 | 1977-06-22 | Current amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS548952A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753114A (en) * | 1980-09-17 | 1982-03-30 | Toshiba Corp | Differential amplifier |
| JPS58181193A (ja) * | 1982-04-16 | 1983-10-22 | 株式会社日立製作所 | 表示駆動装置 |
| GB2298536A (en) * | 1995-03-03 | 1996-09-04 | Plessey Semiconductors Ltd | Active load to increase output impedance of transconductor amplifier |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075756A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5132257A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS5187945A (ja) * | 1975-01-31 | 1976-07-31 | Pioneer Electronic Corp | Ritokuseigyozofukukairo |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345553Y2 (ja) * | 1973-11-07 | 1978-10-31 |
-
1977
- 1977-06-22 JP JP7569877A patent/JPS548952A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075756A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5132257A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS5187945A (ja) * | 1975-01-31 | 1976-07-31 | Pioneer Electronic Corp | Ritokuseigyozofukukairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS548952A (en) | 1979-01-23 |
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