JPS6222285B2 - - Google Patents
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- JPS6222285B2 JPS6222285B2 JP52075699A JP7569977A JPS6222285B2 JP S6222285 B2 JPS6222285 B2 JP S6222285B2 JP 52075699 A JP52075699 A JP 52075699A JP 7569977 A JP7569977 A JP 7569977A JP S6222285 B2 JPS6222285 B2 JP S6222285B2
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- diode
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- 230000003321 amplification Effects 0.000 claims description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 15
- 230000007423 decrease Effects 0.000 description 13
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は高利得の電流増幅器に係り、特にPLL
（フエーズ・ロツクト・ループ）の位相比較回路
の電流増幅の為に用いて好適な電流増幅回路に関
する。 PLLの位相比較器に用いられる電流増幅回路
は、電圧制御発振器の電源電圧変動や温度変動に
対して十分余裕があるように、高利得でなければ
ならない。通常の差動増幅器の電流増幅回路は、
回路に流す電流を大とすることにより高利得を得
ているが、そのような高利得電流増幅回路を前記
位相比較器の電流増幅用に用いると、PLLのロツ
クレンジが広がりすぎるという欠点がある。又、
高利得を得る為に、差動増幅器を縦続接続するこ
とも考えられるが、そのような縦続型差動増幅回
路は、回路素子のアンバランスに起因するオフセ
ツトが、高利得化すればするほど大となるので、
使用に供することが出来なかつた。 本発明は上述の点に鑑み成されたもので、少な
い回路電流で高利得が得られ、しかもオフセツト
が小さく安定な動作を行う電流増幅回路を提供せ
んとするものである。 図において１は一対の第１及び第2NPN型トラ
ンジスタ２及び３から成る入力段差動増幅回路、
４は前記一対のトランジスタ２及び３の共通エミ
ツタにコレクタが接続された定電流トランジス
タ、５は該定電流トランジスタ４のベースバイア
ス用のダイオード、６はエミツタが共通接続され
た一対の第３及び第4PNP型トランジスタ７及び
８から成る主差動増幅回路、９は前記第３トラン
ジスタ７のベース・エミツタ間に接続された第１
ダイオード、１０は前記第４トランジスタ８のベ
ース・エミツタ間に接続された第２ダイオード、
１１はベース及びエミツタが前記第３トランジス
タ７のベース及びエミツタにそれぞれ共通接続さ
れた第１出力トランジスタ、１２はベース及びエ
ミツタが前記第４トランジスタ８のベース及びエ
ミツタにそれぞれ共通接続された第２出力トラン
ジスタ、１３はベースが前記第２出力トランジス
タ１２のエミツタに接続され、コレクタが前記第
１出力トランジスタ１１のコレクタに接続され、
前記第２出力トランジスタ１２の出力信号を反転
する為の反転トランジスタである。 しかして、前記第３トランジスタ７のベース
は、第２トランジスタ３のコレクタに、又第４ト
ランジスタ８のベースは、第１トランジスタ２の
コレクタに接続されて主差動増幅回路６の入力端
子と成され、前記第３トランジスタ７のコレクタ
は第４トランジスタ８のベースと接続されて第１
正帰還回路と、前記第４トランジスタ８のコレク
タは第３トランジスタ７のベースと接続されて第
２正帰還回路と成されている。又、前記第１ダイ
オード９に流れる電流は、第３トランジスタ７の
エミツタ電流及び第１出力トランジスタ１１のエ
ミツタ電流に対して電流ミラー関係に、前記第２
ダイオード１０に流れる電流は、第４トランジス
タ８のエミツタ電流及び第２出力トランジスタ１
２のエミツタ電流に対して電流ミラー関係に構成
されている。更に前記第２出力トランジスタ１２
のコレクタ電流は、反転トランジスタ１３のコレ
クタ電流と位相が逆でかつ大きさが等しくなるよ
うに構成され、全体としてバランスのとれた回路
構成と成されている。 いま、入力端子１４及び１５に印加される入力
電圧の値が等しいとすれば、第１及び第２トラン
ジスタ２及び３のコレクタ電流は、定電流トラン
ジスタ４のコレクタ電流をI0とする時、それぞれ
Ｉ０／２となる。そして、前記第１及び第２トランジス タ２及び３のコレクタ電流Ｉ０／２を入力電流とする主 差動増幅回路６の第３及び第４トランジスタ７及
び８のエミツタ電流と第１及び第２ダイオード９
及び１０に流れる電流とは、等しくＩ０／４となる。従 つて、第１出力トランジスタ１１のエミツタ電流
と第２出力トランジスタ１２のエミツタ電流も等
しくＩ０／４となり、反転トランジスタ１３のコレクタ 電流もＩ０／４となるから、出力端子１６に得られる出 力電流は０となる。 この状態で、入力端子１４及び１５間に電位差
△Ｖが発生すると、第１及び第２トランジスタ２
及び３のコレクタ電流が前記△Ｖに応じてそれぞ
れ△Ｉだけ変化する。いま、仮に入力端子１５の
電圧が入力端子１４の電圧よりも△Ｖだけ大であ
るとすれば、前記第２トランジスタ３のコレクタ
電流は△Ｉ増加し、第１トランジスタ２のコレク
タ電流は△Ｉ減少する。そして、前記第２トラン
ジスタ３のコレクタ電流の増加分（△Ｉ）及び第
１トランジスタ２のコレクタ電流の減少分（−△
Ｉ）がそれぞれ第３及び第４トランジスタ７及び
８のベース電流となり、主差動増幅回路６の入力
電流となる。前記第２トランジスタ３のコレクタ
電流の増加（△Ｉ）は、第１ダイオード９に流れ
る電流の増加を招き、第１トランジスタ２のコレ
クタ電流の減少（−△Ｉ）は、第２ダイオード１
０に流れる電流の減少を招く。第１ダイオード９
に流れる電流と第３トランジスタ７のエミツタ電
流とが１：１の電流ミラー関係にあり、第２ダイ
オード１０に流れる電流と第４トランジスタ８の
エミツタ電流とが１：１の電流ミラー関係にある
とすれば、第３トランジスタ７のエミツタ電流
は、第１ダイオード９に流れる電流に応じて増加
し、第４トランジスタ８のエミツタ電流は、第２
ダイオード１０に流れる電流に応じて減少する。
従つて、第３トランジスタ７のコレクタ電流は増
加し、第４トランジスタ８のコレクタ電流は減少
する。そして、前記第１ダイオード９に流れる電
流の増加、及び第２ダイオード１０に流れる電流
の減少は、第３及び第４トランジスタ７及び８の
コレクタとベースとの相互接続による正帰還作用
により更に助長される。すなわち、第３トランジ
スタ７のコレクタ電流の増加は、第１トランジス
タ２のコレクタ電流（Ｉ０／２−△Ｉ）が一定であるか ら、第４トランジスタ８のベース電流の減少を招
き、該第４トランジスタ８のベース電流の減少は
そのコレクタ電流の減少を招く。更に第４トラン
ジスタ８のコレクタ電流の減少は、第３トランジ
スタ７のベース電流の一層の増加、及びそのコレ
クタ電流の一層の増加を招く。上述の正帰還作用
の結果、第１ダイオード９に流れる電流と第３ト
ランジスタ７及び第１出力トランジスタ１１のエ
ミツタ電流とは等しく△Ｉに応じたある値迄増加
し、第２ダイオード１０に流れる電流と第４トラ
ンジスタ８及び第２出力トランジスタ１２のエミ
ツタ電流とは等しく−△Ｉに応じたある値迄減少
する。 本発明に係る電流増幅回路においては、２つの
出力トランジスタ１１及び１２を設け、第１出力
トランジスタ１１のコレクタを出力端子１６に接
続するとともに、第２出力トランジスタ１２のコ
レクタを反転トランジスタ１３を介して前記出力
端子１６に接続している。その為、零入力時にお
いては、第１出力トランジスタ１１のコレクタ電
流と反転トランジスタ１３のコレクタ電流とが等
しくなり、出力端子１６に得られる電流は零とな
る。又、第２トランジスタ３のコレクタ電流が増
加すると、ある割合で第１出力トランジスタ１１
のコレクタ電流が増加し同じ割合で第２出力トラ
ンジスタ１２のコレクタ電流が減少するから、出
力端子１６に２倍の変化電流を得ることが出来
る。 ここで、実施例における電流利得Ｇについて考
える。入力段差動増幅回路１の電流利得をG1、
主差動増幅回路６の電流利得をG2とすれば、全
体の電流利得Ｇは、 Ｇ＝G1・G2 ………(1) で表わされる。しかして、前記主差動増幅回路６
の電流利得G2は、出力端子に得られる出力電流
を△Ioutとすれば、 G2＝△Ｉｏｕｔ／△Ｉ ………(2) で表わされる。いま、第１トランジスタ２のコレ
クタ電流をI1、第２トランジスタ３のコレクタ電
流をI2、正の電源１７から第２ダイオード１０を
介して前記第１トランジスタ２のコレクタに流入
する電流と、第４トランジスタ８のベース電流
と、第２出力トランジスタ１２のベース電流との
和電流をI3、第３トランジスタ７のコレクタ電流
をI4、正の電源１７から第１ダイオード９を介し
て前記第２トランジスタ３のコレクタに流入する
電流と、第３トランジスタ７のベース電流と、第
１出力トランジスタ１１のベース電流との和電流
をI5、第４トランジスタ８のコレクタ電流をI6、
出力端子１６に得られる出力電流をIout、及び定
電流トランジスタ４のコレクタ電流をI0とすれ
ば、I1＝I3＋I4、I2＝I5＋I6となり、I1＋I2＝I0、 I3＝I6（１／ｈｆｅ＋２／ｎ・ｈｆｅ＋１／ｎ）、 I5＝I4（１／ｈｆｅ＋２／ｎ・ｈｆｅ＋１／ｎ）である
から、I2とI4との 関係は、 〔ただしｎ：第３及び第４トランジスタの面積S2
と第１及び第２ダイオードの面積
S1との比（S2／S1）〕 hfe：トランジスタの電流増幅率〕 となる。従つて、I2の電流変化（△I2）とI4の電流
変化（△I4）との関係は、 となる。一方、出力端子１６に得られる電流変化
（△Iout）は、I2の電流変化の２倍となるから、
△Ioutと△I2との関係、すなわちG2は、 となる、第(5)式において、例えばｎ＝１、hfe＝
20とすれば、 G2＝13.3 ………(6) となり、第(1)式に第(6)式を代入すれば、 Ｇ＝G1・G2＝13.3G1 ………(7) となるから、入力段差動増幅回路１の13.3倍の利
得を有する高利得電流増幅回路を得ることが出来
る。 しかも、第(5)式から明らかな如く、利得G2の
要因として総合電流I0が含まれていないから、本
発明に係る電流増幅回路の利得は、総合電流に関
係なく任意に設定出来るという利点を有する。 仮りに一般の差動増幅回路において、利得を
13.3倍にする為には13.3倍の総合電流を流さなけ
ればならないが、PLLの位相比較回路の如く、総
合電流の増加が不都合を招く回路にはそのような
電流増幅回路を使用出来ない。従つて本発明は、
少ない総合電流でなければならない電流増幅回路
に適用して大きな効果を上げることが出来る。 又、第(5)式から明らかな如く、利得G2は主に
第１及び第２ダイオード９及び１０と第３及び第
４トランジスタ７及び８との面積比ｎ、すなわち
第１ダイオード９と第３トランジスタ７とから成
る電流ミラー回路のミラー比、及び第２ダイオー
ド１０と第４トランジスタ８とから成る電流ミラ
ー回路のミラー比によつて決定される。そして、
前記ｎは集積回路の場合非常に正確に設定出来
る。従つて本発明は集積回路化された電流増幅回
路に適用して非常に効果のあるものである。 ただし、発振防止等の副次的効果を達成する為
に、 ｎ＝S2／S1≦１ ………(8) としなければならない。 更に本発明はオフセツトが小さく動作が安定な
電流増幅回路を提供出来る。すなわち、本発明に
おいては、２つの出力トランジスタを設け、一方
の出力トランジスタのコレクタに得られる出力電
流を反転して他方の出力トランジスタのコレクタ
に得られる出力電流に加えている。そして、前記
２つの出力トランジスタは集積回路内で同条件で
作られている。その為、入力オフセツトは互いに
キヤンセルされ、出力端にオフセツトが生じな
い。従つて本発明はバランスのとれた電流増幅回
路を提供出来るという利点を有する。 以上述べた如く、本発明に係る電流増幅回路は
多くの利点を有する優れたものである。
（フエーズ・ロツクト・ループ）の位相比較回路
の電流増幅の為に用いて好適な電流増幅回路に関
する。 PLLの位相比較器に用いられる電流増幅回路
は、電圧制御発振器の電源電圧変動や温度変動に
対して十分余裕があるように、高利得でなければ
ならない。通常の差動増幅器の電流増幅回路は、
回路に流す電流を大とすることにより高利得を得
ているが、そのような高利得電流増幅回路を前記
位相比較器の電流増幅用に用いると、PLLのロツ
クレンジが広がりすぎるという欠点がある。又、
高利得を得る為に、差動増幅器を縦続接続するこ
とも考えられるが、そのような縦続型差動増幅回
路は、回路素子のアンバランスに起因するオフセ
ツトが、高利得化すればするほど大となるので、
使用に供することが出来なかつた。 本発明は上述の点に鑑み成されたもので、少な
い回路電流で高利得が得られ、しかもオフセツト
が小さく安定な動作を行う電流増幅回路を提供せ
んとするものである。 図において１は一対の第１及び第2NPN型トラ
ンジスタ２及び３から成る入力段差動増幅回路、
４は前記一対のトランジスタ２及び３の共通エミ
ツタにコレクタが接続された定電流トランジス
タ、５は該定電流トランジスタ４のベースバイア
ス用のダイオード、６はエミツタが共通接続され
た一対の第３及び第4PNP型トランジスタ７及び
８から成る主差動増幅回路、９は前記第３トラン
ジスタ７のベース・エミツタ間に接続された第１
ダイオード、１０は前記第４トランジスタ８のベ
ース・エミツタ間に接続された第２ダイオード、
１１はベース及びエミツタが前記第３トランジス
タ７のベース及びエミツタにそれぞれ共通接続さ
れた第１出力トランジスタ、１２はベース及びエ
ミツタが前記第４トランジスタ８のベース及びエ
ミツタにそれぞれ共通接続された第２出力トラン
ジスタ、１３はベースが前記第２出力トランジス
タ１２のエミツタに接続され、コレクタが前記第
１出力トランジスタ１１のコレクタに接続され、
前記第２出力トランジスタ１２の出力信号を反転
する為の反転トランジスタである。 しかして、前記第３トランジスタ７のベース
は、第２トランジスタ３のコレクタに、又第４ト
ランジスタ８のベースは、第１トランジスタ２の
コレクタに接続されて主差動増幅回路６の入力端
子と成され、前記第３トランジスタ７のコレクタ
は第４トランジスタ８のベースと接続されて第１
正帰還回路と、前記第４トランジスタ８のコレク
タは第３トランジスタ７のベースと接続されて第
２正帰還回路と成されている。又、前記第１ダイ
オード９に流れる電流は、第３トランジスタ７の
エミツタ電流及び第１出力トランジスタ１１のエ
ミツタ電流に対して電流ミラー関係に、前記第２
ダイオード１０に流れる電流は、第４トランジス
タ８のエミツタ電流及び第２出力トランジスタ１
２のエミツタ電流に対して電流ミラー関係に構成
されている。更に前記第２出力トランジスタ１２
のコレクタ電流は、反転トランジスタ１３のコレ
クタ電流と位相が逆でかつ大きさが等しくなるよ
うに構成され、全体としてバランスのとれた回路
構成と成されている。 いま、入力端子１４及び１５に印加される入力
電圧の値が等しいとすれば、第１及び第２トラン
ジスタ２及び３のコレクタ電流は、定電流トラン
ジスタ４のコレクタ電流をI0とする時、それぞれ
Ｉ０／２となる。そして、前記第１及び第２トランジス タ２及び３のコレクタ電流Ｉ０／２を入力電流とする主 差動増幅回路６の第３及び第４トランジスタ７及
び８のエミツタ電流と第１及び第２ダイオード９
及び１０に流れる電流とは、等しくＩ０／４となる。従 つて、第１出力トランジスタ１１のエミツタ電流
と第２出力トランジスタ１２のエミツタ電流も等
しくＩ０／４となり、反転トランジスタ１３のコレクタ 電流もＩ０／４となるから、出力端子１６に得られる出 力電流は０となる。 この状態で、入力端子１４及び１５間に電位差
△Ｖが発生すると、第１及び第２トランジスタ２
及び３のコレクタ電流が前記△Ｖに応じてそれぞ
れ△Ｉだけ変化する。いま、仮に入力端子１５の
電圧が入力端子１４の電圧よりも△Ｖだけ大であ
るとすれば、前記第２トランジスタ３のコレクタ
電流は△Ｉ増加し、第１トランジスタ２のコレク
タ電流は△Ｉ減少する。そして、前記第２トラン
ジスタ３のコレクタ電流の増加分（△Ｉ）及び第
１トランジスタ２のコレクタ電流の減少分（−△
Ｉ）がそれぞれ第３及び第４トランジスタ７及び
８のベース電流となり、主差動増幅回路６の入力
電流となる。前記第２トランジスタ３のコレクタ
電流の増加（△Ｉ）は、第１ダイオード９に流れ
る電流の増加を招き、第１トランジスタ２のコレ
クタ電流の減少（−△Ｉ）は、第２ダイオード１
０に流れる電流の減少を招く。第１ダイオード９
に流れる電流と第３トランジスタ７のエミツタ電
流とが１：１の電流ミラー関係にあり、第２ダイ
オード１０に流れる電流と第４トランジスタ８の
エミツタ電流とが１：１の電流ミラー関係にある
とすれば、第３トランジスタ７のエミツタ電流
は、第１ダイオード９に流れる電流に応じて増加
し、第４トランジスタ８のエミツタ電流は、第２
ダイオード１０に流れる電流に応じて減少する。
従つて、第３トランジスタ７のコレクタ電流は増
加し、第４トランジスタ８のコレクタ電流は減少
する。そして、前記第１ダイオード９に流れる電
流の増加、及び第２ダイオード１０に流れる電流
の減少は、第３及び第４トランジスタ７及び８の
コレクタとベースとの相互接続による正帰還作用
により更に助長される。すなわち、第３トランジ
スタ７のコレクタ電流の増加は、第１トランジス
タ２のコレクタ電流（Ｉ０／２−△Ｉ）が一定であるか ら、第４トランジスタ８のベース電流の減少を招
き、該第４トランジスタ８のベース電流の減少は
そのコレクタ電流の減少を招く。更に第４トラン
ジスタ８のコレクタ電流の減少は、第３トランジ
スタ７のベース電流の一層の増加、及びそのコレ
クタ電流の一層の増加を招く。上述の正帰還作用
の結果、第１ダイオード９に流れる電流と第３ト
ランジスタ７及び第１出力トランジスタ１１のエ
ミツタ電流とは等しく△Ｉに応じたある値迄増加
し、第２ダイオード１０に流れる電流と第４トラ
ンジスタ８及び第２出力トランジスタ１２のエミ
ツタ電流とは等しく−△Ｉに応じたある値迄減少
する。 本発明に係る電流増幅回路においては、２つの
出力トランジスタ１１及び１２を設け、第１出力
トランジスタ１１のコレクタを出力端子１６に接
続するとともに、第２出力トランジスタ１２のコ
レクタを反転トランジスタ１３を介して前記出力
端子１６に接続している。その為、零入力時にお
いては、第１出力トランジスタ１１のコレクタ電
流と反転トランジスタ１３のコレクタ電流とが等
しくなり、出力端子１６に得られる電流は零とな
る。又、第２トランジスタ３のコレクタ電流が増
加すると、ある割合で第１出力トランジスタ１１
のコレクタ電流が増加し同じ割合で第２出力トラ
ンジスタ１２のコレクタ電流が減少するから、出
力端子１６に２倍の変化電流を得ることが出来
る。 ここで、実施例における電流利得Ｇについて考
える。入力段差動増幅回路１の電流利得をG1、
主差動増幅回路６の電流利得をG2とすれば、全
体の電流利得Ｇは、 Ｇ＝G1・G2 ………(1) で表わされる。しかして、前記主差動増幅回路６
の電流利得G2は、出力端子に得られる出力電流
を△Ioutとすれば、 G2＝△Ｉｏｕｔ／△Ｉ ………(2) で表わされる。いま、第１トランジスタ２のコレ
クタ電流をI1、第２トランジスタ３のコレクタ電
流をI2、正の電源１７から第２ダイオード１０を
介して前記第１トランジスタ２のコレクタに流入
する電流と、第４トランジスタ８のベース電流
と、第２出力トランジスタ１２のベース電流との
和電流をI3、第３トランジスタ７のコレクタ電流
をI4、正の電源１７から第１ダイオード９を介し
て前記第２トランジスタ３のコレクタに流入する
電流と、第３トランジスタ７のベース電流と、第
１出力トランジスタ１１のベース電流との和電流
をI5、第４トランジスタ８のコレクタ電流をI6、
出力端子１６に得られる出力電流をIout、及び定
電流トランジスタ４のコレクタ電流をI0とすれ
ば、I1＝I3＋I4、I2＝I5＋I6となり、I1＋I2＝I0、 I3＝I6（１／ｈｆｅ＋２／ｎ・ｈｆｅ＋１／ｎ）、 I5＝I4（１／ｈｆｅ＋２／ｎ・ｈｆｅ＋１／ｎ）である
から、I2とI4との 関係は、 〔ただしｎ：第３及び第４トランジスタの面積S2
と第１及び第２ダイオードの面積
S1との比（S2／S1）〕 hfe：トランジスタの電流増幅率〕 となる。従つて、I2の電流変化（△I2）とI4の電流
変化（△I4）との関係は、 となる。一方、出力端子１６に得られる電流変化
（△Iout）は、I2の電流変化の２倍となるから、
△Ioutと△I2との関係、すなわちG2は、 となる、第(5)式において、例えばｎ＝１、hfe＝
20とすれば、 G2＝13.3 ………(6) となり、第(1)式に第(6)式を代入すれば、 Ｇ＝G1・G2＝13.3G1 ………(7) となるから、入力段差動増幅回路１の13.3倍の利
得を有する高利得電流増幅回路を得ることが出来
る。 しかも、第(5)式から明らかな如く、利得G2の
要因として総合電流I0が含まれていないから、本
発明に係る電流増幅回路の利得は、総合電流に関
係なく任意に設定出来るという利点を有する。 仮りに一般の差動増幅回路において、利得を
13.3倍にする為には13.3倍の総合電流を流さなけ
ればならないが、PLLの位相比較回路の如く、総
合電流の増加が不都合を招く回路にはそのような
電流増幅回路を使用出来ない。従つて本発明は、
少ない総合電流でなければならない電流増幅回路
に適用して大きな効果を上げることが出来る。 又、第(5)式から明らかな如く、利得G2は主に
第１及び第２ダイオード９及び１０と第３及び第
４トランジスタ７及び８との面積比ｎ、すなわち
第１ダイオード９と第３トランジスタ７とから成
る電流ミラー回路のミラー比、及び第２ダイオー
ド１０と第４トランジスタ８とから成る電流ミラ
ー回路のミラー比によつて決定される。そして、
前記ｎは集積回路の場合非常に正確に設定出来
る。従つて本発明は集積回路化された電流増幅回
路に適用して非常に効果のあるものである。 ただし、発振防止等の副次的効果を達成する為
に、 ｎ＝S2／S1≦１ ………(8) としなければならない。 更に本発明はオフセツトが小さく動作が安定な
電流増幅回路を提供出来る。すなわち、本発明に
おいては、２つの出力トランジスタを設け、一方
の出力トランジスタのコレクタに得られる出力電
流を反転して他方の出力トランジスタのコレクタ
に得られる出力電流に加えている。そして、前記
２つの出力トランジスタは集積回路内で同条件で
作られている。その為、入力オフセツトは互いに
キヤンセルされ、出力端にオフセツトが生じな
い。従つて本発明はバランスのとれた電流増幅回
路を提供出来るという利点を有する。 以上述べた如く、本発明に係る電流増幅回路は
多くの利点を有する優れたものである。
図は本発明に係る電流増幅回路の一実施例を示
す回路図である。 主な図番の説明 ６……主差動増幅回路、９，
１０……ダイオード、１１，１２……出力トラン
ジスタ、１３……反転トランジスタ。
す回路図である。 主な図番の説明 ６……主差動増幅回路、９，
１０……ダイオード、１１，１２……出力トラン
ジスタ、１３……反転トランジスタ。
Claims (1)
- １ ベースが第１入力端子に接続された第１トラ
ンジスタ、ベースが第２入力端子に接続された、
前記第１トランジスタと同導電型の第２トランジ
スタ、前記第１トランジスタと電流ミラー関係に
接続された第１ダイオード、前記第２トランジス
タと電流ミラー関係に接続された第２ダイオー
ド、前記第１ダイオードと電流ミラー関係に接続
された、第１出力トランジスタ、前記第２ダイオ
ードと電流ミラー関係に接続された第２出力トラ
ンジスタ、前記第１出力トランジスタの出力電流
が引き出される出力端子、及び前記第２出力トラ
ンジスタの出力電流を反転して前記出力端子に供
給する制御手段とから成り、前記第１トランジス
タのコレクタを前記第２トランジスタのベース
に、前記第２トランジスタのコレクタを前記第１
トランジスタのベースにそれぞれ接続して正帰還
路を構成し、かつ前記第１トランジスタと前記第
１ダイオードとのミラー比及び前記第２トランジ
スタと前記第２ダイオードとのミラー比を所定値
に設定することによつて、前記出力端子に前記第
１及び第２入力端子の電流変化に応じた出力電流
を得る様に成すとともに、前記第２出力トランジ
スタの出力電流によつて前記制御手段を制御し、
オフセツト電流の発生防止及び利得の増大を計る
様に成したことを特徴とする電流増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7569977A JPS548953A (en) | 1977-06-22 | 1977-06-22 | Current amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7569977A JPS548953A (en) | 1977-06-22 | 1977-06-22 | Current amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS548953A JPS548953A (en) | 1979-01-23 |
| JPS6222285B2 true JPS6222285B2 (ja) | 1987-05-18 |
Family
ID=13583715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7569977A Granted JPS548953A (en) | 1977-06-22 | 1977-06-22 | Current amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS548953A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535516A (en) * | 1978-09-04 | 1980-03-12 | Toshiba Corp | Signal conversion circuit |
| JPS57107777A (en) * | 1980-12-23 | 1982-07-05 | Sintokogio Ltd | Continuous shot blasting device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075756A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5132257A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS5187945A (ja) * | 1975-01-31 | 1976-07-31 | Pioneer Electronic Corp | Ritokuseigyozofukukairo |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345554Y2 (ja) * | 1973-11-07 | 1978-10-31 |
-
1977
- 1977-06-22 JP JP7569977A patent/JPS548953A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075756A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5132257A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS5187945A (ja) * | 1975-01-31 | 1976-07-31 | Pioneer Electronic Corp | Ritokuseigyozofukukairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS548953A (en) | 1979-01-23 |
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