JPS622706A - 並列帰環形増幅回路 - Google Patents
並列帰環形増幅回路Info
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- JPS622706A JPS622706A JP60140517A JP14051785A JPS622706A JP S622706 A JPS622706 A JP S622706A JP 60140517 A JP60140517 A JP 60140517A JP 14051785 A JP14051785 A JP 14051785A JP S622706 A JPS622706 A JP S622706A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電源電圧変動および温度変動に対して帯域
、雑音特性が安定化している並列帰還形増幅回路に関す
る。
、雑音特性が安定化している並列帰還形増幅回路に関す
る。
従来、光通信受信部の前置増幅回路は、低雑音広帯域の
要求から並列帰還形増幅回路が多く用いられて−る。第
２２図にその一例を示す。
要求から並列帰還形増幅回路が多く用いられて−る。第
２２図にその一例を示す。
この第２２図のような回路において、雑音に関してはト
ランジスタＱ１のシ璽ットノイズＮが問題となシ、その
量は１１）式のように表わされる。
ランジスタＱ１のシ璽ットノイズＮが問題となシ、その
量は１１）式のように表わされる。
Ｎ＝ ２ｑ−ＩＢ ・・・・・・・・・（１
）より＝上記Ｑｌのベース電流 ｑ：電子の電荷 第２３図に第２２図における帯域の特性に関する開回路
時および閉回路時の利得の関係を示す。
）より＝上記Ｑｌのベース電流 ｑ：電子の電荷 第２３図に第２２図における帯域の特性に関する開回路
時および閉回路時の利得の関係を示す。
第２３図からもわかるように第２２図の開回路における
電圧利得Ｇは（２）式のように示される。
電圧利得Ｇは（２）式のように示される。
Ｇ＝−ｇｍＲｃ ・・・・・・・・・（２
）ここでｇｍはトランジスタＱ１の相互コンダクタンス
でコレクタ電流工ｅに依在する。以上から雑音および帯
域に関してトランジスタＱ１のコレクタ電流工。が関係
していることがわかる。
）ここでｇｍはトランジスタＱ１の相互コンダクタンス
でコレクタ電流工ｅに依在する。以上から雑音および帯
域に関してトランジスタＱ１のコレクタ電流工。が関係
していることがわかる。
第２２図の場合、上記工。は抵抗Ｒ１の電位差が■Ｅで
近似できる場合、（３）式で示される” （ｖｃｃ−
ｖｌｔＫ−ｃ ｎ＋２ ）ＶＢｌｅ） ・・・・・・
・”（３）ｃ Ｖａ１！ｌ：順方向にバイアスされたｐｎの接合電位（
３）式かられかるように、電源電圧変動に対してはＶｃ
、、Ｖ、、の項があることから、温度変動に対しテハ（
ｎ ＋ ２ ）ＶＢＩ Ｃｌ）項があることがら（ＶＢ
、は通常２〜３ｍＶ／’Ｏの温度係数をもつ）上記Ｉｃ
は電源電圧および温度が変化すると、それに伴い上記■
。も変化し、その結果、回路の雑音および電域が変化し
てしまう問題がある。よって電源電圧変動および温度変
動に対して雑音および帯域を安定化させるには、トラン
ジスタＱ１のコレクタ電流工。・を安定化させる必要が
ある。
近似できる場合、（３）式で示される” （ｖｃｃ−
ｖｌｔＫ−ｃ ｎ＋２ ）ＶＢｌｅ） ・・・・・・
・”（３）ｃ Ｖａ１！ｌ：順方向にバイアスされたｐｎの接合電位（
３）式かられかるように、電源電圧変動に対してはＶｃ
、、Ｖ、、の項があることから、温度変動に対しテハ（
ｎ ＋ ２ ）ＶＢＩ Ｃｌ）項があることがら（ＶＢ
、は通常２〜３ｍＶ／’Ｏの温度係数をもつ）上記Ｉｃ
は電源電圧および温度が変化すると、それに伴い上記■
。も変化し、その結果、回路の雑音および電域が変化し
てしまう問題がある。よって電源電圧変動および温度変
動に対して雑音および帯域を安定化させるには、トラン
ジスタＱ１のコレクタ電流工。・を安定化させる必要が
ある。
本発明は上述のような従来技術の問題であった電源電圧
変動および温度変動に対して雑音および帯域が変化する
ことによる問題を解決する並列帰還形増幅回路を提供す
ることを目的とする。
変動および温度変動に対して雑音および帯域が変化する
ことによる問題を解決する並列帰還形増幅回路を提供す
ることを目的とする。
本発明は、エミッタが第１の電源に電気的に接続された
！１のトランジスタと、この第１のトランジスタのベー
スに電気的に接続された入力端子と、一端が前記第１の
トランジスタのコレクタに電気的に接続された第１の抵
抗素子と、第１のトランジスタのコレクタにベースが電
気的に接続された第２のトランジスタと、一端が第２の
トランジスタのエミッタに接続され他端が第１の電源に
電気的に接続された第２の抵抗素子と、一端が第２のト
ランジスタのエミッタ＃Ｃｔ気的に接続され、他端が第
１のトランジスタのベースに電気的に接続された第３の
抵抗素子と、第１の抵抗素子の他端にエミッタが電気的
に接続されｔｌｃ２の電源にコレクタが電気的に接続さ
れた第３のトランジスタと、第１乃至第３の端子を有し
、第１の端子が第１の電源に電気的に接続され、第２の
端子が第３のトランジスタのベースに電気的に接続され
、第３の端子が前記第２の電源に接続され、前記第１の
抵抗素子の両端における電位差の前記第１若しくは第２
の電源電圧の変動又は温度変動による変動を減少させる
バイアス回路とを具備する並列帰還形増幅回路を提供す
るものである。
！１のトランジスタと、この第１のトランジスタのベー
スに電気的に接続された入力端子と、一端が前記第１の
トランジスタのコレクタに電気的に接続された第１の抵
抗素子と、第１のトランジスタのコレクタにベースが電
気的に接続された第２のトランジスタと、一端が第２の
トランジスタのエミッタに接続され他端が第１の電源に
電気的に接続された第２の抵抗素子と、一端が第２のト
ランジスタのエミッタ＃Ｃｔ気的に接続され、他端が第
１のトランジスタのベースに電気的に接続された第３の
抵抗素子と、第１の抵抗素子の他端にエミッタが電気的
に接続されｔｌｃ２の電源にコレクタが電気的に接続さ
れた第３のトランジスタと、第１乃至第３の端子を有し
、第１の端子が第１の電源に電気的に接続され、第２の
端子が第３のトランジスタのベースに電気的に接続され
、第３の端子が前記第２の電源に接続され、前記第１の
抵抗素子の両端における電位差の前記第１若しくは第２
の電源電圧の変動又は温度変動による変動を減少させる
バイアス回路とを具備する並列帰還形増幅回路を提供す
るものである。
〔発明の効果〕
本発明により、光通信受信部前置増幅回路等に用いられ
ている、並列帰還形増幅回路において、電源電圧変動及
び温度変動に対して入力素子に流れる電流の変化を少な
くすることができる。このことは、並列帰還形増幅回路
の帯域雑音が上記電流に依存していることから、これら
帯域、雑音特性の電源電圧変動および温度変動に対して
安定化が可能となり、また光通信における受信系として
は、回路系の安定化、符号誤り率の安定化が得られる。
ている、並列帰還形増幅回路において、電源電圧変動及
び温度変動に対して入力素子に流れる電流の変化を少な
くすることができる。このことは、並列帰還形増幅回路
の帯域雑音が上記電流に依存していることから、これら
帯域、雑音特性の電源電圧変動および温度変動に対して
安定化が可能となり、また光通信における受信系として
は、回路系の安定化、符号誤り率の安定化が得られる。
以下本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例を示す図である。すなワチ、
第１のトランジスタＱｌ（２）のエミッタが第１の電源
Ｖｗｗ （４）に、ベースが入力端子（６）に接続され
ており、さらにこの第１のトランジスタＱｌ（２＞のコ
レクタは第１の抵抗素子Ｒ８（８）の一端に接続されて
いる。また、第１のトランジスタＱ １ （２＋のコレ
クタに第２のトランジスタＱ３ＣＩＩのベースが接続さ
れ−ｐｖクタが第２の電源ｖｃｃに接続されており、第
２の抵抗素子Ｒｘ（１７Ｊの一端が第２のトランジスタ
Ｑａ（１１のエミッタに、他端が第１の電源Ｖｍｘ （
４）に接続されている。また第３の抵抗素子Ｒｆ（１４
の一端が第２のトランジスタＱａ（１１のエミッタに、
他端が第１のトランジスタＱｌ（２＋のベースに接続さ
れており、第３のトランジスタＱ４Ｈのエミッタが第１
の抵抗素子Ｒ，（８）の他端にコレクタが第２の電源ｖ
ｃｃ（１穆に接続されている。本実施例ではさらに３端
子を有するバイアス回路（至）を有しており、この３端
子の各端子はそれぞれ第１の電源ＶＫＩＣ（４） ｓ第
３のトランジスタＱ４（１６ｉ１のベース、第２の電源
”ｃｃ（１８に接続されている。このバイアス回路翰は
具体的には。
第１のトランジスタＱｌ（２）のエミッタが第１の電源
Ｖｗｗ （４）に、ベースが入力端子（６）に接続され
ており、さらにこの第１のトランジスタＱｌ（２＞のコ
レクタは第１の抵抗素子Ｒ８（８）の一端に接続されて
いる。また、第１のトランジスタＱ １ （２＋のコレ
クタに第２のトランジスタＱ３ＣＩＩのベースが接続さ
れ−ｐｖクタが第２の電源ｖｃｃに接続されており、第
２の抵抗素子Ｒｘ（１７Ｊの一端が第２のトランジスタ
Ｑａ（１１のエミッタに、他端が第１の電源Ｖｍｘ （
４）に接続されている。また第３の抵抗素子Ｒｆ（１４
の一端が第２のトランジスタＱａ（１１のエミッタに、
他端が第１のトランジスタＱｌ（２＋のベースに接続さ
れており、第３のトランジスタＱ４Ｈのエミッタが第１
の抵抗素子Ｒ，（８）の他端にコレクタが第２の電源ｖ
ｃｃ（１穆に接続されている。本実施例ではさらに３端
子を有するバイアス回路（至）を有しており、この３端
子の各端子はそれぞれ第１の電源ＶＫＩＣ（４） ｓ第
３のトランジスタＱ４（１６ｉ１のベース、第２の電源
”ｃｃ（１８に接続されている。このバイアス回路翰は
具体的には。
例えば抵抗素子Ｒ２（２つ（抵抗Ｒ２）と直列に接続さ
れた４個のダイオード１２４）からなり、ダイオード群
Ｉ２４）のカソード側が第１の電源Ｖｍｚ （４）に、
アノード側が第３のトランジスタＱ４α０のベース及び
抵抗Ｒ２（７２の一端に接続されている。この抵抗Ｒ２
＠の他端は第２の電源Ｖｃｃａｇに接続されている。
れた４個のダイオード１２４）からなり、ダイオード群
Ｉ２４）のカソード側が第１の電源Ｖｍｚ （４）に、
アノード側が第３のトランジスタＱ４α０のベース及び
抵抗Ｒ２（７２の一端に接続されている。この抵抗Ｒ２
＠の他端は第２の電源Ｖｃｃａｇに接続されている。
以上が回路構成であるが、ここでダイオード群＠の各ダ
イオード及びその他のトランジスタのベース・エミッタ
間の接合電位は略等しいのでこれをＶＢ］！！とすると
、第３のトランジスタＱ４σＱのエミッタの直流電位は
。
イオード及びその他のトランジスタのベース・エミッタ
間の接合電位は略等しいのでこれをＶＢ］！！とすると
、第３のトランジスタＱ４σＱのエミッタの直流電位は
。
一’Ｉｚｙｒ ＋ ３ＶＢｚ
第２トランジスタＱ３α〔のベースの直流電位は。
抵抗Ｒ１の電位差がＶＢＦｉで近似できる場合（以下こ
とではこの近似にもとづく） Ｖｚｍ ＋ ２ＶＢｚ となる。よって第１のトランジスタＱ １（２）のコレ
クタ電流Ｉｃは第１の抵抗素子Ｒｃ（８）の抵抗をＲｅ
とすＢＩＩＩ ｃ となる。すなわち、この実施例で示す並列帰還形増幅回
路では、上記バイアス回路（至）を設けることにより第
１の抵抗素子Ｒｃｔ８）の両端における電位差を常にＶ
ＢＫとし電源電圧や温度の変動によるコレクタ寛流工。
とではこの近似にもとづく） Ｖｚｍ ＋ ２ＶＢｚ となる。よって第１のトランジスタＱ １（２）のコレ
クタ電流Ｉｃは第１の抵抗素子Ｒｃ（８）の抵抗をＲｅ
とすＢＩＩＩ ｃ となる。すなわち、この実施例で示す並列帰還形増幅回
路では、上記バイアス回路（至）を設けることにより第
１の抵抗素子Ｒｃｔ８）の両端における電位差を常にＶ
ＢＫとし電源電圧や温度の変動によるコレクタ寛流工。
の変動を防止し雑音及び帯域の安定化を図って−るので
ある。
ある。
次に本発明の第２の実施例を第２図を参照して説明する
。この第２の実施例は、第１図の回路においてトランジ
スタ（ｈ（２）のコレクタにトランジスタＱｚ＠のエミ
ッタが接続され、このトランジスタＱ２＠のコレクタが
抵抗素子Ｒｅ（８）の一端と、トランジスタＱ３ （Ｉ
Ｉのベースに接続され、トランジスタＱ２＠のベースは
抵抗素子Ｒ７＠を介して電源ＶＢｍ（４）に接続される
とともに抵抗素子Ｒ６（至）を介して電源ｖｃｃａ８に
接続されている。
。この第２の実施例は、第１図の回路においてトランジ
スタ（ｈ（２）のコレクタにトランジスタＱｚ＠のエミ
ッタが接続され、このトランジスタＱ２＠のコレクタが
抵抗素子Ｒｅ（８）の一端と、トランジスタＱ３ （Ｉ
Ｉのベースに接続され、トランジスタＱ２＠のベースは
抵抗素子Ｒ７＠を介して電源ＶＢｍ（４）に接続される
とともに抵抗素子Ｒ６（至）を介して電源ｖｃｃａ８に
接続されている。
また、トランジスタＱ３のエミッタはｎ個のダイオード
ＤｎＧＳ６を介して第２の抵抗素子Ｒ１α２及び第３の
抵抗素子Ｒ４（１４１に接続されている。
ＤｎＧＳ６を介して第２の抵抗素子Ｒ１α２及び第３の
抵抗素子Ｒ４（１４１に接続されている。
さらにダイオード群ｃ！４はｎ＋４個のダイオードＤｎ
＋ ４ （３４）となっている。第１図で説明したとお
り全てのダイオード及びトランジスタのベース・エミッ
タ間の接合電位をＶＢｌｅとすると、トランジスタＱ４
（ｌｆ９のエミッタノ直流電位はＶｚＨ＋ （ｎ ＋３
）ＶＢＫＩトランジスタＱ３α〔のベースの直流電位
はＶｚｍ ＋ （ｎ＋ ２ ）ＶＢＩＣとなる、よって
トランジスタＱｔ（２）のコレクタ電流工。は１次のよ
うになる。
＋ ４ （３４）となっている。第１図で説明したとお
り全てのダイオード及びトランジスタのベース・エミッ
タ間の接合電位をＶＢｌｅとすると、トランジスタＱ４
（ｌｆ９のエミッタノ直流電位はＶｚＨ＋ （ｎ ＋３
）ＶＢＫＩトランジスタＱ３α〔のベースの直流電位
はＶｚｍ ＋ （ｎ＋ ２ ）ＶＢＩＣとなる、よって
トランジスタＱｔ（２）のコレクタ電流工。は１次のよ
うになる。
よってコレクタ電流工。は（３）式と比べて改善されて
いるととＫなり、電源電圧変動および温度変動に対して
、雑音および帯域の安定性は増す。
いるととＫなり、電源電圧変動および温度変動に対して
、雑音および帯域の安定性は増す。
第３図に第３の実施例を示す。このｆａ３の実施例は、
第２図の回路においてｎ＋４個のダイオードＤｎ＋４Ｃ
３４）が、ｎ＋３個のダイオードＤ１＋３弼となり、こ
のダイオード群（至）のカソード側はトランジスタＱ５
（至）のベースに接続されるとともに抵抗素子Ｒ４（４
Ｑを介して電源Ｖｍｍ （４）に接続されている。トラ
ンジスタＱ５（至）のコレクタはトランジスタＱ４αＱ
のベースに接続され、エミッタは電源Ｖｉｃｍ （４）
に接続されている。
第２図の回路においてｎ＋４個のダイオードＤｎ＋４Ｃ
３４）が、ｎ＋３個のダイオードＤ１＋３弼となり、こ
のダイオード群（至）のカソード側はトランジスタＱ５
（至）のベースに接続されるとともに抵抗素子Ｒ４（４
Ｑを介して電源Ｖｍｍ （４）に接続されている。トラ
ンジスタＱ５（至）のコレクタはトランジスタＱ４αＱ
のベースに接続され、エミッタは電源Ｖｉｃｍ （４）
に接続されている。
ここで、先ず第２図においてダイオード群Ｄｎ＋４（ロ
）を流れる電流工。＋４はβ）１（βはトランジスタの
電流増幅率）として、上記Ｑ４のベース電流を無視する
と（５）式のように表わされる。
）を流れる電流工。＋４はβ）１（βはトランジスタの
電流増幅率）として、上記Ｑ４のベース電流を無視する
と（５）式のように表わされる。
またｖＢＭは（６）式のように表わされる。
但し、ｑ：電子の電荷、ｋ：ボルツマン定数。
■、：逆方向飽和電流、Ｔ：絶対温度、さらにダイオー
ド群Ｄｎを流れる電流工。は（７）式のように表わされ
る。
ド群Ｄｎを流れる電流工。は（７）式のように表わされ
る。
今、電源電圧変動が生じた時（５）式から電流工。＋４
が変化し、その結果、（６）式からＶＢＩＣが変化しト
ランジスタＱ４のエミッタの直流電位は、トランジスタ
Ｑ３のベース直流電位に比べ大きく変化し、電流工。は
変化する。
が変化し、その結果、（６）式からＶＢＩＣが変化しト
ランジスタＱ４のエミッタの直流電位は、トランジスタ
Ｑ３のベース直流電位に比べ大きく変化し、電流工。は
変化する。
′成源電圧の変動分をΔｖ１電流Ｉｎ＋４の変動分をΔ
Ｉｎ＋４とする時（５）式から、（８）式のような関係
になる。
Ｉｎ＋４とする時（５）式から、（８）式のような関係
になる。
よって、ダイオード群Ｄｆｉ＋４における電位降下の変
化ΔＤｆｉ＋４は となる。
化ΔＤｆｉ＋４は となる。
さて第３図のごとくトランジスタＱ５を接続すると、ダ
イオード群Ｄｎ＋３を流れる電流■□＋３は、トランジ
スタＱ５のベース、エミッタ間の接合電位をｖＢ１！！
ｓとするとα１式のように表わされる。
イオード群Ｄｎ＋３を流れる電流■□＋３は、トランジ
スタＱ５のベース、エミッタ間の接合電位をｖＢ１！！
ｓとするとα１式のように表わされる。
ＶＢｌ１５ ： ） ５ンジスタＱｓのベース・エミッ
タ間電位 またトランジスタＱ５を流れる電流工５は上記Ｑ４のべ
〜ス１！流を無視すると００式のように表わされる。
タ間電位 またトランジスタＱ５を流れる電流工５は上記Ｑ４のべ
〜ス１！流を無視すると００式のように表わされる。
・・・・・・・・・ａυ
今、ｉＩｃＩｃ圧電圧動分をΔｖ、電流工５の変動分を
ΔＩ５とすると よって、工。＋３の変化Δ工。＋３は０ｅ式からとなる
。よってダイオード群Ｄｆｉ＋３における電位降下の変
化分ΔＤｆｉ＋３は となり、（９）式と比べてみる’、、１４１式は第２項
に１／Ｒ４Ω項がかかっているためにΔＤｎ＋３は小さ
くなる。以上から電源電圧変動および温度変動に対して
電流ＩＣの変化は第２図の回路構成より少なく、よって
雑音および帯域の安定性は増す。
ΔＩ５とすると よって、工。＋３の変化Δ工。＋３は０ｅ式からとなる
。よってダイオード群Ｄｆｉ＋３における電位降下の変
化分ΔＤｆｉ＋３は となり、（９）式と比べてみる’、、１４１式は第２項
に１／Ｒ４Ω項がかかっているためにΔＤｎ＋３は小さ
くなる。以上から電源電圧変動および温度変動に対して
電流ＩＣの変化は第２図の回路構成より少なく、よって
雑音および帯域の安定性は増す。
第４図に他の実施例を示す。
この第４図の回路は第３図におけるダイオード群（至）
のダイオード１個を減らしてダイオード群Ｉ）ｎ＋２
＋４２とし、抵抗素子Ｒｓ（４４１を付加したものであ
る。
のダイオード１個を減らしてダイオード群Ｉ）ｎ＋２
＋４２とし、抵抗素子Ｒｓ（４４１を付加したものであ
る。
この時電流工。はα９式のように表わされる。
第５図に他の実施例を示す。この回路は第２図に示す回
路においてトランジスタＱ４１５１のベースと電源Ｖｃ
ｃａＳ間に定電流Ｘ （４８を設け、トランジスタＱ４
αｅのベース電位を作るものであり、また、ダイオード
群（財）のダイオードを１個減らしてダイオード群（至
）としさらに抵抗素子Ｒａ（４ｇｌを付加したものであ
る。
路においてトランジスタＱ４１５１のベースと電源Ｖｃ
ｃａＳ間に定電流Ｘ （４８を設け、トランジスタＱ４
αｅのベース電位を作るものであり、また、ダイオード
群（財）のダイオードを１個減らしてダイオード群（至
）としさらに抵抗素子Ｒａ（４ｇｌを付加したものであ
る。
今、定電流源Ｘ（４ｅの電流値を工とすると、電流工。
は０１式のようになる。
この電流値工が電源電圧変動および温度変動に対して変
化せずかつ抵抗Ｒａ（４８およびＲｃ（ｓ）の温度に対
する変化が無視できるならば電流工。は−変化され、回
路の雑音および帯域も今までの例のなかでもっとも安定
化される。
化せずかつ抵抗Ｒａ（４８およびＲｃ（ｓ）の温度に対
する変化が無視できるならば電流工。は−変化され、回
路の雑音および帯域も今までの例のなかでもっとも安定
化される。
第６図の回路は第２図の回路のトランジスタＱｌ（２）
のエミッタにｍ値（ｍ≧０なる整数）のダイオード群Ｄ
ｍ（至）の７ノードを接続し、上記Ｑ３αＶエミッタに
抵抗素子Ｒ５６Ｓ５． ）ランジスタＴ２５４）から
なり（ｎ−ｍ）ＶＢＩｅなる量（ｎ≧０なる整数、■Ｂ
！＋は順方向にバイアスされたｐｍ接合の場合電位）の
レベルシフトを行うエミッタフォロウおよびダイオード
群Ｔｓ６Ｇで構成されるレベルシフト回路Ｉ）ｎ−ｍ
ｎの入力を接続し、第２図と同様な動作を行わせること
ができる。
のエミッタにｍ値（ｍ≧０なる整数）のダイオード群Ｄ
ｍ（至）の７ノードを接続し、上記Ｑ３αＶエミッタに
抵抗素子Ｒ５６Ｓ５． ）ランジスタＴ２５４）から
なり（ｎ−ｍ）ＶＢＩｅなる量（ｎ≧０なる整数、■Ｂ
！＋は順方向にバイアスされたｐｍ接合の場合電位）の
レベルシフトを行うエミッタフォロウおよびダイオード
群Ｔｓ６Ｇで構成されるレベルシフト回路Ｉ）ｎ−ｍ
ｎの入力を接続し、第２図と同様な動作を行わせること
ができる。
第７図の回路は第６図の回路に第３図で示すトランジス
タＱ５（至）及び抵抗素子Ｒ４（４Ｑを付加し第３図
゛の回路と同様な動作を行う。
タＱ５（至）及び抵抗素子Ｒ４（４Ｑを付加し第３図
゛の回路と同様な動作を行う。
第８図の回路は第７図の回路において第４図で示す如く
ダイオード群Ｄｙ１＋３（至）のダイオードを１個減ら
してダイオード群Ｄｎ＋ｚ（４２とし、抵抗素子Ｒ５（
ロ）を付加したもので、第４図の回路と同様の動作を行
う。
ダイオード群Ｄｙ１＋３（至）のダイオードを１個減ら
してダイオード群Ｄｎ＋ｚ（４２とし、抵抗素子Ｒ５（
ロ）を付加したもので、第４図の回路と同様の動作を行
う。
第９図の回路は第６図の回路においてダイオード群ＤＨ
＋４Ｇ４］をダイオード群Ｄ１＋３０Ｅｉとし、第５図
で示す如く定電流源Ｘ（４のと抵抗素子Ｒ３（４８を付
加したもので、第５図の回路と同様の動作を行う。
＋４Ｇ４］をダイオード群Ｄ１＋３０Ｅｉとし、第５図
で示す如く定電流源Ｘ（４のと抵抗素子Ｒ３（４８を付
加したもので、第５図の回路と同様の動作を行う。
第１０図の回路は、第６図の回路においてトランクＸ
Ｉ’ Ｑｌ（２）（Ｄ ヘ−：Ｘ １７ｃ ｓ ｊ
ＶＢＫ （ｊ≧ｏａる整数）なる量のレベルシフトを行
うためのトランジスタＱｊ（６Ｉに・・斗うンジスタＴ
４６３からなるエミッタフナロワ、ダイオード群Ｔ６（
財）及び抵抗、素子Ｒｚｔ６ｅ、Ｒ１２ｔ６ａで構成さ
れるレベルシフト回路Ｄｊσ〔の出力が接続され、また
トランジスタＱ３ＣＩＩのエミッタには第６図と同様に
（ｎ−ｍ−ｊ ）ＶＢＫなるレベルシフトを行う回路Ｄ
ｎ−ｍ−ｊσ２の入力が接続され、上記Ｄｎ−ｍ−ｊσ
りの出力と上記ＤＪ（７■の入力トラ２ジスタＱｊ−の
ベース間に抵抗Ｒｆ（１４１を接続し、第２図、第６図
と同様な動作を行う。
Ｉ’ Ｑｌ（２）（Ｄ ヘ−：Ｘ １７ｃ ｓ ｊ
ＶＢＫ （ｊ≧ｏａる整数）なる量のレベルシフトを行
うためのトランジスタＱｊ（６Ｉに・・斗うンジスタＴ
４６３からなるエミッタフナロワ、ダイオード群Ｔ６（
財）及び抵抗、素子Ｒｚｔ６ｅ、Ｒ１２ｔ６ａで構成さ
れるレベルシフト回路Ｄｊσ〔の出力が接続され、また
トランジスタＱ３ＣＩＩのエミッタには第６図と同様に
（ｎ−ｍ−ｊ ）ＶＢＫなるレベルシフトを行う回路Ｄ
ｎ−ｍ−ｊσ２の入力が接続され、上記Ｄｎ−ｍ−ｊσ
りの出力と上記ＤＪ（７■の入力トラ２ジスタＱｊ−の
ベース間に抵抗Ｒｆ（１４１を接続し、第２図、第６図
と同様な動作を行う。
第１１図の回路は第１０図の回路において第３図、第７
図で示す如くトランジスタＱｓＣ３８）及び抵抗素子Ｒ
４ＧＩＱを付加し第３図の回路と同様な動作を行う。
図で示す如くトランジスタＱｓＣ３８）及び抵抗素子Ｒ
４ＧＩＱを付加し第３図の回路と同様な動作を行う。
第１２図の回路は第１１図の回路において第４図、第８
図で示す如くダイオード群ＤＨ＋３０３６１のダイオー
ドを１個減らしてダイオード群Ｄｎ＋ｚ（４３とし。
図で示す如くダイオード群ＤＨ＋３０３６１のダイオー
ドを１個減らしてダイオード群Ｄｎ＋ｚ（４３とし。
抵抗素子Ｒｓｔ４４１を付加したもので、第４図、第８
図と同様な動作を行う。
図と同様な動作を行う。
第１３図の回路は第１０図の回路において第５図で示す
如くトランジスタＱ４αｅのベースと電源ｖｃｃ（１８
１間に定電流源Ｘ（４１１９を設けてトランジスタＱ４
（Ｌ（９のベース電位を作り、さらにダイオード群（ロ
）のダイオードを１個減らしてダイオード群間として抵
抗素子Ｒ３（４１６を付加したものであり、第５図と同
様な動作を行う。
如くトランジスタＱ４αｅのベースと電源ｖｃｃ（１８
１間に定電流源Ｘ（４１１９を設けてトランジスタＱ４
（Ｌ（９のベース電位を作り、さらにダイオード群（ロ
）のダイオードを１個減らしてダイオード群間として抵
抗素子Ｒ３（４１６を付加したものであり、第５図と同
様な動作を行う。
第１４図の回路は、第６図においてＮＰＮ ）ランジス
タをＰＮＰ ）ランジスタにおきかえたもので第６図に
示す回路と同様な動作を行う。
タをＰＮＰ ）ランジスタにおきかえたもので第６図に
示す回路と同様な動作を行う。
第１５図の回路は第７図においてＮＰＮ トランジスタ
を府トランジスタにおきかえたもので第７ｍで示す回路
と同様な動作を行う。
を府トランジスタにおきかえたもので第７ｍで示す回路
と同様な動作を行う。
第１６図の回路は第８図においてＮＰＮトランジスタを
ＰＮＰ ）ランジスタにおきかえたもので第８図で示す
回路と同様な動作を行う。
ＰＮＰ ）ランジスタにおきかえたもので第８図で示す
回路と同様な動作を行う。
第、１７図の回路は第９図において跡トランジスタをＰ
ＮＰトランジスタにおきかえたもので第９図と同様な動
作を行う、その他の実施例を示す回路図。
ＮＰトランジスタにおきかえたもので第９図と同様な動
作を行う、その他の実施例を示す回路図。
第１８図の回路は第１０図においてＮＰＮ ）ランジス
タをＲｅトランジスタにおきかえたもので第１０図の回
路と同様な動作を行う。
タをＲｅトランジスタにおきかえたもので第１０図の回
路と同様な動作を行う。
第１９図の回路は、第１１図において跡トランジスタｔ
−ＰＮＰ）ランジスタにおきかえたもので第１１図と同
様な動作を行う。
−ＰＮＰ）ランジスタにおきかえたもので第１１図と同
様な動作を行う。
第２０図の回路は、第１２図においてＮＰＮ ）ランジ
スタをＰＮＰ ）ランジスタにおきかえたもので第１２
図の回路と同様な動作を行う。
スタをＰＮＰ ）ランジスタにおきかえたもので第１２
図の回路と同様な動作を行う。
８２１図の回路は、第１３図においてＮＰＮ ）ランジ
スタをＰＮＰ ）ランジスタにおきかえたもので第１３
図の回路と同様な動作を行う。
スタをＰＮＰ ）ランジスタにおきかえたもので第１３
図の回路と同様な動作を行う。
第１図は本発明の一実施例を示す回路図、第２図乃至第
２１図は本発明の他の実施例を示す回路図、第２２図は
従来例を示す回路図、第２３図はｔａ２２図に示す並列
帰還形増幅回路の周波数特性における開回路および閉回
路の利得の関係を示す図である。 ８．１２．１４，２２．２８，３０，４０，４４，４８
，５２，６６゜６８ 、Ｒ１ｅ’Ｅｔ２１Ｒ３＊Ｒ４１
Ｒ５１Ｒ６１Ｒ７ｅＲ８＋Ｒ９＊Ｒ１１ｓＲｔｚｓＲ６
＊ＲｆｙＲｚｏＲＲ３ｏｊＲ４ｏ＊Ｒｓｏ＋ＲｓｏｅＲ
７ｏ＋ＲｓｏＪＲ９゜ＲＩＩＯ・Ｒｔｚｏ＊Ｒｔｏ＋Ｒ
ｆＯ°°°゛°°抵抗２１１０１１６．２６，３８１５
４，６０，６２．Ｑ１１Ｑ２＃Ｑ３ｔＱ４＃ＱｓｓＴ２
ｓＴ４ ｓＱＪ 、Ｑｘ Ｏ＋Ｑ２０ ＋Ｑ３０穿Ｑ
４０ ＊Ｑｓ Ｏ＋Ｔ２０ ｙＴ４０ ｓＱＪ Ｏ”。 ・・・・・・トランジスタ ２４ ｙ ｄ ２ ＠ ３４ ｅ ３６ ｇ ４２１５
０ ｇ ５６ ＃ ６４ ＠ Ｔ ５ ＋ Ｔ６ ＋
Ｄｍ＋Ｄｎ＋ ２ ＋Ｄｎ＋３ ＋Ｄｎ＋４ ＋Ｄｎ＋
Ｔ５０１Ｔ６０ ＝−整数個、直列に接続されたダイオ
ード群 ４ 、１８ 、 Ｖｃｃ、Ｖ、Ｅ・・・・・・電源４６
、Ｘ、Ｙ・・・・・・定電流源 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図 第１８図 第１４図 第１５図 第１６図 第１７図 第１８図 第１９図 第２０図 第２１図 第２２図
２１図は本発明の他の実施例を示す回路図、第２２図は
従来例を示す回路図、第２３図はｔａ２２図に示す並列
帰還形増幅回路の周波数特性における開回路および閉回
路の利得の関係を示す図である。 ８．１２．１４，２２．２８，３０，４０，４４，４８
，５２，６６゜６８ 、Ｒ１ｅ’Ｅｔ２１Ｒ３＊Ｒ４１
Ｒ５１Ｒ６１Ｒ７ｅＲ８＋Ｒ９＊Ｒ１１ｓＲｔｚｓＲ６
＊ＲｆｙＲｚｏＲＲ３ｏｊＲ４ｏ＊Ｒｓｏ＋ＲｓｏｅＲ
７ｏ＋ＲｓｏＪＲ９゜ＲＩＩＯ・Ｒｔｚｏ＊Ｒｔｏ＋Ｒ
ｆＯ°°°゛°°抵抗２１１０１１６．２６，３８１５
４，６０，６２．Ｑ１１Ｑ２＃Ｑ３ｔＱ４＃ＱｓｓＴ２
ｓＴ４ ｓＱＪ 、Ｑｘ Ｏ＋Ｑ２０ ＋Ｑ３０穿Ｑ
４０ ＊Ｑｓ Ｏ＋Ｔ２０ ｙＴ４０ ｓＱＪ Ｏ”。 ・・・・・・トランジスタ ２４ ｙ ｄ ２ ＠ ３４ ｅ ３６ ｇ ４２１５
０ ｇ ５６ ＃ ６４ ＠ Ｔ ５ ＋ Ｔ６ ＋
Ｄｍ＋Ｄｎ＋ ２ ＋Ｄｎ＋３ ＋Ｄｎ＋４ ＋Ｄｎ＋
Ｔ５０１Ｔ６０ ＝−整数個、直列に接続されたダイオ
ード群 ４ 、１８ 、 Ｖｃｃ、Ｖ、Ｅ・・・・・・電源４６
、Ｘ、Ｙ・・・・・・定電流源 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図 第１８図 第１４図 第１５図 第１６図 第１７図 第１８図 第１９図 第２０図 第２１図 第２２図
Claims (8)
- （１）エミッタが第１の電源に電気的に接続された第１
のトランジスタと、この第１のトランジスタのベースに
電気的に接続された入力端子と、一端が前記第１のトラ
ンジスタのコレクタに電気的に接続された第１の抵抗素
子と、前記第１のトランジスタのコレクタにベースが電
気的に接続され第２の電源にコレクタが電気的に接続さ
れた第２のトランジスタと、一端が前記第２のトランジ
スタのエミッタに接続され他端が前記第１の電源に電気
的に接続された第２の抵抗素子と、一端が前記第２のト
ランジスタのエミッタに電気的に接続され他端が前記第
１のトランジスタのベースに電気的に接続された第３の
抵抗素子と、前記第１の抵抗素子の他端にエミッタが電
気的に接続され前記第２の電源にコレクタが電気的に接
続された第３のトランジスタと、第１乃至第３の端子を
有し、第１の端子が前記第１の電源に電気的に接続され
、第２の端子が前記第３のトランジスタのベースに電気
的に接続され、第３の端子が前記第２の電源に接続され
、前記第１の抵抗素子の両端における電位差の前記第１
若しくは第２の電源電圧の変動又は温度変動による変動
を減少させるバイアス回路とを具備することを特徴とす
る並列帰還形増幅回路。 - （２）第１のトランジスタのコレクタに第４のトランジ
スタのエミッタが電気的に接続され、この第４のトラン
ジスタのコレクタが前記第１の抵抗素子の一端及び前記
第２のトランジスタのベースに電気的に接続され、前記
第４のトランジスタのベースは第４の抵抗素子を介して
前記第１の電源に電気的に接続されるとともに第５の抵
抗素子を介して前記第２の電源に電気的に接続され、前
記第２のトランジスタのエミッタは複数個のダイオード
が電気的に直列接続された第１のダイオード群を介して
前記第２及び第３の抵抗素子の各一端に電気的に接続さ
れていることを特徴とする特許請求の範囲第１項記載の
並列帰還形増幅回路。 - （３）第１のトランジスタのエミッタは、複数個のダイ
オードが電気的に直列接続された第２のダイオード群を
介して第１の電源に電気的に接続され、前記第２のトラ
ンジスタのエミッタには、エミッタホロワ回路及び複数
個のダイオードが電気的に直列接続された第３のダイオ
ード群が電気的に接続されていることを特徴とする特許
請求の範囲第１項記載の並列帰還形増幅回路。 - （４）第１のトランジスタのベースには、エミッタホロ
ワ回路及び複数個のダイオードが電気的に直列接続され
た第４のダイオード群が電気的に接続されていることを
特徴とする特許請求の範囲第１項記載の並列帰還形増幅
回路。 - （５）バイアス回路は、前記第１の端子と前記第２の端
子との間に複数個のダイオードが電気的に直列接続され
た第５のダイオード群が電気的に接続され、前記第２の
端子と前記第３の端子との間に第６の抵抗素子が電気的
に接続されていることを特徴とする特許請求の範囲第２
項乃至第４項記載の並列帰還形増幅回路。 - （６）バイアス回路は、前記第１の端子には第５のトラ
ンジスタのエミッタとともに第７の抵抗素子を介して複
数個のダイオードが電気的に直列接続された第６のダイ
オード群の一端が電気的に接続され、前記第５のトラン
ジスタのベースが前記第６のダイオード群の一端に電気
的に接続されており、前記第２の端子には前記第５のト
ランジスタのコレクタとともに前記第６のダイオード群
の他端が電気的に接続され、前記第３の端子には第６の
抵抗素子を介して前記第６のダイオード群の他端が電気
的に接続されていることを特徴とする特許請求の範囲第
２項乃至第４項記載の並列帰還形増幅回路。 - （７）バイアス回路は、前記第１の端子には第５のトラ
ンジスタのエミッタとともに第７の抵抗素子を介して複
数個のダイオードが電気的に直列接続された第７のダイ
オード群の一端が電気的に接続され、前記第５のトラン
ジスタのベースが前記第７のダイオード群の一端に電気
的に接続されており、前記第２の端子には前記第５のト
ランジスタのコレクタとともに第８の抵抗素子の一端に
電気的に接続され、この第８の抵抗素子の他端は前記第
７のダイオード群の他端に電気的に接続されており、前
記第３の端子には第６の抵抗素子を介して前記第８の抵
抗素子の一端とともに前記第２の端子に電気的に接続さ
れていることを特徴とする特許請求の範囲第２項乃至第
４項記載の並列帰還形増幅回路。 - （８）バイアス回路は、前記第１の端子には複数個のダ
イオードが電気的に直列接続された第６のダイオード群
の一端に電気的に接続され、前記第２の端子には定電流
源の一端とともに第９の抵抗素子を介して前記第６のダ
イオード群の他端に電気的に接続され、前記第３の端子
には前記定電流源の他端に電気的に接続されていること
を特徴とする特許請求の範囲第２項乃至第４項記載の並
列帰還形増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140517A JPH0770930B2 (ja) | 1985-06-28 | 1985-06-28 | 並列帰環形増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140517A JPH0770930B2 (ja) | 1985-06-28 | 1985-06-28 | 並列帰環形増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622706A true JPS622706A (ja) | 1987-01-08 |
| JPH0770930B2 JPH0770930B2 (ja) | 1995-07-31 |
Family
ID=15270494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60140517A Expired - Lifetime JPH0770930B2 (ja) | 1985-06-28 | 1985-06-28 | 並列帰環形増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770930B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263905A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | 前置増幅器 |
| US6054774A (en) * | 1994-03-22 | 2000-04-25 | Kabushiki Kaisha Toshiba | Thin type semiconductor package |
| US6166431A (en) * | 1995-08-25 | 2000-12-26 | Kabushiki Kaisha Tishiba | Semiconductor device with a thickness of 1 MM or less |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827213A (ja) * | 1981-08-12 | 1983-02-17 | Matsushita Electric Works Ltd | 温度補償回路 |
| JPS58171106A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | 温度補償回路 |
| JPS6035812A (ja) * | 1983-08-06 | 1985-02-23 | Fujitsu Ltd | 温度補償回路 |
-
1985
- 1985-06-28 JP JP60140517A patent/JPH0770930B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827213A (ja) * | 1981-08-12 | 1983-02-17 | Matsushita Electric Works Ltd | 温度補償回路 |
| JPS58171106A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | 温度補償回路 |
| JPS6035812A (ja) * | 1983-08-06 | 1985-02-23 | Fujitsu Ltd | 温度補償回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263905A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | 前置増幅器 |
| US6054774A (en) * | 1994-03-22 | 2000-04-25 | Kabushiki Kaisha Toshiba | Thin type semiconductor package |
| US6166431A (en) * | 1995-08-25 | 2000-12-26 | Kabushiki Kaisha Tishiba | Semiconductor device with a thickness of 1 MM or less |
| US6333212B1 (en) | 1995-08-25 | 2001-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770930B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |