JPS63263905A - 前置増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信用受信器のフロントエンドに用いられる
並列帰還型増幅器に係り、特に単一電源動作が可能でモ
ノリシックＩＣ化に好適な前置増幅器に関する。

〔従来の技術〕

最近、通信の分野では、金属−半導体接触によって生じ
るショットキー障壁を利用したＧ　ａ　Ａ　ｓＭＥＳ電
界効果トランジスタ（ＦＥＴ）を用いた並列帰還型増幅
器の開発が行なわれている。一方システムからは、使い
易さの点で単一電源化が強く要求されている。ところが
、従来の並列帰還型増幅器では、一般に、ｒ　Ｇ　ａ　
Ａ　ｓモノリシック抵抗帰還増幅器の特性」、昭和５８
年度電子通信学会半導体・材料部門全国大会Ｎα２２６
に記載のように、２電源の回路形式となっていた。第２
図に、その回路例を示す。第２図において、Ｑｌ、Ｑ２
゜Ｑ３はＦ　Ｅ　Ｔ　、　ＲＬは負荷抵抗、ＲＦは帰還
抵抗とすると、利得（トランスインピーダンス）及び帯
域は、 ＢＷ＝Ａ／２πｃ、−Ｒｙ　　　　　・・・・・・（２
）で表わせる。ここでＡは開ループ利得、Ｚ、は入力イ
ンピーダンス、Ｃｉは入力容量であり、Ａ＝ｇｍ（Ｑｌ
）ＲＬで表わせる。従って、高利得、広帯域化のために
は、開ループ利得Ａを大きくする必要があり、そのため
にはＦＥＴＱＩの相互コンダクタンスＧｍ（Ｑｌ）を増
加させる必要がある。

従来回路では、これを実現するため、Ｑｌの閾電圧ｖｔ
ｈ□を低くし、電流工を増加させることによりこれを実
現させている。ちなみに、Ｑｌ、Ｑ２゜Ｑ３の閾電圧Ｖ
ｔｈ□、　Ｖｔｈ２−　Ｖｔｈ３ヲＩ　Ｖトすると、Ｑ
３が定電流源として働くためには、Ｑ３のドレイン・ソ
ース間電圧ｖ１が１Ｖ以上必要となるため、電流Ｉが流
れるＱｌのバイアス条件は下式のようになる。

０．６＞Ｖｓ＋＝Ｖｓｓｚ＋Ｖ１−Ｖｓｓ＋ｔ＞Ｖｔｈ
＝　　ＩＶｓｓｔ　　０　、４　＞　Ｖｓｓｚ＞　Ｖｓ
−＋ｔ　　２従来例においては、Ｖｓｓｔ　＝　−８Ｖ
　、　Ｖ１４２　＝　　９Ｖとして、Ｑｌのゲート・ソ
ース間電圧ＶＬｇｓ１＝Ｖ２＝ＯＶとし、閾電圧Ｖい、
＝−ＩＶに対し、正バイアスにして、電流工が流れるバ
イアス条件を得ている。このため、従来の回路形式では
必ず２電源必要となっていた。

〔発明が解決しようとする問題点〕

上記、従来の回路例において２電源をｖｓｓ□＝Ｖｇｇ
２とした場合には、第（３）式より明らかなように、Ｆ
ＥＴＱｌのゲート・リース間ショットキーダイオードが
順バイアスされるため、ＦＥＴが正常な動作をしなくな
るという問題があった。

本発明の目的は、単一電源動作が実現可能な、モノリシ
ックＩＣ化に適した並列帰還型前置増幅器を提供するこ
とにある。

〔問題点を解決するための手段〕

上記目的は、ゲートが、帰還抵抗によって、バイアスさ
れる入力段ＦＥＴ（Ｑｌ）のソース部と電源（Ｖｒｓｌ
）の間に、一定の電圧降下を生じさせるバイアス回路を
挿入することにより、達成される。

〔作用〕

第１図に本発明の原理図を示す。第１図において、Ｑｌ
、Ｑ２は、ＦＥＴ、Ｄ１〜Ｄｎ　（６）はレベルシフト
ダイオード、ＲＬは負荷抵抗、ＲＰは帰還抵抗とすると
、ｖｉｎ端子から入力された信号は、Ｑｌ、Ｒｔ、から
成る反転増幅器で増幅され電流供給回路３によって電流
供給されたソースフォロワＱ２及び出力段リースフォロ
ワＱ４から出力される。この時、信号はさらにレベルシ
フトダイオードＤ１〜Ｄｎ、帰還抵抗ＲＦを介して入力
ＦＥＴＱＩのゲートに負帰還されると共に入力ＦＥＴが
バイアスされる。ここで、入力ＦＥＴのソース部に挿入
されたバイアス回路は電流Ｉが１ｍＡ以上ではほぼ０．
５Ｖ以上の定電圧降下素子として働くものとし、この電
圧降下をＶＤとすると、第（３）式は、以下のようにな
る。

ＶＢＩ　＋ＶＤ　　０　、４　＞　Ｖｇｇ２＞　Ｖｓｓ
＋ｔ　−Ｖｔ　Ｖｔｈｌ例えばＶＤ＝ｏ、５ｖの場合に
は、■、、□＋０．１＞ｖｇｓ２〉ｖｌｌ−ｖ１＋ｖｔ
ｈ１となりＶ　ｇｓｔ　＝　Ｖ　ｓｓｓ＋　（７）場合
でもバイアス条件を満足できることになる。

即ち、バイアス回路の挿入によって、単一電源化を実現
することが可能となる。

〔実施例〕

以下、本発明の一実施例を第３図により説明する。第３
図は、第１図において、レベルシフトダイオードＤ１〜
Ｄｎを３個、バイアス回路を１個のダイオードＤＤ１で
、また、電流供給回路をＦＥＴＱ３で構成したものであ
る。閾電圧はＶｔｈ１＝Ｖｔｈ２＝Ｖｔｈ３＝　　０．
２Ｖ、ゲート幅Ｗ　ｇ　”１００　ｉｂ　ｍ　、ＲＬ＝
　２　ｋΩ、ＲＰ＝１．５にΩ、Ｖ　ｓｓｚ　＝　−５
Ｖである。ＦＥＴＱ３（７）ドレイン−ソース間を圧ｖ
１＝ＩＶの時にソースフォロワＱ２に２ｍＡの電流が流
れるようにした。また、この時のダイオードの電圧降下
は０．５５Ｖである。

従って、入力ＦＥＴＱＩのゲートバイアス電圧は、−５
，２＋１＝−４，２Ｖとなる。コノ時、Ｑ１１７）ソー
ス電圧は−５，２Ｖ＋０．５５Ｖ＝−４，６５■となり
、第（４）式を満たすことになる。ちなみにこの時第（
１）式において、開ループ利得Ａは、９倍でトランスイ
ンピーダンスＺｔ＝１．３５にΩ、また帯域は、３　Ｇ
　Ｈｚを達成できることになる。

第４図には、本発明の別の一実施例を示す。第４図は、
第３図において、バイアス回路をレベルシフトダイオー
ド２個（０Ｄ１．ＤＤ２）で構成したものである。さら
に開ループ利得Ａの高利得化を考えた場合には、Ｖｔｈ
をさらに低くすることが考えられる。例えば第３図の回
路形式では、入力ＦＥＴＱＩのゲート・ソース間電圧■
ｇ、１＝０．４５Ｖとなるため、例えば■ｔｌ、＝−０
．５■のＦＥＴを使用した場合には電流が数十ｍＡ流れ
、負荷抵抗による電圧降下が大きく、飽和を生じてしま
うことになる。従って、この場合には、ダイオードを２
個ＤＤＩ、ＤＤ２にすると、ｖｇｓ１＝＝−Ｏ，ＩＶと
なり、適正なバイアス条件が得られることになる。

第５図には本発明のさらに別の一実施例を示す。

第５図は、第３図において、電流供給回路Ｑ３の代わり
に抵抗Ｒ８を使用したものである。この場合にはＲｇを
適当に選ぶことによってＶｌ＜ＩＶ。

例えばＶ１＝０．５Ｖを得ることができ、この時入力Ｆ
ＥＴゲート電圧は−４，７ｖとなり、入力ＦＥＴＱＩソ
ー入部のダイオードＤＤ１　１個でも、Ｖｔ）、＝−０
，５■のＦＥＴを使用した場合にも、Ｖｇｇ１＝　　０
．０５Ｖの適正なバイアスが得られる。従ってＲ８の抵
抗値とダイオードＤ　Ｄ　ｎの個数を調整することによ
り、Ｖ、ｈ＝−ＩＶ程度までの低いＶｔ、ｈｉのＦＥＴ
に適正な帰還バイアを与えることが可能となる。

第６図には本発明のさらに別の一実施例を示す。

第６図は、第３図あるいは、第４図おいて、電流供給回
路をゲート・ソース接続されたＦＥＴ０代わりにＱ３．
Ｑ３’から成るカレント・ミラ回路から構成されたもの
である。帰還電圧ｖ１を得るための手法は多くあるが、
例えば最も多く使用されているカレントミラー回路で電
流供給回路を構成した場合も、その効果は、第３図ある
いは第４図の場合と全く同じである。

さらに、出力形式については、第１図及び第２〜第６図
に示したように出力段ソースフォロワＱ４を介して出力
される場合だれでなく、直接Ｑ２のソース部から出力さ
れる場合、又レベルシフトダイオードＤ１〜Ｄｎの途中
の端子及びレベルシフト下端から出力される場合、すべ
ての形式について、第３図に述べたのと同様の機能及び
効果を得ることができる。

〔発明の効果〕

本発明によれば、初段ＦＥＴのソース電圧をダイオード
によるオートバイアスできるので、並列帰還型増幅器を
単一電源で動作させることをできる。また、モノリシッ
クＩＣ化に適した回路形式のため、装置の小型化、低価
格化に大きな効果がある。

【図面の簡単な説明】

第１図は本発明の原理回路図、第２図は従来回路例、第
３図乃至第６図はそれぞれ本発明の一実施例による回路
図である。 １．２・・・ＦＥＴ、３・・・電流供給回路、４，５．
８・・・抵抗、６・・・ダイオード、７・・・バイアス
回路、３０１．３０３・・・ＦＥＴ、３０２・・・抵抗
、７０１・・・ダイオード。 ｙぴ７

Claims (1)

【特許請求の範囲】
1. 電界効果トランジスタと負荷回路から成る反転増幅器と
   、該増幅器の出力を入力信号とする電界効果トランジス
   タ及び複数個のレベルシフトダイオードとから成るソー
   スフォロワ回路と、該ソースフォロワ回路の出力信号を
   上記増幅器の入力端子に帰還するインピーダンス回路と
   で構成される前置増幅器において、上記増幅器の初段電
   界効果トランジスタのソース部にダイオードを含むイン
   ピーダンス回路を挿入したことを特徴とする前置増幅器
   。