JP2664149B2 - 前置増幅器 - Google Patents
前置増幅器Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信用受信器のフロントエンドに用いられ
る並列帰還型増幅器に係り、特に単一電源動作が可能で
モノリシックIC化に好適な前置増幅器に関する。 〔従来の技術〕 最近、通信の分野では、金属−半導体接触によって生
じるショットキー障壁を利用したGaAsMES電界効果トラ
ンジスタ（FET）を用いた並列帰還型増幅器の開発が行
なわれている。一方システムからは、使い易さの点で単
一電源化が強く要求されている。ところが、従来の並列
帰還型増幅器では、一般に、「GaAsモノリシック抵抗帰
還増幅器の特性」、昭和58年度電子通信学会半導体・材
料部門全国大会No.226に記載のように、２電源の回路形
式となっていた。第２図に、その回路例を示す。第２図
において、Q1,Q2,Q3はFET、RLは負荷抵抗、RFは帰還抵
抗とすると、利得（トランスインピーダンス）及び帯域
は、 BW＝A/2πCi・RF ……（２） で表わせる。ここでＡは開ループ利得、Ziは入力インピ
ーダンス、Ciは入力容量であり、Ａ＝gm（Q1）RLで表わ
せる。従って、高利得、高帯域化のためには、開ループ
利得Ａを大きくする必要があり、そのためにはFET Q1の
相互コンダクタンスGm（Q1）を増加させる必要がある。
従来回路では、これを実現するため、Q1の閾電圧Vth1を
低くし、電流Ｉを増加させることによりこれを実現させ
ている。ちなみに、Q1,Q2,Q3の閾電圧Vth1,Vth2,Vth3を
−1Vとすると、Q3が定電流源として働くためには、Q3の
ドレイン・ソース間電圧V1が1V以上必要となるため、電
流Ｉが流れるQ1のバイアス条件は下式のようになる。 0.6＞V2＝Vss2＋V1＋Vss1＞Vth ＝−1Vss1−0.4＞Vss2＞Vss1−２ （３） 従来例においては、Vss1＝−8V,Vss2＝−9Vとして、Q
1のゲート・ソース間電圧VLgs1＝V2＝0Vとし、閾電圧V
th1＝−1Vに対し、正バイアスにして、電流Ｉが流れる
バイアス条件を得ている。このため、従来の回路形式で
は必ず２電源必要となっていた。 〔発明が解決しようとする問題点〕 上記、従来の回路例において２電源をVss1＝Vss2とし
た場合には、第（３）式より明らかなように、FET Q1の
ゲート・リース間ショットキーダイオードが純バイアス
されるため、FETが正常な動作をしなくなるという問題
があった。 本発明の目的は、単一電源動作が実現可能な、ンモノ
リシックIC化に適した並列帰還型前置増幅器を提供する
ことにある。 〔問題点を解決するための手段〕 上記目的は、ゲートが、帰還抵抗によって、バイアス
される入力段FET（Q1）のソース部と電源（Vss1）の間
に、一定の電圧降下を生じさせるバイアス回路を挿入す
ることにより、達成される。 〔作用〕 第１図に本発明の原理図を示す。第１図において、Q
1,Q2は、FET、D1〜Dn（６）はレベルシフトダイオー
ド、RLは負荷抵抗、RFは帰還抵抗とすると、Vin端子か
ら入力された信号は、Q1、RLから成る反転増幅器で増幅
され電流供給回路３によって電流供給されたソースフォ
ロワQ2及び出力段ソースフォロワQ4から出力される。こ
の時、信号はさらにレベルシフトダイオードD1〜Dn、帰
還抵抗RFを介して入力FET Q1のゲートに負帰還されると
共に入力FETがバイアスされる。ここで、入力FETのソー
ス部に挿入されたバイアス回路は電流Ｉが1mA以上でほ
ぼ0.5V以上の定電圧降下素子として働くものとして、こ
の電圧降下をVDとすると、第（３）式は、以下のように
なる。 Vss1＋VD−0.4＞Vss2＞Vss1−V1Vth1 （４） 例えばVD＝0.5Vの場合には、Vss1＋0.1＞Vss2＞Vss1
−V1＋Vth1となりVss1＝Vss2の場合でもバイアス条件を
満足できることになる。即ち、バイアス回路の挿入によ
って、単一電源化を実現することが可能となる。 〔実施例〕 以下、本発明の一実施例を第３図により説明する。第
３図は、第１図において、レベルシフトダイオードD1〜
Dnを３個、バイアス回路を１個のダイオードDD1で、ま
た、電流供給回路をFET Q3で構成したものである。閾電
圧はVth1＝Vth2＝Vth3＝−0.2V、ゲート幅Wg＝100μ
ｍ、RL＝2kΩ、RF＝1.5kΩ、Vss1＝−5Vである。FET Q3
のドレイン・ソース間電圧V1＝1Vの時にソースフォロワ
Q2に2mAの電流が流れるようにした。また、この時のダ
イオードの電圧降下は0.55Vである。従って、入力FET Q
1のゲートバイアス電圧は、−5.2＋１＝−4.2Vとなる。
この時、Q1のソース電圧は−5.2V＋0.55V＝−4.65Vとな
り、第（４）式を満たすことになる。ちなみにこの時第
（１）式において、開ループ利得Ａは、９倍でトランス
インピーダンスZf＝1.35kΩ、また帯域は、3GHzを達成
できることになる。 第４図には、本発明の別の一実施例を示す。第４図
は、第３図において、バイアス回路をレベルシフトダイ
オード２個（DD1,DD2）で構成したものである。さらに
開ループ利得Ａの高利得化を考えた場合には、Vthをさ
らに低くすることが考えられる。例えば第３図の回路形
式では、入力FET Q1のゲート・ソース間電圧Vgs1＝0.45
Vとなるため、例えばVth＝−0.5VのFETを使用した場合
には電流が数十mA流れ、負荷抵抗による電圧降下が大き
く、飽和を生じてしまうことになる。従って、この場合
には、ダイオードを２個DD1,DD2にすると、Vgs1＝−0.1
Vとなり、適正なバイアス条件が得られることになる。 第５図には本発明のさらに別の一実施例を示す。第５
図は、第３図において、電流供給回路Q3の代わりに抵抗
Rsを使用したものである。この場合にはRsを適当に選ぶ
ことによってV1＜1V,例えばV1＝0.5Vを得ることがで
き、この時入力FETゲート電圧は−4.7Vとなり、入力FET
Q1ソース部のダイオードDD1 1個でも、Vth＝−0.5VのF
ETを使用した場合にも、Vgs1＝−0.05Vの適正なバイア
スが得られる。従ってRsの抵抗値とダイオードDDnの個
数を調整することにより、Vth＝−1V程度まで低いVth1
のFETに適正な帰還バイアを与えることが可能となる。 第６図には本発明のさらに別の一実施例を示す。第６
図は、第３図あるいは、第４図おいて、電流供給回路を
ゲート・ソース接続されたFETの代わりにQ3,Q3′から成
るカレント・ミラ回路から構成されたものである。帰還
電圧V1を得るための手法は多くあるが、例えば最も多く
使用されているカレントミラー回路で電流供給回路を構
成した場合も、その効果は、第３図あるいは第４図の場
合と全く同じである。 さらに、出力形式については、第１図及び第２〜第６
図に示したように出力段ソースフォロワQ4を介して出力
される場合だけでなく、直接Q2のソース部から出力され
る場合、又レベルシフトダイオードD1〜Dnの途中の１端
子及びレベルシフト下端から出力される場合、すべての
形式について、第３図に述べたのと同様の機能及び効果
を得ることができる。 〔発明の効果〕 本発明によれば、初段FETのソース電圧をダイオード
によるオートバイアスできるので、並列帰還型増幅器を
単一電源で動作させることができる。また、モノリシッ
クIC化に適した回路形式のため、装置の小型化、低価格
化に大きな効果がある。
る並列帰還型増幅器に係り、特に単一電源動作が可能で
モノリシックIC化に好適な前置増幅器に関する。 〔従来の技術〕 最近、通信の分野では、金属−半導体接触によって生
じるショットキー障壁を利用したGaAsMES電界効果トラ
ンジスタ（FET）を用いた並列帰還型増幅器の開発が行
なわれている。一方システムからは、使い易さの点で単
一電源化が強く要求されている。ところが、従来の並列
帰還型増幅器では、一般に、「GaAsモノリシック抵抗帰
還増幅器の特性」、昭和58年度電子通信学会半導体・材
料部門全国大会No.226に記載のように、２電源の回路形
式となっていた。第２図に、その回路例を示す。第２図
において、Q1,Q2,Q3はFET、RLは負荷抵抗、RFは帰還抵
抗とすると、利得（トランスインピーダンス）及び帯域
は、 BW＝A/2πCi・RF ……（２） で表わせる。ここでＡは開ループ利得、Ziは入力インピ
ーダンス、Ciは入力容量であり、Ａ＝gm（Q1）RLで表わ
せる。従って、高利得、高帯域化のためには、開ループ
利得Ａを大きくする必要があり、そのためにはFET Q1の
相互コンダクタンスGm（Q1）を増加させる必要がある。
従来回路では、これを実現するため、Q1の閾電圧Vth1を
低くし、電流Ｉを増加させることによりこれを実現させ
ている。ちなみに、Q1,Q2,Q3の閾電圧Vth1,Vth2,Vth3を
−1Vとすると、Q3が定電流源として働くためには、Q3の
ドレイン・ソース間電圧V1が1V以上必要となるため、電
流Ｉが流れるQ1のバイアス条件は下式のようになる。 0.6＞V2＝Vss2＋V1＋Vss1＞Vth ＝−1Vss1−0.4＞Vss2＞Vss1−２ （３） 従来例においては、Vss1＝−8V,Vss2＝−9Vとして、Q
1のゲート・ソース間電圧VLgs1＝V2＝0Vとし、閾電圧V
th1＝−1Vに対し、正バイアスにして、電流Ｉが流れる
バイアス条件を得ている。このため、従来の回路形式で
は必ず２電源必要となっていた。 〔発明が解決しようとする問題点〕 上記、従来の回路例において２電源をVss1＝Vss2とし
た場合には、第（３）式より明らかなように、FET Q1の
ゲート・リース間ショットキーダイオードが純バイアス
されるため、FETが正常な動作をしなくなるという問題
があった。 本発明の目的は、単一電源動作が実現可能な、ンモノ
リシックIC化に適した並列帰還型前置増幅器を提供する
ことにある。 〔問題点を解決するための手段〕 上記目的は、ゲートが、帰還抵抗によって、バイアス
される入力段FET（Q1）のソース部と電源（Vss1）の間
に、一定の電圧降下を生じさせるバイアス回路を挿入す
ることにより、達成される。 〔作用〕 第１図に本発明の原理図を示す。第１図において、Q
1,Q2は、FET、D1〜Dn（６）はレベルシフトダイオー
ド、RLは負荷抵抗、RFは帰還抵抗とすると、Vin端子か
ら入力された信号は、Q1、RLから成る反転増幅器で増幅
され電流供給回路３によって電流供給されたソースフォ
ロワQ2及び出力段ソースフォロワQ4から出力される。こ
の時、信号はさらにレベルシフトダイオードD1〜Dn、帰
還抵抗RFを介して入力FET Q1のゲートに負帰還されると
共に入力FETがバイアスされる。ここで、入力FETのソー
ス部に挿入されたバイアス回路は電流Ｉが1mA以上でほ
ぼ0.5V以上の定電圧降下素子として働くものとして、こ
の電圧降下をVDとすると、第（３）式は、以下のように
なる。 Vss1＋VD−0.4＞Vss2＞Vss1−V1Vth1 （４） 例えばVD＝0.5Vの場合には、Vss1＋0.1＞Vss2＞Vss1
−V1＋Vth1となりVss1＝Vss2の場合でもバイアス条件を
満足できることになる。即ち、バイアス回路の挿入によ
って、単一電源化を実現することが可能となる。 〔実施例〕 以下、本発明の一実施例を第３図により説明する。第
３図は、第１図において、レベルシフトダイオードD1〜
Dnを３個、バイアス回路を１個のダイオードDD1で、ま
た、電流供給回路をFET Q3で構成したものである。閾電
圧はVth1＝Vth2＝Vth3＝−0.2V、ゲート幅Wg＝100μ
ｍ、RL＝2kΩ、RF＝1.5kΩ、Vss1＝−5Vである。FET Q3
のドレイン・ソース間電圧V1＝1Vの時にソースフォロワ
Q2に2mAの電流が流れるようにした。また、この時のダ
イオードの電圧降下は0.55Vである。従って、入力FET Q
1のゲートバイアス電圧は、−5.2＋１＝−4.2Vとなる。
この時、Q1のソース電圧は−5.2V＋0.55V＝−4.65Vとな
り、第（４）式を満たすことになる。ちなみにこの時第
（１）式において、開ループ利得Ａは、９倍でトランス
インピーダンスZf＝1.35kΩ、また帯域は、3GHzを達成
できることになる。 第４図には、本発明の別の一実施例を示す。第４図
は、第３図において、バイアス回路をレベルシフトダイ
オード２個（DD1,DD2）で構成したものである。さらに
開ループ利得Ａの高利得化を考えた場合には、Vthをさ
らに低くすることが考えられる。例えば第３図の回路形
式では、入力FET Q1のゲート・ソース間電圧Vgs1＝0.45
Vとなるため、例えばVth＝−0.5VのFETを使用した場合
には電流が数十mA流れ、負荷抵抗による電圧降下が大き
く、飽和を生じてしまうことになる。従って、この場合
には、ダイオードを２個DD1,DD2にすると、Vgs1＝−0.1
Vとなり、適正なバイアス条件が得られることになる。 第５図には本発明のさらに別の一実施例を示す。第５
図は、第３図において、電流供給回路Q3の代わりに抵抗
Rsを使用したものである。この場合にはRsを適当に選ぶ
ことによってV1＜1V,例えばV1＝0.5Vを得ることがで
き、この時入力FETゲート電圧は−4.7Vとなり、入力FET
Q1ソース部のダイオードDD1 1個でも、Vth＝−0.5VのF
ETを使用した場合にも、Vgs1＝−0.05Vの適正なバイア
スが得られる。従ってRsの抵抗値とダイオードDDnの個
数を調整することにより、Vth＝−1V程度まで低いVth1
のFETに適正な帰還バイアを与えることが可能となる。 第６図には本発明のさらに別の一実施例を示す。第６
図は、第３図あるいは、第４図おいて、電流供給回路を
ゲート・ソース接続されたFETの代わりにQ3,Q3′から成
るカレント・ミラ回路から構成されたものである。帰還
電圧V1を得るための手法は多くあるが、例えば最も多く
使用されているカレントミラー回路で電流供給回路を構
成した場合も、その効果は、第３図あるいは第４図の場
合と全く同じである。 さらに、出力形式については、第１図及び第２〜第６
図に示したように出力段ソースフォロワQ4を介して出力
される場合だけでなく、直接Q2のソース部から出力され
る場合、又レベルシフトダイオードD1〜Dnの途中の１端
子及びレベルシフト下端から出力される場合、すべての
形式について、第３図に述べたのと同様の機能及び効果
を得ることができる。 〔発明の効果〕 本発明によれば、初段FETのソース電圧をダイオード
によるオートバイアスできるので、並列帰還型増幅器を
単一電源で動作させることができる。また、モノリシッ
クIC化に適した回路形式のため、装置の小型化、低価格
化に大きな効果がある。
【図面の簡単な説明】
第１図は本発明の原理回路図、第２図は従来回路例、第
３図乃至第６図はそれぞれ本発明の一実施例による回路
図である。 1,2……FET、３……電流供給回路、4,5,8……抵抗、６
……ダイオード、７……バイアス回路、301,303……FE
T、302……抵抗、701……ダイオード。
３図乃至第６図はそれぞれ本発明の一実施例による回路
図である。 1,2……FET、３……電流供給回路、4,5,8……抵抗、６
……ダイオード、７……バイアス回路、301,303……FE
T、302……抵抗、701……ダイオード。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０４Ｂ 10/26
10/28
(72)発明者 山下 喜市
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 小寺 信夫
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 香山 聡
小平市上水本町1448番地 日立超エル・
エス・アイ・エンジニアリング株式会社
内
(56)参考文献 特開 昭59−228408（ＪＰ，Ａ)
特開 昭58−186410（ＪＰ，Ａ)
特開 昭58−182906（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．電界効果トランジスタと負荷回路から成る反転増幅
器と、該反転増幅器の出力を入力信号とする電界効果ト
ランジスタ及び複数個のレベルシフトダイオードとから
成るソースフォロワ回路と、該ソースフォロワ回路の出
力信号を上記反転増幅器の入力端子に帰還するインピー
ダンス回路とで構成される前置増幅器において、上記反
転増幅器の初段電界効果トランジスタのソース部に所定
の電圧効果を生じさせるバイアス回路を挿入したことを
特徴とする前置増幅器。 ２．前記バイアス回路は、ダイオードを含むインピーダ
ンス回路であることを特徴とする特許請求の範囲第１項
に記載の前置増幅器。 ３．前記バイアス回路は、ダイオードを有することを特
徴とする特許請求の範囲第１項に記載の前置増幅器。 ４．前記所定の電圧効果は、少なくとも前記前置増幅器
に用いられている電解効果トランジスタの飽和を防ぐ量
であることを特徴とする特許請求の範囲第１項から第３
項のいずれかに記載の前置増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097397A JP2664149B2 (ja) | 1987-04-22 | 1987-04-22 | 前置増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097397A JP2664149B2 (ja) | 1987-04-22 | 1987-04-22 | 前置増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263905A JPS63263905A (ja) | 1988-10-31 |
| JP2664149B2 true JP2664149B2 (ja) | 1997-10-15 |
Family
ID=14191384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62097397A Expired - Fee Related JP2664149B2 (ja) | 1987-04-22 | 1987-04-22 | 前置増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664149B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228408A (ja) * | 1983-06-10 | 1984-12-21 | Hitachi Ltd | 電界効果トランジスタ増幅器 |
| JPH0770930B2 (ja) * | 1985-06-28 | 1995-07-31 | 株式会社東芝 | 並列帰環形増幅回路 |
-
1987
- 1987-04-22 JP JP62097397A patent/JP2664149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263905A (ja) | 1988-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
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| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |