JPH0770930B2 - 並列帰環形増幅回路 - Google Patents
並列帰環形増幅回路Info
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- JPH0770930B2 JPH0770930B2 JP60140517A JP14051785A JPH0770930B2 JP H0770930 B2 JPH0770930 B2 JP H0770930B2 JP 60140517 A JP60140517 A JP 60140517A JP 14051785 A JP14051785 A JP 14051785A JP H0770930 B2 JPH0770930 B2 JP H0770930B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、電源電圧変動および温度変動に対して帯
域，雑音特性が安定化している並列帰還形増幅回路に関
する。
域，雑音特性が安定化している並列帰還形増幅回路に関
する。
従来、光通信受信部の前置増幅回路は、低雑音広帯域の
要求から並列帰還形増幅回路が多く用いられている。第
22図にその一例を示す。
要求から並列帰還形増幅回路が多く用いられている。第
22図にその一例を示す。
この第22図のような回路において、雑音に関してはトラ
ンジスタQ1のショットノイズＮが問題となり、その量は
（１）式のように表わされる。
ンジスタQ1のショットノイズＮが問題となり、その量は
（１）式のように表わされる。
Ｎ＝2qIB ……（１） IB:上記Q1のベース電流 ｑ＝電子の電荷 第23図に第22図における帯域の特性に関する開回路時お
よび閉回路時の利得の関係を示す。第23図からもわかる
ように第22図の開回路における電圧利得Ｇは（２）式の
ように示される。
よび閉回路時の利得の関係を示す。第23図からもわかる
ように第22図の開回路における電圧利得Ｇは（２）式の
ように示される。
Ｇ＝−gmRc ……（２） ここでgmはトランジスタQ1の相互コンダンクタンスでコ
レクタ電流Icに依存する。以上から雑音および帯域に関
してトランジスタQ1のコレクタ電流Icが関係しているこ
とがわかる。
レクタ電流Icに依存する。以上から雑音および帯域に関
してトランジスタQ1のコレクタ電流Icが関係しているこ
とがわかる。
第22図の場合、上記Icは抵抗R1の電位差がVBEで近似で
きる場合、（３）式で示される VBE:順方向にバイアスされたpnの接合電位（３）式から
わかるように、電源電圧変動に対してはVcc,VEEの項が
あることから、温度変動に対しては（ｎ＋２）VBEの項
があることから（VBEは通常２〜3mV/℃の温度係数をも
つ）上記Icは電源電圧および温度が変化すると、それに
伴い上記Icも変化し、その結果、回路の雑音および帯域
が変化してしまう問題がある。よって電源電圧変動およ
び温度変動に対して雑音および帯域を安定化させるに
は、トランジスタQ1のコレクタ電流Icを安定化させる必
要がある。
きる場合、（３）式で示される VBE:順方向にバイアスされたpnの接合電位（３）式から
わかるように、電源電圧変動に対してはVcc,VEEの項が
あることから、温度変動に対しては（ｎ＋２）VBEの項
があることから（VBEは通常２〜3mV/℃の温度係数をも
つ）上記Icは電源電圧および温度が変化すると、それに
伴い上記Icも変化し、その結果、回路の雑音および帯域
が変化してしまう問題がある。よって電源電圧変動およ
び温度変動に対して雑音および帯域を安定化させるに
は、トランジスタQ1のコレクタ電流Icを安定化させる必
要がある。
本発明は上述のような従来技術の問題であった電源電圧
変動および温度変動に対して雑音および帯域が変化する
ことによる問題を解決する並列帰還形増幅回路を提供す
ることを目的とする。
変動および温度変動に対して雑音および帯域が変化する
ことによる問題を解決する並列帰還形増幅回路を提供す
ることを目的とする。
本発明は、光通信受信部に用いられる並列帰還形増幅回
路において、エミッタが第１の電源に電気的に接続され
た第１のトランジスタと、この第１のトランジスタのベ
ースに電気的に接続された入力端子と、一端が前記第１
のトランジスタのコレクタに電気的に接続された第１の
抵抗素子と、前記第１のトランジスタのコレクタにベー
スが電気的に接続された第２のトランジスタと、一端が
前記第２のトランジスタのエミッタに接続され他端が前
記第１の電源に電気的に接続された第１の抵抗素子と、
一端が前記第２のトランジスタのエミッタに電気的に接
続され、、他端が前記第１のトランジスタのベースに電
気的に接続され、前記第１のトランジスタに対して並列
に帰還し、自己バイアス回路として作用する第３の抵抗
素子と、前記第１の抵抗素子の他端にエミッタが電気的
に接続され前記第２の電源にコレクタが電気的に接続さ
れた第３のトランジスタと、第１乃至第３の端子を有
し、第１の端子が前記第１の電源に電気的に接続され、
第２の端子が前記第３のトランジスタのベースに電気的
に接続され、第３の端子が前記第２の電源に接続され、
前記第１の抵抗素子の両端における電位差の前記第１若
しくは第２電源電圧の変動または温度変動による変動を
減少させるバイアス回路とを具備することを特徴とする
並列帰還形増幅回路を提供するものである。
路において、エミッタが第１の電源に電気的に接続され
た第１のトランジスタと、この第１のトランジスタのベ
ースに電気的に接続された入力端子と、一端が前記第１
のトランジスタのコレクタに電気的に接続された第１の
抵抗素子と、前記第１のトランジスタのコレクタにベー
スが電気的に接続された第２のトランジスタと、一端が
前記第２のトランジスタのエミッタに接続され他端が前
記第１の電源に電気的に接続された第１の抵抗素子と、
一端が前記第２のトランジスタのエミッタに電気的に接
続され、、他端が前記第１のトランジスタのベースに電
気的に接続され、前記第１のトランジスタに対して並列
に帰還し、自己バイアス回路として作用する第３の抵抗
素子と、前記第１の抵抗素子の他端にエミッタが電気的
に接続され前記第２の電源にコレクタが電気的に接続さ
れた第３のトランジスタと、第１乃至第３の端子を有
し、第１の端子が前記第１の電源に電気的に接続され、
第２の端子が前記第３のトランジスタのベースに電気的
に接続され、第３の端子が前記第２の電源に接続され、
前記第１の抵抗素子の両端における電位差の前記第１若
しくは第２電源電圧の変動または温度変動による変動を
減少させるバイアス回路とを具備することを特徴とする
並列帰還形増幅回路を提供するものである。
本発明により、光通信受信部前置増幅回路等に用いられ
ている、並列帰還形増幅回路において、電源電圧変動及
び温度変動に対して入力素子に流れる電流の変化を少な
くすることができる。このことは、並列帰還形増幅回路
の帯域雑音が上記電流に依存していることから、これら
帯域、雑音特性の電源電圧変動および温度変動に対して
安定化が可能となり、また光通信における受信系として
は、回路系の安定化、符号誤り率の安定化が得られる。
ている、並列帰還形増幅回路において、電源電圧変動及
び温度変動に対して入力素子に流れる電流の変化を少な
くすることができる。このことは、並列帰還形増幅回路
の帯域雑音が上記電流に依存していることから、これら
帯域、雑音特性の電源電圧変動および温度変動に対して
安定化が可能となり、また光通信における受信系として
は、回路系の安定化、符号誤り率の安定化が得られる。
以下本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例を示す図である。すなわち、
第１のトランジスタQ1（２）のエミッタが第１の電源V
EE（４）に、ベースが入力端子（６）に接続されてお
り、さらにこの第１のトランジスタQ1（２）のコレクタ
は第１の抵抗素子Rc（８）の一端に接続されている。ま
た、第１のトランジスタQ1（２）のコレクタに第２のト
ランジスタQ3（10）のベースが接続されコレクタが第２
の電源Vccに接続されており、第２の抵抗素子R1（12）
の一端が第２のトランジスタQ3（10）のエミッタに、他
端が第１の電源VEE（４）に接続されている。また第３
の抵抗素子Rf（14）の一端が第２のトランジスタQ3（1
0）のエミッタに、他端が第１のトランジスタQ1（２）
のベースに接続されており、第３のトランジスタQ4（1
6）のエミッタが第１の抵抗素子Rc（８）の他端にコレ
クタが第２の電源Vcc（18）に接続されている。本実施
例ではさらに３端子を有するバイアス回路（20）を有し
ており、この３端子の各端子はそれぞれ第１の電源VEE
（４）、第３のトランジスタQ4（16）のベース、第２の
電源Vcc（18）に接続されている。このバイアス回路（2
0）は具体的には、例えば抵抗素子R2（22）（抵抗R2）
と直列に接続された４個のダイオード（24）からなり、
ダイオード群（24）のカソード側が第１の電源V
EE（４）に、アノード側が第３のトランジスタQ4（16）
のベース及び抵抗R2（22）の一端に接続されている。こ
の抵抗R2（22）の他端は第２の電源Vcc（18）に接続さ
れている。
第１のトランジスタQ1（２）のエミッタが第１の電源V
EE（４）に、ベースが入力端子（６）に接続されてお
り、さらにこの第１のトランジスタQ1（２）のコレクタ
は第１の抵抗素子Rc（８）の一端に接続されている。ま
た、第１のトランジスタQ1（２）のコレクタに第２のト
ランジスタQ3（10）のベースが接続されコレクタが第２
の電源Vccに接続されており、第２の抵抗素子R1（12）
の一端が第２のトランジスタQ3（10）のエミッタに、他
端が第１の電源VEE（４）に接続されている。また第３
の抵抗素子Rf（14）の一端が第２のトランジスタQ3（1
0）のエミッタに、他端が第１のトランジスタQ1（２）
のベースに接続されており、第３のトランジスタQ4（1
6）のエミッタが第１の抵抗素子Rc（８）の他端にコレ
クタが第２の電源Vcc（18）に接続されている。本実施
例ではさらに３端子を有するバイアス回路（20）を有し
ており、この３端子の各端子はそれぞれ第１の電源VEE
（４）、第３のトランジスタQ4（16）のベース、第２の
電源Vcc（18）に接続されている。このバイアス回路（2
0）は具体的には、例えば抵抗素子R2（22）（抵抗R2）
と直列に接続された４個のダイオード（24）からなり、
ダイオード群（24）のカソード側が第１の電源V
EE（４）に、アノード側が第３のトランジスタQ4（16）
のベース及び抵抗R2（22）の一端に接続されている。こ
の抵抗R2（22）の他端は第２の電源Vcc（18）に接続さ
れている。
以上が回路構成であるが、ここでダイオード群（24）の
各ダイオード及びその他のトランジスタのベース・エミ
ッタ間の接合電位は略等しいのでこれをVBEとすると、
第３のトランジスタQ4（16）のエミッタの直流電位は、 VEE＋3VBE 第２トランジスタQ3（10）のベースの直流電位は、抵抗
R1の電位差がVBEで近似できる場合（以下ここではこの
近似にもとづく） VEE＋2VBE となる。よって第１のトランジスタQ1（２）のコレクタ
電流Icは第１の抵抗素子Rc（８）の抵抗をRcとすると、 となる。すなわち、この実施例で示す並列帰還形増幅回
路では、上記バイアス回路（20）を設けることにより第
１の抵抗素子Rc（８）の両端における電位差を常にVBE
とし電源電圧や温度の変動によるコレクタ電流Icの変動
を防止し雑音及び帯域の安定化を図っているのである。
各ダイオード及びその他のトランジスタのベース・エミ
ッタ間の接合電位は略等しいのでこれをVBEとすると、
第３のトランジスタQ4（16）のエミッタの直流電位は、 VEE＋3VBE 第２トランジスタQ3（10）のベースの直流電位は、抵抗
R1の電位差がVBEで近似できる場合（以下ここではこの
近似にもとづく） VEE＋2VBE となる。よって第１のトランジスタQ1（２）のコレクタ
電流Icは第１の抵抗素子Rc（８）の抵抗をRcとすると、 となる。すなわち、この実施例で示す並列帰還形増幅回
路では、上記バイアス回路（20）を設けることにより第
１の抵抗素子Rc（８）の両端における電位差を常にVBE
とし電源電圧や温度の変動によるコレクタ電流Icの変動
を防止し雑音及び帯域の安定化を図っているのである。
次に本発明の第２の実施例を第２図を参照して説明す
る。この第２の実施例は、第１図の回路においてトラン
ジスタQ1（２）のコレクタにトランジスタQ2（26）のエ
ミッタが接続され、このトランジスタQ2（26）のコレク
タが抵抗素子Rc（８）の一端と、トランジスタQ3（10）
のベースに接続され、トランジスタQ2（26）のベースは
抵抗素子R7（28）を介して電源VEE（４）に接続される
とともに抵抗素子R6（30）を介して電源Vcc（18）に接
続されている。
る。この第２の実施例は、第１図の回路においてトラン
ジスタQ1（２）のコレクタにトランジスタQ2（26）のエ
ミッタが接続され、このトランジスタQ2（26）のコレク
タが抵抗素子Rc（８）の一端と、トランジスタQ3（10）
のベースに接続され、トランジスタQ2（26）のベースは
抵抗素子R7（28）を介して電源VEE（４）に接続される
とともに抵抗素子R6（30）を介して電源Vcc（18）に接
続されている。
また、トランジスタQ3のエミッタはｎ個のダイオードDn
（32）を介して第２の抵抗素子R1（12）及び第３の抵抗
素子Rf（14）に接続されている。
（32）を介して第２の抵抗素子R1（12）及び第３の抵抗
素子Rf（14）に接続されている。
さらにダイオード群（24）はｎ＋４個のダイオードDn＋
４（34）となっている。第１図で説明したとおり全ての
ダイオード及びトランジスタのベース・エミッタ間の接
合電位をVBEとすると、トランジスタQ4（16）のエミッ
タの直流電位はVEE＋（ｎ＋３）VBE,トランジスタQ3（1
0）のベースの直流電位はVEE＋（ｎ＋２）VBEとなる、
よってトランジスタQ1（２）のコレクタ電流Icは、次の
ようになる。
４（34）となっている。第１図で説明したとおり全ての
ダイオード及びトランジスタのベース・エミッタ間の接
合電位をVBEとすると、トランジスタQ4（16）のエミッ
タの直流電位はVEE＋（ｎ＋３）VBE,トランジスタQ3（1
0）のベースの直流電位はVEE＋（ｎ＋２）VBEとなる、
よってトランジスタQ1（２）のコレクタ電流Icは、次の
ようになる。
よってコレクタ電流Icは（３）式と比べて改善されてい
ることになり、電源電圧変動および温度変動に対して、
雑音および帯域の安定性は増す。
ることになり、電源電圧変動および温度変動に対して、
雑音および帯域の安定性は増す。
第３図に第３の実施例を示す。この第３の実施例は、第
２図の回路においてｎ＋４個のダイオードDn+4（34）
が、ｎ＋３個のダイオードDn+3（36）となり、このダイ
オード群（36）のカソード側はトランジスタQ5（38）の
ベースに接続されるとともに抵抗素子R4（40）を介して
電源VEE（４）に接続されている。トランジスタQ5（3
8）のコレクタはトランジスタQ4（16）のベースに接続
され、エミッタは電源VEE（４）に接続されている。
２図の回路においてｎ＋４個のダイオードDn+4（34）
が、ｎ＋３個のダイオードDn+3（36）となり、このダイ
オード群（36）のカソード側はトランジスタQ5（38）の
ベースに接続されるとともに抵抗素子R4（40）を介して
電源VEE（４）に接続されている。トランジスタQ5（3
8）のコレクタはトランジスタQ4（16）のベースに接続
され、エミッタは電源VEE（４）に接続されている。
ここで、先ず第２図においてダイオード群Dn+4（34）を
流れる電流In+4はβ≫１（βはトランジスタの電流増幅
率）として、上記Q4のベース電流を無視すると（５）式
のように表わされる。
流れる電流In+4はβ≫１（βはトランジスタの電流増幅
率）として、上記Q4のベース電流を無視すると（５）式
のように表わされる。
またVBEは（６）式のように表わされる。
但し、q:電子の電荷、k:ボルツマン定数、IS:逆方向飽
和電流、T:絶対温度、さらにダイオード群Dnを流れる電
流Inは（７）式のように表わされる。
和電流、T:絶対温度、さらにダイオード群Dnを流れる電
流Inは（７）式のように表わされる。
今、電源電圧変動が生じた時（５）式から電流In+4が変
化し、その結果、（６）式からVBEが変化しトランジス
タQ4のエミッタの直流電位は、トランジスタQ3のベース
直流電位に比べ大きく変化し、電流Icは変化する。
化し、その結果、（６）式からVBEが変化しトランジス
タQ4のエミッタの直流電位は、トランジスタQ3のベース
直流電位に比べ大きく変化し、電流Icは変化する。
電源電圧の変動分を△Ｖ、電流In+4の変動分を△In+4と
する時（５）式から、（８）式のような関係になる。
する時（５）式から、（８）式のような関係になる。
よって、ダイオード群Dn+4における電位降下の変化△D
n+4は となる。
n+4は となる。
さて第３図のごとくトランジスタQ5を接続すると、ダイ
オード群Dn+3を流れる電流In+3は、トランジスタQ5のベ
ース，エミッタ間の接合電位をVBE5とすると（10）式の
ように表わされる。
オード群Dn+3を流れる電流In+3は、トランジスタQ5のベ
ース，エミッタ間の接合電位をVBE5とすると（10）式の
ように表わされる。
VBE5:トランジスタQ5のベース・エミッタ間電位 またトランジスタQ5を流れる電流I5は上記Q4のベース電
流を無視すると（11）式のように表わされる。
流を無視すると（11）式のように表わされる。
今、電源電圧の変動分を△Ｖ、電流I5の変動分を△I5と
すると よって、In+3の変化△In+3は（10）式から となる。よってダイオード群Dn+3における電位降下の変
化分△Dn+3は となり、（９）式と比べてみると、（14）式は第２項に
1/R4Ω項がかかっているために△Dn+3は小さくなる。以
上から電源電圧変動および温度変動に対して電流Icの変
化は第２図の回路構成より少なく、よって雑音および帯
域の安定性は増す。
すると よって、In+3の変化△In+3は（10）式から となる。よってダイオード群Dn+3における電位降下の変
化分△Dn+3は となり、（９）式と比べてみると、（14）式は第２項に
1/R4Ω項がかかっているために△Dn+3は小さくなる。以
上から電源電圧変動および温度変動に対して電流Icの変
化は第２図の回路構成より少なく、よって雑音および帯
域の安定性は増す。
第４図に他の実施例を示す。
この第４図の回路は第３図におけるダイオード群（36）
のダイオード１個を減らしてダイオード群Dn+2（42）と
し、抵抗素子R5（44）を付加したものである。
のダイオード１個を減らしてダイオード群Dn+2（42）と
し、抵抗素子R5（44）を付加したものである。
この時電流Icは（15）式のように表わされる。
第５図に他の実施例を示す。この回路は第２図に示す回
路においてトランジスタQ4（16）のベースと電源Vcc（1
8）間に定電流Ｘ（46）を設け、トランジスタQ4（16）
のベース電位を作るものであり、また、ダイオード群
（34）のダイオードを１個減らしてダイオード群（36）
としさらに抵抗素子R3（48）を付加したものである。
路においてトランジスタQ4（16）のベースと電源Vcc（1
8）間に定電流Ｘ（46）を設け、トランジスタQ4（16）
のベース電位を作るものであり、また、ダイオード群
（34）のダイオードを１個減らしてダイオード群（36）
としさらに抵抗素子R3（48）を付加したものである。
今、定電流源Ｘ（46）の電流値をＩとすると、電流Icは
（16）式のようになる。
（16）式のようになる。
この電流値Ｉが電源電圧変動および温度変動に対して変
化せずかつ抵抗R3（48）およびRc（８）の温度に対する
変化が無視できるならば電流Icは一定化され、回路の雑
音および帯域も今までの例のなかでもっとも安定化され
る。
化せずかつ抵抗R3（48）およびRc（８）の温度に対する
変化が無視できるならば電流Icは一定化され、回路の雑
音および帯域も今までの例のなかでもっとも安定化され
る。
第６図の回路は第２図の回路のトランジスタQ1（２）の
エミッタにｍ値（ｍ≧０なる整数）のダイオード群D
m（50）のアノードを接続し、上記Q3（10）のエミッタ
に抵抗素子R8（52）、トランジスタT2（54）からなり
（ｎ−ｍ）VBEなる量（ｎ≧０なる整数、VBEは順方向に
バイアスされたPn接合の場合電位）のレベルシフトを行
うエミッタフォロウおよびダイオード群T5（56）で構成
されるレベルシフト回路Dn-m（58）の入力を接続し、第
２図と同様な動作を行わせることができる。
エミッタにｍ値（ｍ≧０なる整数）のダイオード群D
m（50）のアノードを接続し、上記Q3（10）のエミッタ
に抵抗素子R8（52）、トランジスタT2（54）からなり
（ｎ−ｍ）VBEなる量（ｎ≧０なる整数、VBEは順方向に
バイアスされたPn接合の場合電位）のレベルシフトを行
うエミッタフォロウおよびダイオード群T5（56）で構成
されるレベルシフト回路Dn-m（58）の入力を接続し、第
２図と同様な動作を行わせることができる。
第７図の回路は第６図の回路に第３図で示すトランジス
タQ5（38）及び抵抗素子R4（40）を付加し第３図の回路
と同様な動作を行う。
タQ5（38）及び抵抗素子R4（40）を付加し第３図の回路
と同様な動作を行う。
第８図の回路は第７図の回路において第４図で示す如く
ダイオード群Dn+3（36）のダイオードを１個減らしてダ
イオード群Dn+2（42）とし、抵抗素子R5（44）を付加し
たもので、第４図の回路と同様の動作を行う。
ダイオード群Dn+3（36）のダイオードを１個減らしてダ
イオード群Dn+2（42）とし、抵抗素子R5（44）を付加し
たもので、第４図の回路と同様の動作を行う。
第９図の回路は第６図の回路においてダイオード群Dn+4
（34）をダイオード群Dn+3（36）とし、第５図で示す如
く定電流源Ｘ（46）と抵抗素子R3（48）を付加したもの
で、第５図の回路と同様の動作を行う。
（34）をダイオード群Dn+3（36）とし、第５図で示す如
く定電流源Ｘ（46）と抵抗素子R3（48）を付加したもの
で、第５図の回路と同様の動作を行う。
第10図の回路は、第６図の回路においてトランジスタQ1
（２）のベースに、jVBE（ｊ≧０なる整数）なる量のレ
ベルシフトを行うためのトランジスタQj（60）、トラン
ジスタT4（62）からなるエミッタファロワ、ダイオード
群T6（64）及び抵抗素子R11（66）、R12（68）で構成さ
れるレベルシフト回路Dj（70）の出力が接続され、また
トランジスタQ3（10）のエミッタには、第６図と同様に
（ｎ−ｍ−ｊ）VBEなるレベルシフトを行う回路Dn−ｍ
−ｊ（72）の入力が接続され、上記Dn−ｍ−ｊ（72）の
出力と上記Dj（70）の入力トランジスタQj（60）のベー
ス間に抵抗Rf（14）を接続し、第２図，第６図と同様な
動作を行う。
（２）のベースに、jVBE（ｊ≧０なる整数）なる量のレ
ベルシフトを行うためのトランジスタQj（60）、トラン
ジスタT4（62）からなるエミッタファロワ、ダイオード
群T6（64）及び抵抗素子R11（66）、R12（68）で構成さ
れるレベルシフト回路Dj（70）の出力が接続され、また
トランジスタQ3（10）のエミッタには、第６図と同様に
（ｎ−ｍ−ｊ）VBEなるレベルシフトを行う回路Dn−ｍ
−ｊ（72）の入力が接続され、上記Dn−ｍ−ｊ（72）の
出力と上記Dj（70）の入力トランジスタQj（60）のベー
ス間に抵抗Rf（14）を接続し、第２図，第６図と同様な
動作を行う。
第11図の回路は第10図の回路において第３図，第７図で
示す如くトランジスタQ5（38）及び抵抗素子R4（40）を
付加し第３図の回路と同様な動作を行う。
示す如くトランジスタQ5（38）及び抵抗素子R4（40）を
付加し第３図の回路と同様な動作を行う。
第12図の回路は第11図の回路において第４図，第８図で
示す如くダイオード群Dn+3（36）のダイオードを１個減
らしてダイオード群Dn+2（42）とし、抵抗素子R5（44）
を付加したもので、第４図，第８図と同様な動作を行
う。
示す如くダイオード群Dn+3（36）のダイオードを１個減
らしてダイオード群Dn+2（42）とし、抵抗素子R5（44）
を付加したもので、第４図，第８図と同様な動作を行
う。
第13図の回路は第10図の回路において第５図で示すトラ
ンジスタQ4（16）のベースと電源Vcc（18）間に定電流
源Ｘ（46）を設けてトランジスタQ4（16）のベース電位
を作り、さらにダイオード群（34）のダイオードを１個
減らしてダイオード群（36）として抵抗素子R3（48）を
付加したものであり、第５図と同様な動作を行う。
ンジスタQ4（16）のベースと電源Vcc（18）間に定電流
源Ｘ（46）を設けてトランジスタQ4（16）のベース電位
を作り、さらにダイオード群（34）のダイオードを１個
減らしてダイオード群（36）として抵抗素子R3（48）を
付加したものであり、第５図と同様な動作を行う。
第14図の回路は、第６図においてNPNトランジスタをPNP
トランジスタにおきかえたので第６図に示す回路と同様
な動作を行う。
トランジスタにおきかえたので第６図に示す回路と同様
な動作を行う。
第15図の回路は第７図においてNPNトランジスタをPNPト
ランジスタにおきかえたもので第7mで示す回路と同様な
動作を行う。
ランジスタにおきかえたもので第7mで示す回路と同様な
動作を行う。
第16図の回路は第８図においてNPNトランジスタをPNPト
ランジスタにおきかえたもので第８図で示す回路と同様
な動作を行う。
ランジスタにおきかえたもので第８図で示す回路と同様
な動作を行う。
第17図の回路は第９図においてNPNトランジスタをPNPト
ランジスタにおきかえたもので第９図と同様な動作を行
う、その他の実施例を示す回路図。
ランジスタにおきかえたもので第９図と同様な動作を行
う、その他の実施例を示す回路図。
第18図の回路は第10図においてNPNトランジスタをPNPト
ランジスタにおきかえたもので第10図の回路と同様な動
作を行う。
ランジスタにおきかえたもので第10図の回路と同様な動
作を行う。
第19図の回路は、第11図においてNPNトランジスタをPNP
トランジスタにおきかえたもので第11図と同様な動作を
行う。
トランジスタにおきかえたもので第11図と同様な動作を
行う。
第20図の回路は、第12図においてNPNトランジスタをPNP
トランジスタにおきかえたもので第12図の回路と同様な
動作を行う。
トランジスタにおきかえたもので第12図の回路と同様な
動作を行う。
第21図の回路は、第13図においてNPNトランジスタをPNP
トランジスタにおきかえたもので第13図の回路と同様な
動作を行う。
トランジスタにおきかえたもので第13図の回路と同様な
動作を行う。
第１図は本発明の一実施例を示す回路図、第２図乃至第
21図は本発明の他の実施例を示す回路図、第22図は従来
例を示す回路図、第23図は第22図に示す並列帰還形増幅
回路の周波数特性における開回路および閉回路の利得の
関係を示す図である。 8,12,14,22,28,30,40,44,48,52,66,68,R1,R2,R3,R4,R5,
R6,R7,R8,R9,R11,R12,Rc,Rf,R20RR30,R40,R50,R60,R70,
R80,R90,R110,R120,Rt0,Rf0……抵抗 2,10,16,26,38,54,60,62,Q1,Q2,Q3,Q4,Q5,T2,T4,Qj,
Q10,Q20,Q30,Q40,Q50,T20,T40,Qj0……トランジスタ 24,32,34,36,42,50,56,64,T5,T6,Dm,Dn+2,Dn+3,Dn+4,
Dn,T50,T60……整数個、直列に接続されたダイオード群 4,18,Vcc,VEE……電源 46,X,Y……定電流源
21図は本発明の他の実施例を示す回路図、第22図は従来
例を示す回路図、第23図は第22図に示す並列帰還形増幅
回路の周波数特性における開回路および閉回路の利得の
関係を示す図である。 8,12,14,22,28,30,40,44,48,52,66,68,R1,R2,R3,R4,R5,
R6,R7,R8,R9,R11,R12,Rc,Rf,R20RR30,R40,R50,R60,R70,
R80,R90,R110,R120,Rt0,Rf0……抵抗 2,10,16,26,38,54,60,62,Q1,Q2,Q3,Q4,Q5,T2,T4,Qj,
Q10,Q20,Q30,Q40,Q50,T20,T40,Qj0……トランジスタ 24,32,34,36,42,50,56,64,T5,T6,Dm,Dn+2,Dn+3,Dn+4,
Dn,T50,T60……整数個、直列に接続されたダイオード群 4,18,Vcc,VEE……電源 46,X,Y……定電流源
Claims (8)
- 【請求項１】光通信受信部に用いられる並列帰還形増幅
回路において、エミッタが第１の電源に電気的に接続さ
れた第１のトランジスタと、この第１のトランジスタの
ベースに電気的に接続された入力端子と、一端が前記第
１のトランジスタのコレクタに電気的に接続された第１
の抵抗素子と、前記第１のトランジスタのコレクタにベ
ースが電気的に接続された第２のトランジスタと、一端
が前記第２のトランジスタのエミッタに接続され他端が
前記第１の電源に電気的に接続された第１の抵抗素子
と、一端が前記第２のトランジスタのエミッタに電気的
に接続され、他端が前記第１のトランジスタのベースに
電気的に接続され、前記第１のトランジスタに対して並
列に帰還し、自己バイアス回路として作用する第３の抵
抗素子と、前記第１の抵抗素子の他端にエミッタが電気
的に接続され前記第２の電源にコレクタが電気的に接続
された第３のトランジスタと、第１乃至第３の端子を有
し、第１の端子が前記第１の電源に電気的に接続され、
第２の端子が前記第３のトランジスタのベースに電気的
に接続され、第３の端子が前記第２の電源に接続され、
前記第１の抵抗素子の両端における電位差の前記第１若
しくは第２電源電圧の変動または温度変動による変動を
減少させるバイアス回路とを具備することを特徴とする
並列帰還形増幅回路。 - 【請求項２】第１のトランジスタのコレクタに第４のト
ランジスタのエミッタが電気的に接続され、この第４の
トランジスタのコレクタが前記第１の抵抗素子の一端及
び前記第２のトランジスタのベースに電気的に接続さ
れ、前記第４のトランジスタのベースは第４の抵抗素子
を介して前記第１の電源に電気的に接続されるとともに
第５の抵抗素子を介して前記第２の電源に電気的に接続
され、前記第２のトランジスタのエミッタは複数個のダ
イオードが電気的に直列接続された第１のダイオードが
電気的に直列接続された第１のダイオード群を介して前
記第２及び第３の抵抗素子の各一端に電気的に接続され
ていることを特徴とする特許請求の範囲第１項記載の並
列帰還形増幅回路。 - 【請求項３】第１のトランジスタのエミッタは、複数個
のダイオードが電気的に直列に接続された第２のダイオ
ード群を介して第１の電源電気的に接続され、前記第２
のトランジスタのエミッタロワ回路及び複数個のダイオ
ードが電気的に直列接続された第３のダイオード群が電
気的に接続されていることを特徴とする特許請求の範囲
第１項記載の並列帰還形増幅回路。 - 【請求項４】第１のトランジスタのベースには、エミッ
タロワ回路及び複数個のダイオードが電気的に直列接続
された第４のダイオード群が電気的に接続されているこ
とを特徴とする特許請求の範囲第１項記載の並列帰還形
増幅回路。 - 【請求項５】バイアス回路は、前記第１の端子と前記第
２の対しとの間に複数個のダイオードが電気的に直列接
続された第５のダイオード群が電気的に接続され、前記
第２の端子と前記第３の端子との間に第６の抵抗素子が
電気的に接続されていることを特徴とする特許請求の範
囲第２項乃至第４項記載の並列帰還形増幅回路。 - 【請求項６】バイアス回路は、前記第１の端子には第５
のトランジスタのエミッタとともに第７の抵抗素子を介
して複数個のダイオードが電気的に直列接続された第６
のダイオード群の一端が電気的に接続されており、前記
第２の端子には前記第５のトランジスタのコレクタとと
もに前記第６のダイオード群の他端が電気的に接続さ
れ、前記第３の端子には第６の抵抗素子を介して前記第
６のダイオード群の他端が電気的に接続されていること
を特徴とする特許請求の範囲第２項乃至第４項記載の並
列帰還形増幅回路。 - 【請求項７】バイアス回路は、前記第１の端子には第５
のトランジスタのエミッタとともに第７の抵抗素子を介
して複数個のダイオードが電気的に直接接続された第７
のダイオード群の一端が電気的に接続され、前記第５の
トランジスタのベースが前記第７のダイオード群の一端
に電気的に接続されており、前記第2k端子には前記第５
のトランジスタのコレクタとともに第８の抵抗素子の一
端に電気的にせつそけくされ、この第８の抵抗素子の他
端は前記第７のダイオード群の他端に電気的に接続され
ており、前記第３の端子には第６の抵抗素子を介して前
記第８の抵抗素子の一端とともに前記第２の端子に電気
的に接続されていることを特徴とする特許請求の範囲第
２項乃至第４項記載の並列帰還形増幅回路。 - 【請求項８】バイアス回路は、前記第１の端子には複数
個のダイオードが電気的に直接接続された第６のダイオ
ード群の一端に電気的に接続され、前記第２の端子には
定電流源の一端とともに第９の抵抗素子を介して前記第
６のダイオード群の他端に電気的に接続され、前記第３
の端子には前記定電流源の他端に電気的に接続されてい
ることを特徴とする特許請求の範囲第２項乃至第４項記
載の並列帰還形増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140517A JPH0770930B2 (ja) | 1985-06-28 | 1985-06-28 | 並列帰環形増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140517A JPH0770930B2 (ja) | 1985-06-28 | 1985-06-28 | 並列帰環形増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622706A JPS622706A (ja) | 1987-01-08 |
| JPH0770930B2 true JPH0770930B2 (ja) | 1995-07-31 |
Family
ID=15270494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60140517A Expired - Lifetime JPH0770930B2 (ja) | 1985-06-28 | 1985-06-28 | 並列帰環形増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770930B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664149B2 (ja) * | 1987-04-22 | 1997-10-15 | 株式会社日立製作所 | 前置増幅器 |
| JP3383398B2 (ja) * | 1994-03-22 | 2003-03-04 | 株式会社東芝 | 半導体パッケージ |
| JPH0964240A (ja) | 1995-08-25 | 1997-03-07 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827213A (ja) * | 1981-08-12 | 1983-02-17 | Matsushita Electric Works Ltd | 温度補償回路 |
| JPS58171106A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | 温度補償回路 |
| JPS6035812A (ja) * | 1983-08-06 | 1985-02-23 | Fujitsu Ltd | 温度補償回路 |
-
1985
- 1985-06-28 JP JP60140517A patent/JPH0770930B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622706A (ja) | 1987-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |