JPS62225025A

JPS62225025A - 積分回路

Info

Publication number: JPS62225025A
Application number: JP61069182A
Authority: JP
Inventors: Noriyuki Yamashita; 紀之山下; Toshitaka Senuma; 瀬沼　俊隆; Kenta Tanaka; 謙太田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-03-27
Filing date: 1986-03-27
Publication date: 1987-10-03
Anticipated expiration: 2009-10-19
Also published as: JPH0683013B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ＩＣ回路内部のコンデンナを用いて構成さ
れた積分回路に関する。

〔発明の概要〕

この発明は、差動アンプの二つの出力端子間にコンデン
サを接続し、差動アンプの二つの出力端子を加算器の入
力端子に第１及び第２のバッファ回路を介して夫々接続
し、加算器から出力端子を導出し、第１のバッファ回路
及び第２のバッファ回路の夫々の出力端子間に抵抗加算
回路を接読し、この抵抗加算回路の出力電圧と基準電圧
の比較出力によりコンデンサの中点電位が所定電圧とな
るように制御するものであり、ダイナミックレンジが拡
大され、この拡大されたダイナミックレンジを有効に利
用できるようにした積分回路である。

〔従来の技術〕

時定数の長い積分回路を実現するためには、積分用のコ
ンデンサの容量を大きくするか、又は充放電電流を小さ
くすることが必要である。従来のＩＣ化された積分回路
では、ｒｃの外部に砥抗及び大容量のコンデンサからな
る時定数回路を接続することにより、時定数を長くして
いた。しかしながら、外付は用の端子（ピン）を設ける
ことは、ＩＣの製造コストの上昇を招く問題がある。Ｉ
Ｃ内部に作られたコンデンサを用いて、時定数を長くで
きる積分回路は、−例として、第６図に示すものが用い
られている。

第６図において、２１が差ｆＪ＋コンデンサし、差動ア
ンプ２１の一方の入力端子に入力端子２２から入力信号
が供給され、その他方の入力端子に基準電圧源２３が接
続されている。差動アンプ２１の定電流源２４がスイッ
チング回路２５によりスイッチングされる。差動アンプ
２１の出力端子にＩｃ内部のコンデンサ２６が接続され
ると共に、差動アンプ２１の出力端子がバッファ回路２
７を介して出力端子２８として導出される。

上述の積分回路の具体的接続を第７図に示す。

トランジスタ３１のベースに入力端子２２が接続され、
トランジスタ３２のベースに基準電圧ｔＪ２３が接続さ
れる。トランジスタ３１及び３２の夫々のコレクタと電
源端子３３間にカレントミラー回路のためのダイオード
接続のトランジスタ３４゜３５及びトランジスタ３６．
３７が接続されている。トランジスタ３１及び３２のエ
ミッタ共通接続点に、定電流源３８．ダイオード接続の
トランジスタ３９及びトランジスタ４０からなる定電流
源が接続される。このトランジスタ４０のベース及び接
地間にスイッチングトランジスタ４１が挿入される。ス
イッチングトランジスタ４１のベースに端子４２からス
イッチングパルスが供給される。スイッチングパルスが
高レベルの時にスイッチングトランジスタ４１がオンし
て、差動アンプに対する定電流の供給が遮断される。更
に、トランジスタ３１のコレクタ及び接地間にコンデン
サ２６が挿入され、バッファ回路２７を介して出力端子
２８が導出される。

入力電圧と基ａ￥雷電圧の差に応じた充放電電流がコン
デンサ２６に供給される。かかる積分回路の時定数を長
くするためには、コンデンサ２６の容量を大きくするこ
と並びにコンデンサ２６の充放電電流を小さくすること
が必要であった。

〔発明が解決しようとする問題点〕

ＩＣ内部に形成されるコンデンサ２６の容量は、コスト
及びプロセス上の点から８０（ｐＦ）程度が大きさの限
界であった。また、スイッチングされる定電流は、第７
図に示す構成では、スイッチングされるトランジスタ４
０のコレクタ電流がトランジスタ３１のコレクタ・エミ
ッタ間を介して、コンデンサ２６に伝わるので、スイッ
チングされる定電流の値を小さくできず、例えば８０　
（ｎＡ）程度が微少にできる限界であった。従って、時
定数がこれらの値により制約を受けて充分に長くできな
かった。更に、出力のダイナミックレンジは、差動アン
プの出力のダイナミックレンジと等しいものであった。

従って、後段にＶＣＯ（電圧制御型発振２Ｓ）を接続す
る場合に、ＶＣＯの（制御電圧−発振周波数）の特性の
バラツキを吸収することが充分にできない欠点があった
。

このような問題点を解決するために、バランス型の積分
回路が提案されている。このバランス型の積分回路に依
れば、出力のダイナミックレンジが拡大され、ｖＣＯの
特性のバラツキに対処することができる。しかしながら
、コンデンサの中点電位がダイナミックレンジの中央の
電位に等しくないと、ダイナミックレンジを有効に利用
することができない。

従って、この発明の目的は、バランス型の積分回路にお
いて、コンデンサの中点電位が常にダイナミックレンジ
の中央の電位に位置するように制御され、ダイナミック
レンジを有効に利用することができるようにされた積分
回路を提供することにある。

〔問題点を解決するための手段〕

この発明は、一方の出力端子と他方の出力端子との間に
コンデンサが接続された差動アンプと、差動アンプの一
方の出力端子と一方の入力端子とが第１のバッファ回路
を介して接続されると共に、差動アンプの他方の出力端
子と他方の入力端子とが第２のバッファ回路を介して接
続され、出力信号が取り出される加算器と、第１のバッ
ファ回路及び第２のバッファ回路の夫々の出力端子間に
接続された抵抗加算回路と、抵抗加算回路の出力電圧を
基準電圧と比較し、コンデンサの中点電位が出力ダイナ
ミックレンジの中央電位となるように制御する中点制御
回路とを備えた積分回路である。

〔作用〕

差動アンプの逆相の出力端子間にコンデンサが接続され
ているので、出力のダイナミックレンジが従来の積分回
路に比して２倍となる。また、中点制御回路によって、
コンデンサの中点電位がダイナミックレンジの中央電位
に等しくされるので、ダイナミックレンジが有効に利用
される。従って、後段にＶＣＯを接続する場合には、Ｖ
ＣＯの特性のバラツキに対処することが可能となる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、コンデンサを含む全ての素子が
ＩＣに内蔵されたものである。この一実施例の説明は、
下記の項目の順序でなされる。

ａ、バランス型積分回路す、ＡＦＣ回路のフィルタへの適用例Ｃ０実施例の接続ａ、バランス型積分回路第１図は、バランス型積分回路の構成を示し、第１図に
おいて、１で示す差動アンプの一方の入力端子が入力端
子２として導出され、差動アンプ１の他方の入力端子に
基準電圧源３が接続される。

差動アンプ１に供給される定電流は、定電流源４で発生
した定電流をスイッチング回路５によりスイッチングし
たものである。

差動アンプ１の一方の出力端子とその他方の出力端子の
間にコンデンサ６が挿入される。差動アンプｌの一方の
出力端子がバッファ回路７を介して加算器９の一方の入
力端子に接続され、差動アンプ１の他方の出力端子がバ
ッファ回路８を介して加算器９の他方の入力端子に接続
される。加算器９の出力端子が出力端子１０として導出
される。

加算器９は、電流出力を発生する。

上述の積分回路において、コンデンサ６の両端には、差
動アンプ１の逆相の出力信号が供給されるので、コンデ
ンサ６の中点は、交流的に接地点となる。従って、第１
図に示す回路接続は、第２図に示す等価回路で表すこと
ができる。コンデンサ６の値をＣとすると、第２図にお
ける分割されたコンデンサ６Ａ及び６Ｂの値は、２Ｃと
なる。

差動アンプ１の一方の出力端子に＋ＩＶの出力電圧が発
生する時には、その他方の出力端子に一１■の出力電圧
が発生する。逆に、一方の出力端子に＋１■の出力電圧
が発生する時には、他方の出力端子に−ＩＶの出力電圧
が発生する。従って、出力のダイナミックレンジが＋２
■となり、従来の積分回路の２倍に拡大することができ
る。

ｂ、ＡＦＣ回路のフィルタへの適用例第３図は、上述の積分回路をへＦＣ回路のフィルタに通
用した一例の構成を示す。ＡＦＣ回路は、回転ヘッド型
ＶＴＲにおける記録回路中に設けられ、搬送色信号を低
域変換色信号に変換するための変換用キャリア信号を発
生するために用いられる。ＡＦＣ回路には、中心周波数
が３７８ｆ、（ｆＨ：水平走査周波数）のＶＣＯが設け
られ、このＶＣＯの出力信号を（１／８）に分周するこ
とにより、７４３　（ｋｌｌｚ）の変換用キャリア信号
が形成される。また、ｖｃｏの出力信号を分周した信号
と水平同期信号とがＡＦＣ検出回路により位相比較され
、位相比較出力がローパスフィルタを介してＶＣＯに制
御電圧として供給される。この場合、ＶＣＯの出力信号
と水平同期信号の位相が大きくずれる場合には、第３図
において、２０で示すＡＦＣＩＤ回路により、ＶＣＯの
制御電圧が強制的に高く又は低くされる。

第３図において、１８で示す入力端子にＡＦＣ検出回路
からのＡＦＣエラー信号が供給され、こ（７）ＡＦＣエ
ラー信号がローパスフィルタ１９を介して加算回路９に
供給される。ローバスフィルタｌ９の出力信号が加算回
路１２に供給される。加算回路１２の出力信号が差動ア
ンプ１１の一方の入力端子に供給される。差動アンプ１
１．定電流源１４．スイッチング回路１５．　コンデン
サ１６及びバッファ回路１７は、従来と同様の積分回路
を構成している。バッファ回路１７の出力端子と加算回
路１２との間にアッテネータ１３を含む負帰還路が設け
られている。

バッファ回路１７の出力信号が加算回路９に供給される
と共に、差動アンプ１の一方の入力端子に供給される。

差動アンプ１により、第１図に示すのと同様の積分回路
が構成される。この積分回路の出力信号が加算回路９に
供給される。ＡＦＣＩＤ回路２０において形成されたＩ
Ｄエラー信号がＡＦＣエラー信号に対して加算される。

このＩＤエラー信号は、コンデンサ６の両端に電流加算
により加算されると共に、引き込みを早めるために、前
段の積分回路の差動アンプ１１の他方の入力端子に電圧
加算により加算される。

上述の第３図に示すフィルタは、初段の口〒バスフィル
タ１９の第４図においてａで示すローパス特性と差動ア
ンプ１１からなる積分回路のｂで示すローパス特性と差
動アンプ１からなる積分回路のＣで示すローパス特性と
を合成した周波数特性を有する。ローパス特性すの減衰
傾度が−６（ｄＢｌｏｃｔ）とされ、ローパス特性Ｃの
減衰傾度が−１２（ｄＢｌｏｃｔ）とされる。ローパス
特性ａ及びｂにより、ラグリードフィルタと同様の特性
が実現される。また、差動アンプ１からなる積分回路は
、時定数が長＜、減衰傾度が大きい特性を有しており、
直流帰還ループがこの積分回路により形成される。ＶＴ
Ｒの再生回路に設けられるＡＰＣ回路は、上述のＡＦＣ
回路と同様に構成される。

Ｃ０実施例の接続上述の第１図に示す積分回路を用いたこの発明の一実施
例の接続を第５図に示す、ＡＦＣエラー信号等の入力信
号が供給される入力端子２は、一対のダーリントン接続
を用いた差動アンプ５５に供給され、差動の信号電流に
変換される。

電源ライン５１及び接地ライン５３間に定電流源５８と
ダイオード接続のトランジスタ５６及び５７の直列接続
が挿入され、トランジスタ５６及び５７の接続点に差動
の信号電流の一方の信号電流が供給される。定電流源５
８及びトランジスタ５６の接続点がトランジスタ５９の
ベースに接続される。トランジスタ５９のコレクタが電
源ライン５１に接続され、トランジスタ５９のエミッタ
が定電流源６０を介して接地されると共に、抵抗６１を
介してトランジスタ６４のベースに接続される。このト
ランジスタ６４のベースがトランジスタ６２のコレクタ
・エミッタ間を介して接地される。トランジスタ６２の
ベースには、端子６３からスイッチングパルスが供給さ
れる。スイッチングパルスがハイレヘルの時にトランジ
スタ６２がオンしてトランジスタ６４がオフする。

差動アンプ５５の他方の出力端子に取り出された他方の
信号電流は、上述の一方の信号電流に関する構成と同様
の回路構成を介してトランジスタ７４のベースに供給さ
れる。つまり、トランジスタ５６．５７，５９．６２と
対応するトランジスタ６６．６７．６９．７２が設けら
れ、定電流源５８及び６０と対応する定電流源６８及び
７ｏが設けられ、抵抗６１と対応する抵抗７１が設けら
れている。

トランジスタ６４及び７４の夫々のエミッタが接地され
、夫々のコレクタ間にコンデンサ６が挿入される。また
、トランジスタ６４及び７４の夫々のコレクタがトラン
ジスタ７５及び７６の夫々のコレクタに接続される。ト
ランジスタ７５及び７６の夫々のベースに所定の直流電
圧源７７が接続される。トランジスタ７５及び７６の夫
々のエミッタがトランジスタ７８及び７９のコレクタ・
エミッタ間を介して電源ライン５２に接続される。

コンデンサ６の両端に取り出された差動の出力電圧の一
方の出力電圧がダーリントン接続８１及び定電流源８２
からなるエミッタホロワ接続に供給され、このエミッタ
ホロワ接続の出力信号がトランジスタ８３．レベルシフ
トダイオードとしてのトランジスタ８４及び定電流源８
５からなるエミッタホロワ接続を介してトランジスタ８
６のべ−スに供給される。トランジスタ８６のエミッタ
が抵抗８７を介して接地されると共に、そのコレクタが
電源ライン５１に接続される。

コンデンサ６の両端に取り出された差動の出力電圧の他
方の出力電圧に関して、上述の一方の出力電圧と同様の
接続が設けられている。つまり、ダーリントン接続９１
及び定電流源９２によりエミッタホロワ接続が構成され
、トランジスタ９３゜ダイオード接続のトランジスタ９
４及び定電流源９５により他のエミッタホロワ接続が構
成され、他のエミッタホロワ接続を介された出力電圧が
トランジスタ９６のベースに接続される。トランジスタ
９６のエミッタが抵抗９７を介して接地されると共に、
そのコレクタが電源ライン５１に接続される。

トランジスタ８６及びトランジスタ９６は、エミッタホ
ロワトランジスタであり、これらのトランジスタ８６及
び９６の夫々のエミッタから差動の出力電圧が取り出さ
れる。また、中点制御のために、トランジスタ８６及び
９６の互いのエミッタが等しい値の抵抗８８及び９８を
介して接続され、抵抗８８及び９８の接続点から中点電
位が取り出される。この抵抗８８及び９８は、抵抗加算
回路を構成する。

この中点電位が差動アンプ１００の一方のトランジスタ
１０１のベースに供給される。差動アンプ１００の他方
のトランジスタ１０２のベースには、中点電位の制御さ
れるべき電位と対応する基準電圧源１０３が接続されて
いる。１０４は、差動アンプ１００の定電流源である。

トランジスタ１０１のコレクタが電源ライン５２に接続
され、トランジスタ１０２のコレクタがトランジスタ１
０５のコレクタに接続される。トランジスタ１０５のエ
ミッタは、電源ライン５２に接続される。

このトランジスタ１０５のベースは、前述のトランジス
タ７８及び７９のベースと共通に接続され、カレントミ
ラー回路が構成される。トランジスタ１０６は、ｈ２．
（エミッタ接地電流増幅率）キャンセルのために接続さ
れている。

また、トランジスタ８６及び９６の夫々のエミッタから
取り出された出力電圧がギルバート型の加算回路を構成
するトランジスタ１１１及び１１２のベースに供給され
る。トランジスタ１１１及び１１２は、差動アンプを構
成し、夫々のコレクタがトランジスタ１１３及び１１４
のエミッタに接続される。トランジスタ１１３及び１１
４のベースには、共通の直流電圧源１１５が接続され、
トランジスタ１１３及び１１４の夫々のコレクタが電源
ライン５２に接続される。

トランジスタ１１１及び１１２のコレクタがトランジス
タ１１６及び１１７のベースに接続され、トランジスタ
１１６及びトランジスタ１１７のエミッタ共通接続点に
定電流源が接続される。トランジスタ１１６のコレクタ
が電源ライン５２に接続され、トランジスタ１１７のコ
レクタがダイオード接続のトランジスタ１１８を介して
電源ライン５２に接続される。トランジスタ１１７のコ
レクタに取り出される加算出力電流がトランジスタ１１
８及びトランジスタ１１９を介して出力端子１０に取り
出される。

上述のこの発明の一実施例において、差動アンプ５５に
より取り出される差動の信号電流は、入力端子２に加わ
る入力電圧と基準電圧との差に対応したものとなる。こ
の差動の信号電流は、（ｌ／ｘ）倍の微少な電流に夫々
変換されて、トランジスタ６４及び７４のコレクタ電流
となる。

トランジスタ５６のベース・エミッタ間電圧をＶＳ！＋
　とじ、トランジスタ５７のベース・エミッタ間電圧を
ＶＩＥ□とし、定電流源５８の定電流を■、とし、定電
流源６０の定電流をｘｌ、とし、トランジスタ５９のベ
ース・エミッタ間電圧を■１１Ｅ３とし、トランジスタ
６４のベース・エミッタ間電圧を■。４とし、トランジ
スタ６４のオン時に流れる定電流を■。とすると、トラ
ンジスタ６１のベース電位Ｖａ及びトランジスタ５９の
エミッタ電位ｖｂは、次式の関係を有する。

（ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子の電荷
、■、：飽和電流）上式から、（■。＝Ｉ、／ｘ）となる。従って、（Ｘ＞
１）とすることにより、■、の（１／Ｘ）に小さくされ
た電流■。をトランジスタ６４に流すことができる。電
流■。をオフさせる場合には、トランジスタ６２がオン
される。

差動の信号電流の他の信号電流も、同様に（ｌ／　ｘ　
）に小さくされて、トランジスタ７４を流れる。また、
トランジスタ６４及び７４の夫々のコレクタに直接コン
デンサ６が接続されているので、スイッチング速度が速
くなり、トランジスタ６４及び７４のコレクタ電流は、
微少な電流、例えば４０（ｎ＾〕とすることができる。

従って、時定数を従来に比して長くすることが可能とな
る。

また、コンデンサ６の中点電位が常にダイナミックレン
ジの中央の電位に位置するような制御がなされ、出力の
ダイナミックレンジを有効に利用することができる。第
５図に示すように、コンデンサ６の両端の夫々の直流電
位をＶＡ、Ｖ、とし、トランジスタ８６及び９６の夫々
のエミッタ電位（直流電位）を■い■。とじ、基準電圧
ｉｌｌ！Ｘ１ｏ３による基準電圧をＶｒとして、中点制
御について以下に説明する。

電位■、及び■８は、直流的に等しく、また、電位ＶＡ
及びＶａは、エミッタホロワ接続の′ａ敗のトランジス
タのベース・エミッタ間を介してトランジスタ８６及び
９６のエミッタに伝達されるが、ベース・エミッタ間電
圧がキャンセルされることにより、（ＶＡ　＝　Ｖｍ　
＝　Ｖｃ　＝　Ｖｎ　）となる。

抵抗８８及び抵抗９８の値が等しくされ、両者の接続点
の電位を■えとする。コンデンサ６の中点電位の制御さ
れるべき電位をＶｔとし、（Ｖ　ｔ　＝Ｖｒ）とする。

通常動作時では、信号電流により、電圧変化Ｖαが生じ
ると、（ＶＡ　＝Ｖｔ＋Ｖα、ｖｉ　＝ｖｔ−Ｖα）と
なる。従って、ＶＥ　＝’Ａ　（Ｖａ　＋Ｖａ　）　＝’Ａ　（Ｖｃ　
＋Ｖｏ　）　＝Ｖ　Ｌ（Ｖｔ＝Ｖｒ）であるので、差動
アンプ１００のトランジスタ１０１及び１０２がバラン
スする。

定電流［１０４の定電流を２Ｉｚとすると、トランジス
タ１０５，７８．７９によって、トランジスタ７５及び
７６の夫々には、定電流■。が流れ、トランジスタ６４
及び７４の電流と夫々バランスするように制御される。

また、ＶＡ及びＶ、が共にＶａだけ電位が上昇した場合
には、即ち、ＶＡ　＝ＶＬ＋Ｖα十Ｖβ Ｖ、＝Ｖｔ−Ｖα＋■β の場合には、Ｖ、＝Ｖｔ→−Ｖβ となる。トランジスタ１０１のベース電位がＶβ上昇す
ることにより、トランジスタ７５及び７６を流れる電流
が共に、Ｉ２より減少する。そのため、電位ＶＡ及び■
、が下げられ、電位の上界■βが抑えられる負帰還がか
かる。

更に、ＶＡ及びＶ６が共に、Ｖａだけ電位が下がった場
合も、上述と逆に、トランジスタ７５及び７Ｇを流れる
電流が共にＩ２より増加することにより、電位の低下Ｖ
βが抑えられる負帰還がかかる。

上述のようにして、コンデンサ６の中点電位■ｔは、常
に（Ｖｔ＝Ｖｒ）に制御され、ダイナミックレンジの中
央に保持される。

なお、第５図では省略されているが、ＡＦＣＩＤ回路２
０（第３図参照）からのＩＤエラー信号は、コンデンサ
６の両端に電流加算でもって加算される。

〔発明の効果〕

この発明に依れば、バランス型の構成とすることにより
、出力のダイナミックレンジをバランス型でない構成の
２倍とすることができる。然も、コンデンサの中点電位
を常にダイナミックレンジの中央の電位に制御すること
により、ダイナミックレンジを有効に拡大することがで
きる。従って、ＡＦＣ回路或いはＡＰＣ回路のように、
ＶＣＯの制御信号を発生する時に、ＶＣＯの発振周波数
の変化幅が２倍となり、■ｃｏの特性のバラツキに対処
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に用いたバランス型の積分
回路の接続図、第２図はこの積分回路の等価回路を示す
接続図、第３図及び第４図はこの発明をＡＦＣ回路のフ
ィルタに適用した時の構成を示す接続図及び周波数特性
の路線図、第５図はこの発明の一実施例の接続図、第６
図は従来の積分回路の接続図、第７図は従来の積分回路
の具体的接続を示す接続図である。図面における主要な符号の説明１：差動アンプ、　２：入力端子、　４：定電流源、　
６：コンデンサ、　７．８：バソファ回路、９：加算回
路、　ｌＯ：出力端子、　８８．９８：加算用の抵抗、
　　１００：中点制御用の差動アンプ、　　１０３：中
点制御の基準電圧源。バフンスリ素１ｔｒｔｏ外　　　　　　　　　　￥４５
回路第１図　　　　第２因 ’７＋ｌＬｌ、、’Ｆｊａ　　　　　　　　　ｆ第４図

Claims

【特許請求の範囲】

一方の出力端子と他方の出力端子との間にコンデンサが
接続された差動アンプと、上記差動アンプの一方の出力
端子と一方の入力端子とが第１のバッファ回路を介して
接続されると共に、上記差動アンプの他方の出力端子と
他方の入力端子とが第２のバッファ回路を介して接続さ
れ、出力信号が取り出される加算器と、上記第１のバッ
ファ回路及び上記第２のバッファ回路の夫々の出力端子
間に接続された抵抗加算回路と、上記抵抗加算回路の出
力電圧を基準電圧と比較し、上記コンデンサの中点電位
が出力ダイナミックレンジの中央電位となるように制御
する中点制御回路とを備えた積分回路。