KR900004136B1 - 합성비디오신호에 포함된 고주파 디지탈 정보신호 분리 및 고주파 디지탈 동기신호 분리용 집적회로 - Google Patents

Abstract

내용 없음.

Description

합성비디오신호에 포함된 고주파 디지탈 정보신호 분리 및 고주파 디지탈 동기신호 분리용 집적회로

제 1 도는 문자다중 방송에서 데이타 라인을 보인 도면.

제 2 도는 본 발명에 따른 블럭도.

제 3 도는 본 발명에 따른 제 2 도의 블럭도를 구체화한 회로도.

제 4 도는 제 3 도의 본 발명에 따른 실시예의 각 부분동작 파형도.

제 5 도는 본 발명에 따른 제 3 도의 차동증폭기의 설명도.

제 6 도는 본 발명에 따른 제 5 도의 특성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 고주파 버퍼회로 12 : 저주파필터

14 : 샘플앤드홀드회로 16 : 제 1 비교회로

18 : 제 2 비교회로 20 : 제 1 드라이브회로

32 : 증폭회로 34 : 제 1 비교기

36 : 제 2 비교기 38 : 제 2 드라이브회로

본 발명은 문자다중 방송의 수신부에 있어 합성비디오신호에 포함되어 있는 고주파 디지탈 정보신호 분리 및 고주파 디지탈 동기신호를 분리해 내는데 있어서 고주파 버퍼회로의 특성을 개선시킨 집적회로에 관한 것으로, 특히 문자다중 방송에서 수직블랭킹 기간중 포함된 동기신호 및 텔레텍스트(Teletext) 데이타를 분리해 내는 집적회로에 관한 것이다.

텔레텍스트에서 사용되고 있는 문자 또는 도형 정보가 실려있는 합성비디오신호는 제 1 도에 도시한 바와같이 수평동기신호기간(T1)과 칼라버어스트 신호기간(T2)와 데이터 라인(T5)으로 구성되며, 상기 데이타라인(T5)은 동기클럭과 프레이밍 코오드(Framing Code)로 구성된 동기신호기간(T3)과 각종 디지탈 정보신호를 포함하는 데이터 패킷트 기간(T4)으로 구성된다. 따라서 문자다중 방송을 수신하는 텔레비젼 수상기의 텔레텍스트시스템은 상기 데이타 라인에 실려있는 모든 디지탈 정보신호 및 동기신호를 분리하여 고도의 안정된 방법으로 정보신호를 분리해 내는 회로가 필요하게 된다. 종래 방식으로는(특허출원 제 86-7137) 전송 주파수가 높아짐에 따라 정확한 데이타 정보신호 분리 및 디지탈 동기신호를 분리해 낼 수 없었으며, 전압 마아진(Margin)의 여유도 및 신호의 왜율이 크게되는 결점이 있었다.

따라서 본 발명의 목적은 고주파의 디지탈 정보신호를 왜율과 위상차 없이 입력하여 합성비디오신호에 실려있는 데이타 라인의 고주파 디지탈 정보신호 및 동기신호를 정확히 분리해 내고, 집적회로에서 소모되는 소비전류를 줄임과 동시에 전원 마아진에 대해서도 여유도를 가질 수 있는 회로를 제공하는데 있다.

따라서 상기 목적을 수행하기 위한 본 발명은 제 1 입력단을 통해 입력하는 합성비디오신호중 고주파의 디지탈 정보신호를 위상차와 왜율없이 출력하는 고입력 임피던스를 고주파 버퍼회로와, 상기 고주파 버퍼회로를 통과한 상기 합성비디오신호중 수평동기신호를 여과하여 출력하고 고주파의 정보신호를 차단시키는 저주파필터와, 상기 저주파필터에서 출력하는 저주파동기신호를 제 2 입력단을 통해 입력하는 중앙처리장치(CPU)의 출력 샘플링회로에 의해 샘플링하여 샘플링신호를 출력하는 샘플링앤드홀드와, 상기 샘플링앤드홀드회로에서 출력하는 샘플링신호와 상기 고주파 버퍼회로에서 출력하는 신호를 비교하는 제 1 비교회로와, 상기 제 1 비교회로의 비교전압을 입력하고, 후술하는 제 1 드라이브회로의 구동포화 직류레벨을 결정하여 주는 제 2 비교회로와, 상기 제 2 비교회로의 출력신호에 따라 "온" 또는 "오프"동작을 하여 TTL 레벨의 펄스로 출력하는 제 1 드라이브회로와, 상기 고주파 버퍼회로의 출력신호중 디지탈 동기신호만을 공진시켜 증폭하는 증폭회로와, 상기 증폭회로에서 증폭된 디지탈 동기신호를 비교전압과 비교하여 소정의 직류레벨에서 디지탈 동기신호를 출력하는 제 1 비교기와, 상기 제 1 비교기의 출력신호를 입력하여 상기 제 1 비교기에서 출력하는 출력신호의 직류레벨의 하부신호만을 출력하는 제 2 비교기와, 상기 제 2 비교기의 출력에 따라 TTL 레벨의 디지탈 동기신호를 출력하는 제 2 드라이브회로로 구성함을 특징으로 한다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제 2 도는 본 발명에 따른 문자다중 방송의 합성비디오신호에 포함되어 있는 데이타 라인의 디지탈 정보신호분리 집적회로의 블럭도로서, 제 1 입력단(22)을 통해 입력하는 합성비디오신호중 고주파의 디지탈 정보신호를 위상차와 왜율없이 출력하는 고입력 임피던스를 갖도록 하는 고주파 버퍼회로(10)와, 상기 고주파 버퍼회로(10)의 출력 상기 합성비디오신호중 수평동기신호를 여과하여 출력하고 고주파의 정보신호를 차단시키는 저주파필터(12)와, 상기 저주파필터(12)에서 출력하는 수평동기신호를 제 2 입력단(24)을 통해 중앙처리장치(CPU)에서 출력하는 샘플링신호에 의해 샘플링하고 상기 샘플링된 신호를 출력하는 샘플앤드홀드회로(14)와, 상기 샘플앤드홀드회로(14)에서 출력하는 샘플링신호와 상기 고주파 버퍼회로(10)에서 출력하는 신호를 비교하는 제 1 비교회로(16)와, 상기 제 1 비교회로(16)의 비교전압을 입력하고 후술하는 제 1 드라이브회로(20)의 구동포화직류 레벨을 결정하여 주는 제 2 비교회로(18)와, 상기 제 2 비교회로(18)의 출력신호에 따라 온 또는 오프 동작을 하여 TTL 레벨의 펄스로 출력하는 제 1 드라이브회로(20)와, 상기 고주파 버퍼회로(10)의 출력신호중 디지탈 동기신호만을 공진시켜 증폭하는 증폭회로(32)와, 상기 증폭회로(32)에서 증폭된 디지탈 동기신호를 비교전압과 비교하여 소정의 직류레벨에서 디지탈 동기신호를 출력하는 제 1 비교기(34)와, 상기 제 1 비교기(34)의 출력신호를 입력하여 상기 제 1 비교기(34)에서 출력하는 출력신호의 직류레벨의 하부신호만을 출력하는 제 2 비교기(36)와, 상기 제 2 비교기(36)의 출력에 따라 TTL 레벨의 디지탈 동기신호를 출력하는 제 2 드라이브회로(38)로 구성된다.

따라서 본 발명은 제 1 입력단(22)을 통해 데이터가 실려있는 합성비디오신호가 입력하게 되면, 고주파 버퍼회로(10)는 상기 합성비디오신호내의 고주파 디지탈 정보신호를 왜율과 위상차 없이 출력시킨다. 따라서 제 1 입력단(22)으로 입력하는 신호와 동일한 파형을 갖는 출력신호가 상기 고주파 버퍼회로(10)에서 출력하여 저주파필터(12)로 입력함과 동시에 제 1 비교회로(16)로 입력한다. 상기 저주파필터(12)는 상기 고주파 버퍼회로(10)를 통해 입력하는 합성비디오신호중 저주파성분이 되는 수평동기신호만을 통과시키고, 그 이외의 고주파성분을 차단시킨다. 샘플앤드홀드(14)는 상기 합성비디오신호중 수평동기시간에만 펄스를 출력하도록 하는데, 이는 중앙처리장치(CPU)로부터 샘플링 펄스를 제 2 입력단(24)으로 입력하고, 상기 제 2 입력단(24)으로 입력되는 샘플링 펄스에 의해 스위칭 작용으로 상기 저주파필터(12)로부터 출력하는 수평동기신호를 받아 적당한 형태의 신호로 출력한다. 따라서 제 1 비교회로(16)는 상기 샘플앤드홀드회로(14)의 출력신호보다 큰 신호 즉, 디지탈 정보신호를 출력한다. 제 2 비교회로(18)는 제 1 비교회로(16)에서 설정하는 입력직류레벨에 상기 제 1 비교회로(16)에서 출력하는 디지탈 정보신호가 음으로 실린 신호를 입력하여 상기 직류레벨에서 제 1 드라이브회로(20)를 "온"시키고, 상기 직류레벨보다 낮은 입력신호에 대해서는 제 1 드라이브회로(20)를 "오프"시켜 레벨을 갖는 디지탈 정보신호만을 분리해 내는 회로가 된다. 따라서 제 1 드라이브회로(20)는 제 2 비교회로(18)에서 출력하는 디지탈 정보신호에 따라 온, 오프 동작을 함으로써, TTL레벨의 펄스로 정형된 디지탈 정보신호를 출력하게 된다. 상기 고주파 버퍼회로(10)를 거친 합성비디오신호는 공진회로를 갖는 증폭회로(32)에 의해 합성비디오신호의 데이타 패킷트내의 디지탈 동기신호를 공진시켜 상기 디지탈 동기신호만을 증폭하여 출력한다. 상기 검출된 디지탈 동기신호는 제 1 비교기(34)에 입력하여 소정의 직류레벨상에 상기 증폭된 디지탈 동기신호에 실려 출력하게 되며, 상기 제 1 비교기(34) 출력신호는 제 2 비교기(36)에 입력하여 상기 직류레벨로 제 2 드라이브회로(38)를 포화상태로 하는 바이어스전압으로 사용하므로서, 상기 직류레벨보다도 큰 전압에 대해서는 상기 제 2 드라이브회로(38)는 포화되어 도통되므로서 "0"레벨의 출력전압을 얻고, 상기 직류레벨보다 작은 전압에 대해서는 제 2 드라이브회로(38)를 오프시켜 "1"레벨의 출력전압을 얻으므로서 디지탈 동기신호를 분리 출력할 수 있게 된다.

제 3 도는 제 2 도의 본 발명에 따른 합성비디오신호에 포함된 디지탈 정보신호 분리 및 디지탈 동기신호를 분리해 내는 회로의 블럭도를 구체화한 실시예의 회로도로서, 도면중 R1-R37은 저항이며, C1-C6은 캐패시터이고, Q1-Q55는 트랜지스터이며, D1은 다이오드, ZD1-ZD4는 제너다이오드이며, Vcc는 전원전압이고, V_BB는 5볼트전원이다. 도면중 캐패시터(C1)와 저항(R1,R2,R34 및 R35)과 트랜지스터(Q1-Q7)로 구성된 부분이 제 2 도의 고주파 버퍼회로(10)에 대응하며, 저항(R3,R4,R6,R36 및 R37)과 캐패시터(C2 및 C3)와 트랜지스터(Q8-Q15)로 구성된 부분이 저주파필터(12)에 대응하고, 저항(R5,R7,R8 및 R10-R12)과 캐패시터(C4) 및 트랜지스터(Q16-Q30)로 구성된 부분이 샘플앤드홀드회로(14)에 대응하며, 저항(R9 및 R13-R15)과 다이오드(D1) 및 트랜지스터(Q31-Q34)로 구성된 부분이 제 1 비교회로(16)에 대응하고, 저항(R16,R17)과 트랜지스터(Q35-Q39)와 제너다이오드(ZD1,ZD2)로 구성된 부분이 제 2 비교회로(18)에 대응하며, 저항(R18-R20)과 트랜지스터(Q40,Q41)로 구성된 부분이 제 1 드라이브회로(20)에 대응한다. 캐패시터(C5-C7)과 코일(L1) 및 트랜지스터(Q42-Q44)로 구성된 부분이 증폭회로(32)에 대응하며, 저항(R22-R28)과 트랜지스터(Q45-Q48)로 구성된 부분이 제 1 비교기(34)에 대응하며, 저항(R29,R30)과 제너다이오드( ZD3,ZD4) 및 트랜지스터(Q49-Q53)로 구성된 부분이 제 2 비교기(36)에 대응하고, 저항(R31-R33)과 트랜지스터(Q54,Q55)로 구성된 부분이 제 2 드라이브회로(38)에 대응한다.

한편, 제 4 도는 본 발명의 실시예인 제 3 도 각 부분의 동작파형도를 나타낸 도면이다.

이하, 제 3 도의 본 발명에 따른 실시예를 제 4 도의 파형도를 참조하여 상세히 설명한다. 제 4 도에 도시한 바와 같이 합성비디오신호가 제 1 입력단(22)으로 입력하면, 고주파 버퍼회로(10)의 직류차단용 캐패시터(C1)를 통해 트랜지스터(Q1)의 베이스로 입력한다. 고주파 버퍼회로(10)는 트랜지스터(Q1,Q2) 및 저항(R34,R35)으로 구성된 차동증폭기와, 정전류된 능동부하인 트랜지스터(Q4,Q5), 전류원인 트랜지스터(Q6,Q7)와, 에미터 플로워 트랜지스터(Q3)로 구성되어 상기 트랜지스터(Q3) 출력이 트랜지스터(Q2)의 베이스로 입력하는 궤환으로 구성되어 있다.

제 5 도는 제 3 도의 고주파 버퍼회로(10)에 사용되는 차동증폭기의 설명회로도를 나타낸 것으로서, 트랜지스터(Q101,Q102)의 에미터에 전원전압단(Vcc)을 구성시킨 부분은 정전류원 회로이다. 또한 트랜지스터(Q100과 Q103)의 베이스의 입력전압을 각각 V1, V2라 하고, 상기 입력전압의 차를 △Vin이라 하면 하기의 식과 같이 표현된다.

△Vin=V₁-V₂=V_BE1-V_BE2+R_E(I₁-I₂)……………………(1)

여기서 V_BE1은 트랜지스터(Q100)은 베이스-에미터간 전압이며, V_BE2는 트랜지스터(Q103)의 베이스-에미터간 전압이고, I₁,I₂는 각각 트랜지스터(Q100,Q103)의 콜렉터 전류이다. 한편, 동일한 기하학적 구조와 동일 반도체 기판상에 형성되는 트랜지스터(Q100,Q103)의 베이스-에미터간 전압(V_BE1, V_BE2)은 각각 하기와 같이 쓸 수 있다.

여기서

로써 절대온도 T가 주어지면 볼츠만 상수 K와 전하량 q에 의해 값이 주어지는 상수이며, Is는 역포화 전류를 나타낸 것이다. 또한 출력전압차 △V₀는,

이고, I₁+I₂=I이므로 (3)식에 의해 I₁과 I₂를 구하면,

가 된다. 따라서 (1)식과 (4)식에 의해 Vin은 하기와 같이 쓸수있다.

따라서 -V₀〈△V₀〈V₀

이를 도표로 나타내어 제 6 도와 같이 나타낼 수 있다. 즉, 에미터저항 R_E를 추가함으로써 차동증폭기의 전달특성이 입력전압차 △Vin이 커질때 더욱 선형적으로 되며 왜율의 발생원인을 감소시킬 수 있다. 또한 동상잡음제거율(CMRR)은 하기의 식과 같이 쓸 수 있게 된다.

여기서 I_E는 트랜지스터(Q100) 및 (Q103)의 에미터 전류이다. 따라서 저항(R_E)에 의해 동상잡음제거율을 높여 출력단에 나타나는 발진형상의 원인을 제거할 수 있다. 한편, 차동모드에서 상기 저항(R_E)에 의해 궤환이 일어나기 때문에 저항(R_E)의 증가로 차동입력저항은 커지게 된다. 따라서 상기 증폭기는 입력 임피던스가 상기 궤환작용에 의해 높게되며, 입력하는 신호에 의해 4MHz까지는 입력신호를 그대로 출력한다. 그 이상(5MHz 정도)되는 입력신호에 대해서는 공통 에미터 드라이브방식으로 하면 왜율이 발생되는 원인이 되므로 트랜지스터(Q1)과 (Q2)의 에미터에 저항(R34)와 (R35)을 추가하여 상기 에미터 저항에 의해 발생되는 전압 감소분만큼 버퍼회로의 드라이브 전달특성의 선형성을 확장시키는 작용을 하고, 또한 버퍼회로(10)가 정전류원을 가지고 있어, 이 에미터 저항(R34,R35)에 의한 에미터 전류의 상승을 가져옴으로써, 동상잡음제거율(CMRR)을 높여, 고주파의 전송주파수를 정확하고 안정되게 전송한다. 상기 고주파 버퍼회로(10)에서 출력하는 합성비디오신호는 제 1 저주파필터(12)로 입력함과 동시에 제 1 비교회로(16) 및 증폭회로(32)에 입력한다. 제 1 저주파필터(12)는 트랜지스터(Q8)과 (Q9)로 구성되는 차동증폭기에 저항(R3)와 캐패시터(C2) 및 저항(R4)에 캐패시터(C3)로 구성되는 패시브(passive) 저주파필터를 접속하여 캐패시터(C2)를 통해 입력단과 출력단을 궤환시킴으로써 능동형 저주파필터가 된다.

여기서 저항(R4) 및 캐패시터(C3)의 값의 설정에 의해 수평동기신호를 제외한 고주파신호를 차단시키고, 수평동기신호를 출력하여 제 4 도(b)와 같은 파형이 이 능동형 저주파필터에서 출력하게 된다.

상기 능동형 저주파필터(12)에서 트랜지스터(Q12-Q14)로 구성된 정전류원으로 작용하는 부분이며, 그리고 트랜지스터(Q8)과 (Q9)로 구성된 차동증폭기의 출력이 트랜지스터(Q15)을 사용한 에미터 폴러워의 출력이 되어 상기 차동증폭기 트랜지스터(Q9)의 베이스로 궤환시킴으로써, 이 능동형 저주파필터의 입력 임피던스를 높게하였으며, 트랜지스터(Q14)는 상기 트랜지스터(Q15)의 능동부하로 작용한다.

또한, 제 5 도 및 제 6 도에서 상술한 바와 같이 트랜지스터(Q8)의 에미터 저항(R36) 및 트랜지스터(Q9)의 에미터 저항(R37)을 추가하여 고주파 버퍼회로(10)의 작용과 마찬가지로 차동증폭기 역할을 하되, 트랜지스터(Q8)과 (Q9)의 동작 전달특성의 선형성 확장 및 동상 잡음제거율을 높여, 한층 더 정확한 신호를 샘플앤드 홀드회로(14)로 전달시킨다.

따라서 제 4 도(b)와 같은 수평동기신호의 파형을 받아들인 샘플앤드 홀드회로(14)는 트랜지스터(Q19,Q20)으로 구성되는 차동증폭기의 출력을 트랜지스터(Q20)의 베이스로 궤환시킨 버퍼와 트랜지스터(Q17)과 (Q18) 및 저항(R10)으로 구성된 정전류회로를 트랜지스터(Q16)의 스위칭 작용으로 상기 버퍼를 "온" 또는 "오프"시켜 상기 버퍼의 출력을 충전 또는 방전하는 캐패시터(C4)와 트랜지스터(Q23-Q30)과 저항(R11) 및 (R12)로 구성된 버퍼회로로 구성된다.

한편, 제 2 입력단(24)에는 중앙처리장치(CPU)에서 출력하는 수평동기 신호기간에 출력하는 제 4 도(c)와 같은 샘플링신호가 저항(R5)를 통해 트랜지스터(Q16)의 베이스로 입력한다.

따라서 제 4 도(c)의 샘플링신호가 "하이"일때는 상기 트랜지스터(Q16)는 도통되어 상기 트랜지스터(Q16)의 콜렉터는 "로우"상태가 된다. 따라서, 정전류원을 구성하는 트랜지스터(Q18)은 "오프"상태가 되며, 트랜지스터(Q18-Q22)로 구성되는 버퍼는 동작을 하지 않는 "오프"상태로 되고, 캐패시터(C4)에 충전된 전압은 트랜지스터(Q26)의 베이스를 통해 트랜지스터(Q23)과 (Q24) 및 저항(R11)로 구성되는 정전류회로의 트랜지스터(Q24) 및 저항(R11)의 경로로 방전을 하게 된다.

그러나, 이때 방전되는 전류를 저항(R8)와, 저항(R11)의 조정에 의해 아주 미약하게 조정해 놓으므로서 제 4 도(d)와 같은 샘플링신호가 "하이"상태의 기간일때 상기 캐패시터(C4)의 전압변화는 그리 크지는 않다.

한편, 상기 샘플링신호가 "로우"상태일때는 트랜지스터(Q16)은 "오프"상태가 되어, 트랜지스터(Q17)과 (Q18) 및 저항(R10)으로 구성되는 정전류회로는 동작을 하게되며, 따라서 트랜지스터(Q18-Q22)로 구성되는 버퍼도 동작을 하게 된다. 따라서 이때에는 입력전압과 같은 전압이 출력하게 되고, 캐패시터(C4)에는 그 전압이 충전되게 되는데, 이 캐패시터(C4)의 충전값을 크게 설정함으로써 급히 전압을 충전하게 된다. 따라서 제 4 도(d)와 같은 파형이 트랜지스터(Q20)의 베이스에 나타나게 된다.

따라서 제 4 도(d)의 파형은 트랜지스터(Q23-Q30)로 구성되는 버퍼회로를 통해 출력인 트랜지스터(Q30)의 에미터로 출력하여 제 1 비교회로(16)를 구성하는 트랜지스터(Q34)의 베이스인 비반전단자로 입력한다. 동시에 고주파 버퍼회로(10)에서 출력되는 합성비디오 신호는 상기 제 1 비교회로(16)의 반전단자가 되는 트랜지스터(Q3)의 베이스로 입력한다.

제 4 도(e)는 고주파 버퍼회로(10)에서 출력되는 디지탈 정보신호 [제 4 도(a)의 T5구간]와 샘플앤드 홀드회로(14)에서 출력되는 샘플앤드 홀드신호[제 4 도(a)의 T5구간]를 확장하여 나타낸 도면이다. 따라서, 트랜지스터(Q33)의 베이스로 입력하는 제 4 도(e)의 (e)의 파형과 트랜지스터(Q34)의 베이스로 입력하는 제 4 도(e)의 (f)파형은 서로 비교되어 트랜지스터(Q33)의 콜렉터로 상기 (f)파형의 상부에 있는 (e)파형이 반전되어 출력하여 제 2 비교회로(18)를 구성하는 트랜지스터(Q36)의 베이스로 입력된다.

제 2 비교회로(18)를 구성하는 트랜지스터(Q36)의 베이스에 걸리는 직류레벨은 트랜지스터(Q36),(Q40),(Q41)의 베이스-에미터간의 드레쉬홀드 전압과 제너다이오드(ZD2)의 제너전압과 같게되도록 설정시키는데, 이것은 제 1 비교회로(10)의 정전류원으로 작용하는 트랜지스터(Q32)의 콜렉터에 흐르는 정전류(I1)과 저항(R13)의 값에 의해 설정된다. 즉, 트랜지스터(Q33)의 콜렉터에 흐르는 직류전류는 I1/2이 되므로 상기 트랜지스터(Q33)의 콜렉터 직류레벨은

으로 되고, 따라서, 저항(R13)을 조정하여 상기 트랜지스터(Q36)의 베이스 직류레벨을 조절할 수 있게 된다. 트랜지스터(Q35)측도 마찬가지이다.

따라서 제 2 비교회로(18)는 차동증폭용 트랜지스터(Q35)와 (Q36)의 에미터에 각각 제너다이오드(ZD1)과 저항(R16) 및 제너다이오드(ZD2)와 저항(R17)을 통해 트랜지스터(Q37-Q39)로 구성되는 월슨형 정전류회로에 접속한 구성으로 되며, 트랜지스터(Q36)의 베이스에 입력하는 직류레벨에서 제 1 드라이브회로(20)를 구성하는 트랜지스터(Q40)과 (Q41)를 도통시켜, 출력단자(26)의 출력신호를 "로우"으로 하고, 상기 직류레벨보다 낮은 펄스 즉, 제 4 도(e)의 f신호보다 큰 상부의 디지탈 정보신호 e에 대해서는 트랜지스터(Q40)과 트랜지스터(Q41)를 오프시킴으로서, 출력단자(26)에는 저항(R20)을 통해 V_BB의 전압 즉, "1"상태가 출력하게 된다.

따라서 제 4 도의 (f)와 같은 파형이 출력단자(26)에 출력한다. 또한, 제 1 드라이브회로(20)의 저항(R19)는 트랜지스터(Q40)에 과전류가 흐르는 것을 방지하기 위한 보호저항이다. 따라서 입력단자(22)를 통해 입력하는 합성비디오신호는 상기 고주파버퍼회로(10)를 거쳐 왜율과 위상차없이 트랜지스터(Q3)의 에미터로 출력하여 증폭회로(32)를 구성하는 트랜지스터(Q44)의 베이스로 입력하게 된다.

상기 증폭회로(32)는 캐패시터(C5) 및 코일(L1)의 병렬 접속으로 구성되는 공진회로와 트랜지스터(Q42)에 의한 바이어스를 위한 정전류회로 및 고주파 바이패스용 캐패시터(C7)과 직류차단용 캐패시터(C6)로 구성된다.

따라서 트랜지스터(Q44)의 베이스로 입력하는 상기 합성비디오신호는 트랜지스터(Q44)에 의해 증폭되지만 캐패시터(C5)와 코일(L1)로 구성되는 공진회로에 의해 제 4 도(A)에 시간(T3)에 있는 동기 클럭정보만을 공진시켜 증폭을 하여 트랜지스터(Q44)의 콜렉터로 출력한다. 이때 상기 공진회로에 의해 공진되어 증폭 출력된 신호는 상기 디지탈 동기클럭과 같은 주파수를 갖는 사인파와 같은 파형이 전원전압이 Vcc의 직류레벨에 실려 제 4 도 (g)와 같이 트랜지스터(Q44)의 콜렉터에서 출력하게 된다. 따라서 제 4 도(G)의 파형은 직류차단용 캐패시터(C6)를 통해 직류는 차단되고, 교류성분만이 제 1 비교기(34)를 구성하는 트랜지스터(Q45)의 베이스로 입력한다.

제 1 비교기(34)는 같은 저항값을 갖는 저항(R22)과 (R23) 및 저항(R24)로 구성되는 기준전압 공급회로에 의해 전원전압 Vcc의 1/2이 되는 Vcc/2의 기준전압이 트랜지스터(Q45)와 (Q46)의 베이스에 공급되며, 상기 두 트랜지스터는 차동 증폭기로 구성되어 에미터에는 트랜지스터(Q47)와 (Q48)로 구성되는 정전류원이 접속된다. 따라서 트랜지스터(Q45)와 (Q46)의 베이스에 입력하는 신호의 차신호가 증폭되어 출력하게 되는데, 결국 트랜지스터(Q45)의 베이스에 입력하는 교류신호의 반전된 증폭신호가 트랜지스터(Q45)의 콜렉터로 출력하여 제 2 비교기(36)를 구성하는 트랜지스터(Q50)의 베이스로 입력한다.

제 2 비교기(36)는 트랜지스터(Q49)와 (Q50)의 에미터에 제너다이오드(ZD3)와 (ZD4)를 각각 접속하고, 저항(R29) 및 (R30)를 각각 접속한 후 트랜지스터(Q51-Q53)로 구성되는 월슨 정전류원과 접속되는데, 트랜지스터(Q50)의 베이스 전압은 최대일때 제너다이오드(ZD4)의 제너전압과 트랜지스터(Q50,Q54) 및 (R55)의 베이스-에미터간의 드래쉬홀드 전압의 합이되게, 저항(R26)의 값을 조정하여 바이어스 전압의 합이되게 저항(R26)의 값을 조정하여 바이어스 전압을 설정한다. 즉, 트랜지스터(Q47)의 콜렉터의 정전류의 I₀라하면 트랜지스터(Q45)의 콜렉터에 흐르는 직류 바이어스 전류는 I_0/2가 되고 트랜지스터(Q50)의 베이스 직류전압은 Vcc-I_0/2R₂₈으로 된다. 따라서 저항(R26)의 값을 상승한 소정의 전압값과 같게 설정할 수 있다. 따라서 상기와 같은 직류전압이 트랜지스터(Q50)의 베이스에 인가되게 되면, 이 직류전압에 트랜지스터(Q54) 및 (Q55)가 포화되어 도통상태로 된다.

따라서 상기와 같이 설정된 트랜지스터(Q50)의 베이스 전압보다 큰 레벨의 전압은 트랜지스터(Q50)의 베이스와 에미터, 제너다이오드(ZD4), 저항(R30), 트랜지스터(Q54)의 베이스와 에미터, 트랜지스터(Q55)의 베이스와 에미터를 통해 흘러나가게 된다. 따라서 트랜지스터(Q50)의 베이스 파형은 제 4 도(h)와 같이 된다. 여기서 V₀는 상술한 바와 같이 저항값은 저항(R36)의 설정에 의한 제너다이오드(ZD4)의 제너전압과 트랜지스터(Q50),(Q54) 및 (Q55)의 각 베이스-에미터간의 드레쉬홀드 전압의 합과 같은 직류전압의 값이 된다.

따라서, 제 4 도의 (h)에 나타낸 바와 같이 트랜지스터(Q50)의 베이스 전압이 상기 V₀전압보다 낮아지면, 제 2 드라이브회로(38)의 출력 트랜지스터(Q54)는 "오프"상태가 되므로 출력단자(40)에는 V_BB의 전압이 출력하고, 트랜지스터(Q50)의 베이스 전압이 V₀가 되면 트랜지스터(Q54) 및 (Q55)가 도통상태가 되므로 풀업(pull-up) 저항(R33)에 의해 출력단자(40)에는 "로우"의 전압이 출력한다. 여기서 저항(R32)는 트랜지스터(Q54)에 흐르는 과전류를 방지하는 저항이다.

따라서 제 4 도 (i)와 같은 구형펄스를 얻게 되는데, 이것이 제 4 도 (a)의 시간 T3내에 있는 디지탈 동기신호인 동기클럭이 된다. 본 발명에서는 제 2 비교회로(18)를 사용하여 제 2 비교회로(18)에 제너다이오드(ZD1,ZD2)와 정전류회로가 되는 트랜지스터(Q37-Q39)를 사용함으로서 제 1 드라이브회로(20)를 구동하는 소모전류를 줄임으로서 소비전력을 절감할 수 있게 되며, 오프세트(offset)변동에 대한 안정화를 기할 수 있게된다.

또한 제 1 입력단(22)에 저항(R1,R2)와 트랜지스터(Q1-Q7)로 구성되는 고주파버퍼회로(10)에 저항(R34,R35)를 추가하여 버퍼회로의 드라이버 전달특성의 선형성 확장 및 동상잡음율을 높여 입력하는 합성비디오신호를 위상차와 왜율없이 안정된 신호를 전달시킬 수 있게 된다.

또한 저주파필터(12) 부분의 트랜지스터(Q8)과 (Q9)의 에미터에도 저항(R36,R37)을 추가하여 고주파 버퍼회로에서 출력하는 신호가 저항(R4)와 캐패시터(C3)로 구성된 저주파필터를 거쳐 트랜지스터(Q15)에 에미터에서 출력하여 캐패시터(C2)를 통해 궤환되는 신호에 대해 고주파 버퍼회로(10)의 전달특성과 같이 트랜지스터(Q8)과 (Q9)의 드라이브 전달특성의 선형성 확장 및 동상잡음제거율을 재차높여 샘플앤드홀드회로(14)로 입력하는 신호를 왜율없이 정확하게 전달시킬 수 있게 된다.

또한 고주파 디지탈 동기신호를 왜율 및 위상차없이 입력하여 동기클럭을 분리할 수 있으며, 트랜지스터(Q50)의 베이스 직류레벨을 높이고, 트랜지스터(Q51-Q53)으로 구성되는 정전류회로를 적용함으로써, 전원전압 공급마진을 개선할 수 있으며, 동시에 소비전류를 줄임으로써 전력소모를 적게한 점과 디지탈 정보신호 분리 및 디지탈 동기신호 분리기능을 한 시스템으로 집적함으로서 원가 및 공수를 절감하는 효과를 얻을 수 있다.

Claims (1)

1. 문자 다중방송의 텔레비젼 수상기의 디지탈 정보신호 분리회로에 있어서, 제 1 입력단(22)을 합성비디오 신호 입력으로 하고 차동증폭용 트랜지스터(Q1,Q2)와 상기 트랜지스터(Q1,Q2)의 에미터에 저항(R34,R35)을 접속하고 상기 트랜지스터(Q1,Q2)의 콜렉터에 능동부하 정전류원의 트랜지스터(Q4,Q5)를 연결하며, 상기 트랜지스터(Q5)의 콜렉터 트랜지스터(Q3)를 접속하며 상기 트랜지스터(Q3)의 에미터가 상기 트랜지스터(Q2)의 베이스로 궤환되도록 하는 고주파 버퍼회로(10)와, 상기 고주파 버퍼회로(10)의 출력을 차동증폭용 트랜지스터(Q8,Q9)의 베이스에 입력하고 상기 트랜지스터(Q8,Q9)의 에미터에 저항(R36)(R37)로 접속하여 입력되는 신호를 재차증폭을 하는 저주파필터(12)와, 상기 저주파필터(12)에서 출력하는 저주파수평동기 신호를 제 2 입력단(24)으로 입력하는 중앙처리장치(CPU)의 샘플링신호에 의해 샘플링하여 샘플링 신호를 출력하는 샘플 앤드 홀드회로(14)와, 상기 샘플앤드 홀드회로(14)의 출력신호와 상기 고주파 버퍼회로(10)의 출력신호인 합성비디오신호를 비교하여 상기 합성비디오신호중의 디지탈 정보를 달리 출력함과 동시에 소정의 직류레벨에서 상기 디지탈 정보신호를 실려 출력하는 제 1 비교회로(16)와, 상기 제 1 비교회로(16)에서 출력하는 직류레벨에서 제 1 드라이브회로(20)를 온시키며 디지탈 정보신호에서는 제 1 드라이브회로(20)를 오프시킬 수 있도록 차동의 트랜지스터(Q35,Q36)로 구성되고 상기 트랜지스터(Q35)(Q36)의 에미터에는 제너다이오드(ZD1)과 저항(R16) 및 제너다이오드(ZD2)와 저항(R17)을 접속하여 트랜지스터(Q37-Q39)로 구성된 정전류회로를 접속시키는 제 2 비교회로(18)와, 상기 제 2 비교회로(18)의 출력신호에 따라 온 또는 오프 동작을 하여 소정 레벨의 펄스를 출력하는 제 1 드라이브회로(20)와, 상기 고주파 버퍼회로(10)의 출력 합성비디오신호중 디지탈 동기신호만을 공진시켜 증폭하는 증폭회로(32)와, 상기 증폭회로(32)의 증폭된 디지탈 동기신호를 입력하여 소정의 직류레벨에 실어 출력하는 제 1 비교기(34)와, 상기 제 1 비교기(34)의 출력에서 소정의 직류레벨 이상의 신호를 제거하고 소정의 직류레벨 이하의 신호만을 출력하는 제 2 비교기(36)와, 상기 제 2 비교기(36)에서 출력하는 소정의 직류레벨 이하의 신호만을 출력하는 제 2 비교기(36)와, 상기 제 2 비교기(36)에서 출력하는 소정의 직류레벨에서 도통되고 상기 소정의 직류레벨 이하의 전압에서 오프되어 TTL 레벨의 동기클럭펄스를 재생하는 제 2 드라이브회로(38)로 구성됨을 특징으로 하는 합성 비디오신호에 포함된 고주파 디지탈 정보신호 분리 및 고주파 디지탈 동기신호분리용 집적회로.

Images