KR890004061B1 - 합성 비디오 신호에 포함되어 있는 디지탈 정보신호 분리 및 디지탈 동기신호 분리용 집적회로 - Google Patents

Abstract

내용 없음.

Description

합성 비디오 신호에 포함되어 있는 디지탈 정보신호 분리 및 디지탈 동기신호 분리용 집적회로

제1도는 문자다중 방송에서 데이타 라인을 보인 도면.

제2도는 본 발명에 따른 집적회로의 블럭도.

제3도는 본 발명에 따른 제2도의 구체회로도.

제4도는 제3도의 구체회로도의 각 부 파형도,.

제5도는 차동증폭기의 설명도.

제6도는 제5도의 특성도.

*도면의 주요부분에 대한 부호의 설명

1 : 제1버퍼회로 2 : 저주파필터

3 : 제2버퍼회로 4 : 샘플링회로

5 : 기억회로 6 : 고임피던스 버퍼회로

7 : 비교회로 8 : 제1드라이브 회로

9 : 증폭기 10 : 공진회로

11 : 비교전압발생회로 12 : 비교기

13 : 제2드라이브회로

본 발명은 합성비디오 신호에 포함되어 있는 디지탈 정보 신호 및 디지탈 동기신호를 검출해 낼 수 있는 집적회로의 버퍼회로의 특성 개선에 관한 것이다.

통상적으로 합성비디오 신호로 실려 들어오는 정보신호는 디지탈 정보신호이기 때문에 한개의 신호만이라도 읽어버린다면 분리해내는 디지탈 정보신호 분리회로가 필요하게 되며, 또한 정보처리를 위한 기본클럭신호의 동기를 위해 특정한 주파수로 된 디지탈 동기신호 분리회로가 필요하다. 종래(특허출원 제86-7138)에는 디지탈 정보신호분리 및 디지탈 동기신호 분리기능을 하나의 집적회로로 구성하였으나, 출력단 신호에 발진현상이 나타나 합성비디오 신호에 포함된 정보신호를 검파하는데 오류를 가져왔다.

따라서 본 발명은 디지탈 정보신호를 안정되게 분리해 낼 수 있고, 입력 비디오 신호의 변화가 심해도 안정되게 디지탈 정보신호를 분리해 낼 수 있을뿐만 아니라, 다른 정보 신호와 함께 비디오 신호 기간중 일정한 기간에 합성되어 입력되는 디지탈 동기신호를 정확하게 구별해 낼 수 있는 기능을 갖는 집적회로를 제공하는데 목적이 있다.

상기 목적을 수행하기위한 본 발명은 합성비디오 신호에 포함된 디지탈 정보신호 및 디지탈 동기신호를 분리하는 집적회로에 있어서, 입력신호의 전력증폭을 위한 제1버퍼회로와, 입력된 신호의 고주파 부분을 제거하는 능동형 저주파 필터와, 필터된 신호중 굴곡으로 나타나는 저주파의 동기신호를 재차 전력증폭하는 제2버퍼회로, 재차 증폭된 저주파의 동기신호 부분을 제거하는 샘플링 회로, 상기 샘플링 회로에서 출력되는 전압을 비교전압으로 기억회로, 상기 기억된 비교전압을 적절한 레벨의 전압으로 변환하고 샘플링 기간동안 상기 비교전압을 보지하기 위한 고임피던스 버퍼회로, 상기 기억회로로부터 입력되는 상기 비교전압과 제1버퍼회로 출력인 합성비디오 신호의 데이타와 비교하는 비교회로, 비교된 신호를 적당한 레벨의 데이타로 출력하는 제1드라이브회로, 디지탈 동기신호 분리를 위해 합성비디오 신호를 전력 증폭기하기 위한 전력증폭회로, 합성 비디오 신호중 특정 주파수인 동기신호를 선별하기 위한 공진회로, 공진회로 출력을 비교하여 비교전압을 발생하는 비교전압 발생회로, 상기 비교전압 발생 회로로부터 비교된 출력을 적당한 레벨의구형파로 출력하는 제2드라이브 회로로 구성된 것을 특징으로 한다. 이하 본 발명을 첨부된 도면을 참조로하여 상세히 설명한다. 제2도는 본 발명에 따른 집적회로의 블럭도로서, 입력신호 전력증폭을 위한 제1, 2버퍼회로(1,3)와 입력된 신호의 고주파 부분을 제거하는 능동형 저주파 필터(2) 필터된 신호중 굴곡으로 나타나는 저주파의 동기신호 부분을 제거하는 샘플링회로(4), 상기 심플링 회로에서 출력하는 전압을 비교전압으로 기억하는 기억회로(5) 상기 기억된 비교전압을 적절한 레벨의 전압으로 변환하고 샘플링 기간동안 상기 비교전압을 유지하기 위한 고임피던스 버퍼회로(6)와, 상기 기억회로부터 입력되는 상기 비교전압과 비디오 신호의 데이타 비교하는 비교회로(7)와, 비교된 신호를 적당한 레벨의 데이타로 출력하는 제1드라이브 회로(8), 디지탈 동기신호 분리를 위해 합성 비디오 신호를 증폭하기 위한 증폭기(9), 합성 비디오 신호중 특정주파수인 동기신호 선별하기 위한 공진회로(10), 공진회로 출력을 비교하기 위한 비교전압을 발생하는 비교전압 발생회로(11), 상기 비교전압에 따라 공진출력을 비교하는 비교기(12), 비교된 출력을 적당한 레벨의 구형파로 출력하는 제2드라이브회로(13)로 구성된다.

따라서, 상술한 구성에 의한 본 발명의 실시예를 기술하면, 합성비디오신호(a)가 제1버퍼회로에 각각 입력된다.

제1버퍼회로(1)를 거친 출력신호는 비교회로(7)로 입력되고 한편으로는 증폭기(9) 및 능동형 저주파 필터에 입력된다.

이 능동형 저주파 필터(2)에 입력된 합성비디오 신호는 이 신호에 실린 고주파 잡음 신호가 필터링되어, 제2버퍼회로(3)를 통해 출력되고 이 출력은 샘플링 회로(4)에 입력된다.

샘플링회로(4)에서 능동형 저주파필터(2)를 통해 잡음 성분은 제거되었지만, 아직 굴곡이 강하게 출력되어 나오는 동기신호 기간은 중앙처리장치(CPU)로부터 입력되는 샘플링 신호에 의해 이 기간동안은 기억회로(5)로 입력되지 못하게 함으로서, 이 기간보다 훨씬 긴 충분한 신호유지 기간을 가진 기억회로(5)에서는 동기기간 제거 샘플링 기간이 끝날때까지 거의 일정한 전압 크기를 유지할 수 있게 된다.

따라서, 이 신호는 샘플링 시간 동안 신호전압을 그대로 유지하기 위해 고임피던스 버퍼회로(6)를 통해 비교회로(7)에 입력된다.

그러므로 비교기회로(7)에서는 입력버퍼회로(1)로부터 입력한 신호와 고임피던스 버퍼회로(6)로부터 입력된 비교신호의 차에 따라 디지탈 정보신호를 출력하게 된다. 이 디지탈 정보신호는 고속의 제1드라이브 회로(8)를 통해 필요한 디지탈 신호레벨의 구형파로 출력하게 된다. 또한 증폭기(9)에 입력된 합성 비디오 신호(a)는 전압증폭을 하게되며, 이 증폭된 전압은 상기 증폭기(9)의 부하로 되어있는 공지회로(10)에 입력되어 상기 합성 비디오신호(a)중의 디지탈 동기신호의 주파수로 공진을 하고 증폭된다.

이 공진회로(10)로 부터의 공진 출력 전압과 비교전압 발생회로(11)의 출력전압인 비교전압이 비교기(12)에 입력되어 전압비교를 함으로서 디지탈 동기신호만이 상기 비교기(12)로부터 출력되고, 제2드라이브회로(13)에 입력하여 필요한 적정 레벨의 전압값으로 상기 디지탈 동기신호가 출력하게 된다.

제3도는 본 발명에 따른 제2도의 블럭도의 구체 회로도로써, 도면중 Q₁-Q₄₈은 트랜지스터, R₁-R₃₁은 저항, C₁-C₆는 캐패시터이며, Vcc는 전원 전압, V_BB는 5볼트 전원이다.

이중 캐패시터 C₁-C₆, 코일 L₁은 본 발명의 집적회로 외부에 접속하는 외부소자이다.

상술한 제2도의 블럭도중 제1버퍼회로(1)는 제3도의 트랜지스터(Q₁-Q₆), 저항(R₁-R₄) 및 캐패시터(C₁)의 구성부분에 대응하고, 제2버퍼회로(3)는 트랜지스터(Q₇-Q₁₄)와 저항 (R₇-R₉)에 대응하고, 능동형 저주파 필터(2)는 저항(R₅-R₆)과 캐패시터(C₂-C₃)로 대응되고, 심플링 회로(4)는 트랜지스터(Q₁₅-Q₂₀) 및 저항(R₁₀-R₁₁)으로 구성된 부분에 대응하며, 기억회로(5)는 캐패시터(C₄)에 대응하며, 고임피던스 버퍼회로(6)는 트랜지스터(Q₂₅-Q₂₇)와 저항(R₁₂)으로 구성된 부분에 대응하며, 비교회로(7)는 트랜지스터(Q₃₆-Q₃₂)와 저항(Q₁₃-Q₁₄)으로 구성된 부분에 대응하며, 제1 드라이브 회로(8)는 트랜지스터(Q₃₃-Q₃₅) 및 저항(Q₁₅-Q₁₈)으로 구성된 부분에 대응하며, 증폭기(9)는 트랜지스터(Q₃₆-Q₄₀) 및 저항(R₃₀)으로 구성된 부분에 대응하며, 공진회로(10)는 캐패시터(C₅), 코일(L₁)로 구성된 부분에 대응한다.

비교전압 발생회로(11)는 저항(R₂₃-R₂₄)에 대응하며, 비교기(12)는 캐패시터(C₆), 저항(R₂₁,R₂₂,R₂₅,R₂₆)및 트랜지스터(Q₄₁-Q₄₅)로 구성된 부분에 대응하고, 제2드라이브 회로(13)는 저항(R₂₇-R₃₀)과 트랜지스터(Q₄₆-Q₄₈)로 구성된 부분에 대응한다.

제4(a)도-제4(j)도는 본 발명에 따른 구체 회로도인 제3도의 각 부분의 파형도이며, 도면중 시간(T₁)은 동기시간, 시간(T₂)는 버어스트 신호기간, 시간(T₃)은 디지탈 동기신호 기간, 시간(T₄)은 디지탈 정보신호기간, 신호 (T₅)는 데이타 라인이다.

이하, 제3도의 본 발명에 따른 구체회로도를 제4도의 파형도를 참조하여 상세히 설명한다.

직류차단용 결합 콘덴서(C₁)를 통해 입력된 제4(a)도의 합성비디오 신호(a)는 제1버퍼 회로(1)의 트랜지스터(Q₂)의 베이스에 입력된다.

제1버퍼회로(1)의 저항(R₁,R₂)의 트랜지스터(Q₂)의 바이어스 설정용 저항이며, 버퍼의 네가티브 입력은 버퍼의 출력단과 연결되어 100% 궤환되는 포지티브 버퍼로 동작하여 트랜지스터(Q₃)의 베이스 전압은 트랜지스터(Q₂)의 베이스 전압과 같게한다.

트랜지스터(Q₅,Q₆)는 전류 소오스가 된다.

그리고 제1,2버퍼회로(1,3)의 왜율이 생기는 주요 원인이 공통 에미터 드라이브인데, 각각의 버퍼회로 에미터에 저항(R₃)과 저항(R₄), 저항(R₇)과 저항(R₈)을 추가함으로서 저항 (R₃)과 저항(R₄), 저항(R₇)과 저항(R₈)에 의해 발생되는 전압 감소분만큼 제1,2버퍼회로(1,3)의 드라이브 전달 특성의 선형성을 확장시키는 작용을 하고, 상기 제1,2버퍼회로(1,3)가 트랜지스터(Q₁)의 정전류원을 가지고 있으므로 각각의 에미터 저항(R₃,R₄,R₇,R₈)에 의해 에미터 전류의 상승을 가져옴으로서, 동상잡음 제거율(CMRR)을 높여, 고주파인 전송주파수를 훨씬 정확하고 안정되게 전송한다.

제5도는 제3도의 버퍼회로에 사용되는 차동증폭기의 설명 회로도를 나타낸 것으로써, 트랜지스터(Q₁₀₁,Q₁₀₂)와 전원 전압(Vcc)으로 구성된 부분은 정전류원이다. 또한 트랜지스터(Q₁₀₀)와 트랜지스터(Q₁₀₃)의 베이스의 입력 전압을 각각 V₁,V₂라고 하고, 이 입력전압차를 △Vin이라하면 하기의 식과 같이 표현된다.

여기서 V_BE1은 트랜지스터(Q₁₀₀)의 베이스에미터간 전압이며, V_BE2는 트랜지스터(Q₁₀₃)의 베이스 에미터간 전압이고, I₁,I₂는 각각 트랜지스터(Q₁₀₀,Q₁₀₃)의 콜렉터 전류이다.

한편, 동일한 기하학적 구조와 동일 반도체 기판상이 형성되는 트랜지스터(Q₁₀₀과 Q₁₀₃)의 베이스 에미터간전압(V_BE1과 V_BE2)은 각각 하기와 같이 쓸수 있다.

여기서

로써 절대온도(T)가 주어지면 볼츠만 상수(K)와 저하량(q)에 의해 값이 주어지는 상수이며, Is는 역포화 전류를 나타낸 것이다. 또한 출력 전압차 △V₀는

이고, I₁+I₂=I이므로 (3)식에 의해 I₁와를 구하면,

가 된다. 따라서 (1)식과 (4)식에 의해

는 하기와 같이 쓸 수 있다.

따라서 -V₀<V₀<V₀에 대해 (5)식은 하기와 같이 쓸 수 있게 된다.

이를 도표로 나타내어 제6도와 같이 나타낼 수 있다 즉, 에미터 저항(R_E)을 추가함으로써 차동증폭기의 전달특성이 입력전압차(△Vin)가 켜질 때 더욱 선형적으로 되며 왜율의 발생원인을 감소시킬 수 있다. 또한 동상잡음 제거율(CMRR)은 하기의 식과 같이 쓸 수 있게 된다.

여기서 I_E는 트랜지스터(Q₁₀₀및 Q₁₀₃)의 에미터 전류이다.

따라서 저항(R_E)에 의해 동상 잡음 제거율을 높여 출력단에 나타나는 발진현상의 원인을 제거할 수 있다.

헌편, 차동모드에서 상기 저항(R_E)에 의해 궤환이 일어나기 때문에 저항(R_E)의 증가로 차동 입력 저항은 커지게 된다.

제1버퍼회로(1)을 거친 합성비디오 신호는 저항(R₅-R₆) 및 캐패시터(c₂-C₃)로 구성된 2차 능동형 제1저주파필터(2)로 입력된다.

트랜지스터(Q₇-Q₁₄) 및 저항(R₇-R₉) 으로 구성된 부분은 제1저주파 필터(2)의 공진 에너지 소모를 이 제2저주파필터(3)가 보충해 주는 역할을 하게 된다.

상기의 능동형 제1저주파필터(2) 및 제2버퍼회로(3)의 출력파형은 제4(b)도에 도시한 파형(b)으로서 샘플링 회로(4)의 트랜지스터(Q₁₉)의 베이스로 입력된다. 한편, CPU의 출력신호 입력단자(Iu)로 입력되는 제4(c)도의 동기신호 심플링 펄스(c)가 CPU로 부터 샘플링 회로(4)의 저항(R₁₀)을 통해 트랜지스터(Q₁₉)의 베이스에 입력된다.

따라서 제4(b)도의 파형(b)중 삼각파의 굴곡을 갖는 동기부분에서는 제4(c)도에서 같은 샘플링 신호(c)가 트랜지스터(Q₁₅)의 베이스로 입력되고, 이 샘프링 기간동안 트랜지스터(Q₁₅)는 "온"상태가 되고, 트랜지스터(Q₁₇)는 "오프"상태가 되어 트랜지스터(Q₁₃및 Q₂₀)은 모드 "오프"상태로 되어 제4(b)도의 신호(b)가 샘플링 회로(4)의 트랜지스터(Q₁₉)의 베이스로 입력되지 못한다.

따라서, 트랜지스터(Q₁₉및 Q₂₀)이 "오프"상태이므로 기억회로(5)의 캐패시터(C₄)에 충전된 전압은 트랜지스터(Q₂₄)의 베이스-에미터 및 트랜지스터(Q₂₂)를 통해 방전하게 되고, CPU로부터 샘플링 신호가 없는 "로우"상태가 트랜지스터(Q₁₅)의 베이스로 입력되면 트랜지스터(Q₁₅)는 "오프'상태가 되고 트랜지스터(Q₁₇)는 "온"상태로 되므로 전원 전압이 트랜지스터(Q₂₂)를 통해 기억회로(5)의 캐패시터(C₄)로 충전되게 되므로 제4(d)도와 같은 파형을 이루게 된다.

그러나, 이 샘플링 기간에 있어서의 제4(d)도와 같은 기억회로(4)의 캐패시터(C₄)의 전압변화로 인해 동작에는 전혀 지장을 주지않을 정도로 적은 변화를 갖게끔 구성되어 있다.

또한, 트랜지스터(Q₂₅,Q₂₂) 및 저항(R₁₂)으로 구성되는 정전류 회로에서 트랜지스터(Q₂₁)의 콜렉터에 흐르는 전류의 양을 저항(R₁₂)의 조정으로 크게 해주면 상기 CPU로부터 입력된 샘플링 신호의 기간중의 트랜지스터(Q₂₄)의 베이스로 통해 흐르는 전류의 양은 극히 적게 되므로 제4(d)도의 전압 변화를 극히 미약하게 할 수 있다.

한편, 고임피던스 버퍼 회로(6)는 차동 트랜지스터(Q₂₄와 Q₂₅)를 사용하고, 트랜지스터(Q₂₆)로 구성된 정전류원을 능동부하로 사용함으로서, 충분한 전압증폭을 하고, 그 출력이 트랜지스터(Q₂₇)의 베이스로 입력된다.

트랜지스터(Q₂₇과 Q₂₃)은 에미터 플러워 증폭기를 구성하고, 트랜지스터(Q₂₃)는 트랜지스터(Q₂₁)와 함께 정전류 회로를 구성하는 상기 에미터 플러워 증폭기의 농동부하로 사용된다.

따라서, 입력 임피던스가 높게 되고, 출력 임피던스가 낮은 버퍼 회로를 구성한다.

그러므로 고임피던스 버퍼회로(6)는 상술한 바와같이 기억회로(5)에 기억된 전압변화가 극히 미약하게 변동하도록 샘플링 기간동안 유지하며, 상기 기억회로(5)에 기억된 비교전압을 비교회로(7)의 트랜지스터(Q₂₉)의 베이스로 입력하게 되며 트랜지스터(Q₂₈)의 베이스에는 버퍼외로(1)를 통해 출력하는 데이타 신호가 입력하게 된다.

따라서, 제4(e)도에 도시한 바와같이 데이타 신호(e)가 트랜지스터(Q₂₈)의 베이스에 입력되고, 기억회로(5)로부터, 고임피던스 버퍼회로(6)를 통해 비교전압(f)이 트랜지스터(Q₂₉)의 베이스에 버퍼회로(1)에서 전압 증폭 데이타 신호(e)보다 낮게 고임피던스 버퍼회로(6)에서 설정해 주면 비교회로(7)는 데이타 신호(e)에 대해 상기 비교신호(f)가 도시한 바와같이 변화되므로 데이타의 기준 오프세트 전위가 급작히 변화해도 지장없이 데이타를 분리해낼 수 있다.

그러므로 데이타신호(e)가 있을때는 트랜지스터(Q₂)의 콜렉터에 흐르는 전류가 되므로 트랜지스터(Q₃₃)은 "오프"상태가 되고, 또한 트랜지스터(Q₃₉)도 "오프"상태가 되므로 출력단자(OP)에는 BB와 거의 같은 전압이 나타나게 된다.

한편 데이타 신호(e)가 없을 시는 트랜지스터(Q₂₉)의 콜렉터에는 트랜지스터(Q₂₈)의 콜렉터에 흐르는 전류보다 훨씬 작게 되므로 트랜지스터(Q₃₃)은 "온"상태가 되고 또한 트랜지스터(Q₃₅)도 "온"상태가 되어 출력단자(OP)에는 출력하는 전압이 없게 된다.

따라서 제4(f)도와 같이 데이타(g)가 출력하게 되며 제1드라이브회로(8)의 출력은 통상의 TTL사용 전압(5볼트)으로 데이타를 출력할 수있다.

또한 증폭기(9)의 입력신호는 제1버퍼회로(1)를 거친 합성 비디오신호(a)가 트랜지스터(Q₃₆)의 베이스에 입력되어 증폭되어져 공진회로(10)로 입력되어진다.

여기서 트랜지스터(Q₃₈)(Q₃₉)(Q₄₀)은 정전류 회로가 되며, 트랜지스터(Q₃₈) 및 (Q₃₉)는 각각 트랜지스터(Q₃₆) 및 (Q₃₇)의 능동 부하의 역할을 하게 된다.

한편, 공진회로(10)는 상기 증폭기회로(9)의 부하가 되기도 한다.

따라서, 상기 합성 비디오 신호(a)는 디지탈 동기신호의 주파수에서 공진하도록 캐패시터(C₅)와 코일(L₁)로 구성된 공진회로(10)에서 공진되고 증폭되어 제4(g)도의 (h)와 같은 신호가 중간전압(K)에 실려 출력하게 된다. 이때의 중간전압(K)는 전원전압 Vcc/2가 된다.

이와같이 디지탈 동기신호의 주파수로 공진된 제4(g)도의 신호(h)는 비교기(12)의 결합콘덴서(C₆)를 통해 트랜지스터(Q₄₁)의 베이스로 상기신호(h)의 반전된 신호로 입력된다.

이때 저항(R₂₁-R₂₄)은 모두 같은 저항값을 가지므로 트랜지스터(Q₄₁,Q₄₂)의 베이스에서 중간 전압(KM)은 Vcc/2가 된다.

또한, 비교전압 발생회로(11)의 저항(R₂₃과 R₂₄)로 같은 값을 갖는 저항이므로 비교기(12)의 트랜지스터(Q₄₂)의 베이스에 입력하는 전압은 Vcc/2의 일정값이 된다.

이때, 제2드라이브 회로(13)의 트랜지스터(Q₄₆)의 베이스 전압은 최대일때 트랜지스터(Q₄₇)로 이루어진 제너전압과 트랜지스터(Q₄₆,Q₄₈)로 이루어진 두개의 베이스-에미터 전압의 합이 되고, 트랜지스터(Q₄₆)는 "온'이 되고 출력단자(0)에는 "로우"상태가 된다. 따라서, 이때 트랜지스터(Q₄₆)를 통해 과전류가 흐르는 것을 방지하기 위해 저항(R₂₈)을 보호저항으로 사용하고, 트랜지스터(Q₄₅)전류 소오스를 사용하여 트랜지스터(Q₄₆)의 베이스 전압을 제4(h)도의 i크기로 하기 위해 저항(R₂₅)을 통해 전류를 흘려준다. 따라서, 트랜지스터(Q₄₇)가 포화되는 것을 방지해준다. 그리고 트랜지스터(Q₄₆)의 베이스로 입력하는 제4(g)도의 (h)신호의 반전된 신호는 비교기(12)의 트랜지스터(Q₄₁,Q₄₂)의 동작에 의해 트랜지스터(Q₄₁)의 베이스 입력 전압이 트랜지스터(Q₄₂)의 베이스 입력전압보다 작을 때는 트랜지스터(Q₄₆)의 베이스 전압은 제4(h)도의 t 전압이 되게 되고, 그 반대일때는 (H)의 파형이 트랜지스터(Q₄₆)의 베이스에 나타난다.

따라서, 트랜지스터(Q₄₆)의 베이스로 입력하는 동기신호의 파형은 제4(h)의 i와 같이 상부의 신호는 I전압 이상이 제거되고 하부만 나오게 된다.

즉, i신호가 I신호일때는 트랜지스터(Q₄₆,Q₄₇및 Q₄₈)를 "온"시키고 1신호 이하일때는 트랜지스터(Q₄₆,Q₄₇및 Q₄₈)가 "오프"되어 제4(i)의 신호(j)를 얻게 되는데, 이 신호가 바로 디지탈 동기신호이다.

이때 저항(R₂₆과 R₂₉)은 스위칭 동작에 의한 축전전하를 방전시켜 스위칭 동작을 빠르게 하기위한 것이다.

또한 트랜지스터(Q₄₃,Q₄₄및 Q₄₅)는 정전류 회로가 된다.

본 발명의 효과 및 성과는, 비디오 신호는 변화에 대해 버퍼회로(1,3)의 에미터 저항(R₃,R₄,R₇,R₈)의 추가로 인해 버퍼의 동작특성이 보다 더 선형적이고 통상 잡음 제거율이 높아 변동이 심한 외부적인 요소에 대해서도 정확하고 안정된 신호를 전송하여 디지탈 정보신호 및 고주파수의 디지탈 동기신호의 발진현상 뿐만 아니라, 디지탈 정보신호와 디지탈 동기신호와의 간섭현상도 제거하여 더욱 명확한 신호를 분래해 낼 수 있어 데이타 검파의 오류를 현저히 감소시키는 효과를 가져왔다.

또한 디지탈 정보신호 분리 및 디지탈 동기신호분리를 모두 집적함으로서 PCB면적감소 및 원가절감의 효가도 얻을 수 있었다.

Claims (1)

1. 합성비디오 신호에 포함된 디지탈 정보신호 및 디지탈 동기신호를 분리하는 집적회로에 있어서, 입력신호의 전력증폭을 위해 차동용 증폭 트랜지스터들의 에미터에 각각 저항을 접속한 차동증폭기로 구성된 버퍼회로(1,3)와, 입력된 신호의 고주파 부분을 제거하는 능동형 저주파 필터(12)와, 필터된 신호중 굴곡으로 나타나는 저주파의 동기신호 부분을 제거하는 샘플링 회로(4)와, 상기 샘플링 회로(4)에서 출력하는 전압을 비교전압으로 기억하는 기억회로(5), 상기 기억된 비교전압을 적절한 레벨의 전압으로 변환하고 샘플링 기간동안 상기 비교전압을 유지하기 위한 고임피던스 버퍼회로(6)와, 상기 기억회로로부터 입력하는 상기 비교전압과 비디오 신호의 데이타와 비교하는 비교회로(7), 비교된 신호를 적당한 레벨의 데이타로 출력하는 제1드라이브 회로(8)와, 디지탈 동기신호 분리를 위해 합성비디오 신호를 증폭하기 위한 증폭기(9)와 합성비디오 신호중 특정주파수인 동기신호를 선별하기 위한 공진회로(10)와, 공진회로 출력을 비교하기 위한 비교전압을 발생하는 비교전압 발생회로(11)와, 상기 비교전압에 따라 공진출력을 비교하는 비교기(12)와, 비교된 출력을 적당한 레벨의 구형파로 출력하는 제2드라이브 회로(13)로 구성됨을 특징으로하는 합성비디오 신호에 포함되어 있는 디지탈 정보신호분리 및 디지탈 동기신호 분리용 집적회로.

Images