KR900004135B1 - 합성동기 신호 분리 및 합성 비디오 신호의 디지탈 정보신호와 디지탈 동기신호 분리용 집적회로 - Google Patents

Abstract

내용 없음.

Description

합성동기 신호 분리 및 합성 비디오 신호의 디지탈 정보신호와 디지탈 동기신호 분리용 집적회로

제 1 도는 문자 다중방송에서 데이타 라인을 보인 도면.

제 2 도는 본 발명에 따른 블럭도.

제 3 도는 본 발명에 따른 제 2 도의 구체회로도.

제 4 도는 제 3 도의 구체회로도의 각부 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 버퍼회로 2 : 제 1 저주파필터

3 : 샘플링회로 4 : 기억회로

5 : 임피던스 버퍼회로 6 : 비교회로

7 : 제 1 드라이브회로 8 : 증폭기

9 : 공진회로 10 : 비교전압 발생회로

11 : 비교기 12 : 제 2 드라이브회로

13 : 정전압 발생회로 14 : 제 2 저주파필터

15 : 합성동기 분리회로

본 발명은 문자방송을 수신하는 텔레비젼 수상기에 있어서 합성 동기신호 분리 및 합성 비디오신호의 디지탈 정보신호 분리와 디지탈 동기신호 분리용 집적회로에 관한 것이다.

일반적으로 텔레비젼 수상기를 사용하여 문자방송(Teletext) 정보를 수신하기 위해서는 수신되는 비디오 신호중 특별한 정보처리를 위해 디지탈 정보가 정보가 실려 있게 되며, 이 정보처리를 하기 위한 디지탈 정보신호 및 기본 클럭신호의 동기를 위해 특정 주파수로 된 디지탈 동기신호 및 합성 동기신호가 같이 실려 들어오게 된다. 문자방송에서 합성비디오 신호는 문자 또는 도형정보가 제 1 도에 도시한 바와같은 형태로 실려 있게 되는데, 이는 수평동기신호 기간 T1과 칼라 버어스트신호 기간 T2와 데이터라인 T5로 구성되며, 데이터라인 T5는 동기클럭과 프레이밍 코오드(Framing Code)로 구성된 동기신호 기간과 각종 디지탈 정보신호를 포함하는 데이터 패킷트기간으로 구성된다.

따라서 문자 다중방송을 수신하는 텔레비젼 수상기의 문자방송 시스템은 상기 데이터 라인에 실려있는 모든 디지탈 정보신호 및 동기신호를 분리하여, 고도의 안정된 방법으로 하나의 정보신호도 잃어버림 없이 분리해 내는 회로가 필요하게 된다.

종래의 방식으로는 전송주파수가 높아짐에 따라 정확한 데이타 정보신호 분리 및 디지탈 동기신호를 분리해 낼 수 없었으며, 소비전류가 크고, 전압마아진(Margin)의 여유도 및 신호의 왜율이 크게 된다. 또한 전원 스파이크(Spike)와 같은 전원잡음이나 힘(Hum)등이 비교기 출력에 영향을 주며, 출력 트랜지스터의 스위칭 동작이 오동작을 일으킬 우려가 있다. 또한 드라이브회로의 출력 트랜지스터의 축적된 전하의 방전루트(Route)가 저항으로 구성되어 출력 트랜지스터의 상승시간, 하강시간을 얻는데 어려운 결점이 있었다.

따라서 본 발명의 목적은 문자 방송 데이타 패킷트에 실려있는 디지탈 정보신호 분리 및 디지탈 동기신호를 정확히 분리해 내며 동시에 합성 동기신호를 분리할 수 있으며, 전원전압의 영향을 극소화시키고 출력의 스위칭 속도를 빠르게 하여 디지탈 정보신호를 정확히 분리해 내는 집적회로를 제공함에 있다.

따라서 상기 목적을 수행하기 위한 본 발명은 합성 비디오신호에 포함된 디지탈 정보신호 및 디지탈 동기신호를 분리하는 집적회로에 있어서, 제 1 입력단의 입력신호의 전력증폭을 위한 버퍼회로와, 상기 버퍼회로에서 증폭되어 입력된 신호의 고주파 부분을 제거하는 능동형 제 1 저주파 필터와, 중앙처리장치로 부터 제 2 입력단으로 입력되는 샘플링 신호에 따라 상기 제 1 저주파 필터에서 여과된 신호중 굴곡으로 나타나는 저주파의 동기신호 부분을 제거하는 샘플링회로와, 상기 샘플링회로에서 출력하는 전압을 비교전압으로 기억하는 기억회로와, 상기 기억회로의 기억된 비교전압을 적절한 레벨의 전압으로 변환하고 상기 샘플링회로의 샘플링 기간동안 상기 비교전압을 유지하기 위한 임피던스 버퍼회로와, 상기 기억회로로부터 입력하는 상기 비교전압과 비디오신호의 데이터와 비교하는 비교회로와, 상기 비교회로의 비교된 신호를 TTL 레벨의 데이터로 출력하는 제 1 드라이브회로와, 상기 제 1 입력단의 합성비디오 신호로부터 디지탈 동기신호 분리를 위해 합성 비디오신호를 증폭하기 위한 증폭기와, 상기 증폭기에서 증폭된 합성 비디오신호중 특정주파수인 동기신호를 선별하기 위한 공진회로와, 상기 공진회로의 출력을 비교하기 위한 비교전압을 발생하는 비교전압 발생회로와, 상기 비교전압 발생회로의 비교전압에 따라 상기 공진회로의 공진출력을 비교하는 비교기와, 상기 비교기의 비교된 출력을 TTL레벨의 구형파로 출력하는 제 2 드라이브 회로와, 일정한 전압을 상기 비교기 및 비교회로와 제 1, 2 드라이브회로의 구동전원으로 공급하는 정전압 발생회로와, 상기 제 1 입력단으로 입력되는 합성 비디오신호중 수평동기 신호만을 통과시키는 제 2 저주파 필터와, 상기 제 2 저주파 필터의 출력 수평동기신호에서만 오프동작을 하여 디지탈 신호레벨의 펄스를 출력하도록 스위칭하는 합성동기 분리회로로 구성됨을 특징으로 한다.

이하 본 발명에 첨부된 도면을 참조하여 상세히 설명한다.

제 2 도는 본 발명에 따른 블럭도로써, 제 1 입력단(Is)을 통한 입력신호의 전력증폭을 하는 버퍼회로(1)와, 상기 버퍼회로(1)의 증폭된 입력 신호의 고주파 부분을 제거하는 능동형 제 1 저주파 필터(2)와, 제 2 입력단(Iu)을 통해 중앙처리장치(CPU)로 부터 공급되는 샘플링 신호에 따라 상기 제 1 저주파 필터(2)에서 여과된 신호중 굴곡으로 나타나는 저주파의 동기신호 부분을 제거하는 샘플링회로(3)와, 상기 샘플링회로(3)에서 출력하는 전압을 비교전압으로 기억하는 기억회로(4)와, 상기 기억회로(4)에서 기억된 비교전압을 적절한 레벨의 전압으로 변환하고 상기 샘플링 회로(3)의 샘플링 기간동안 상기 비교전압을 유지하기 위한 임피던스 버퍼회로(5)와, 상기 기억회로(4)로 부터 입력하는 상기 비교전압과 상기 버퍼회로(1)에서 증폭된 비디오신호의 데이타 비교하는 비교회로(6)와, 상기 비교회로(6)의 비교된 신호를 TTL레벨의 데이타로 출력하는 제 1 드라이브회로(7)와, 상기 제 1 입력단(Is)의 입력합성 비디오 신호로 부터 디지탈 동기신호 분리를 위해 합성 비디오신호를 증폭하기 위한 증폭기(8)와, 상기 증폭기(8)에서 증폭된 합성 비디오신호중 특정 주파수인 동기신호를 선별하기 위한 공진회로(9)와, 상기 공진회로(9)의 출력을 비교하기 위한 비교전압을 발생하는 비교전압 발생회로(10)와, 상기 비교전압발생 회로(10)에서 출력되는 비교전압에 따라 상기 공진회로(9)의 공진 출력을 비교하는 비교기(11)와, 상기 비교기(11)의 비교된 출력을 TTL 레벨의 구형파로 출력하는 제 2 드라이브회로(12)와, 일정한 전압을 상기 비교기(11), 비교회로(6)와 제 1, 2 드라이브회로(7,12)의 구동전원으로 공급하는 정전압 발생회로(13)와, 상기 제 1 입력단(Is)의 입력 합성 비디오신호중 수평동기 신호만 통과시키는 제 2 저주파 필터(14)와, 상기 제 2 저주파 필터(14)에서 출력되는 수평동기 신호에만 오프동작을 하여 디지탈신호 레벨의 펄스를 출력하도록 스위칭하는 합성동기 분리회로(15)로 구성된다.

따라서 상술한 구성에 의한 본 발명의 실시예를 기술하면, 제 1 도의 합성 비디오신호(a)가 제 1 입력단(Is)을 통해 버퍼회로(1) 및 증폭기(8), 제 2 저주파 필터(14)에 각각 입력된다. 상기 버퍼회로(1)를 거친 신호출력은 비교회로(6)로 입력되는 한편 상기 제 1 저주파필터(2)로 입력된다. 상기 능동형인 제 1 저주파필터(2)에 입력된 합성 비디오신호는 이 신호에 실린 고주파 잡음신호가 여과되어 출력되고 샘플링회로(3)에 입력된다. 상기 샘플링회로(3)에서 능동형 제 1 저주파필터(2)를 통해 잡음성분은 제거되었지만, 아직 굴곡이 강하게 출력되어 나온다. 이를 중앙처리장치(CPU)로 부터 제 2 입력단(Iu)으로 입력되는 샘플링신호에 의해 이 기간동안은 기억회로(4)로 입력되지 못하게 하고, 이 기간보다 훨씬 긴 충분한 신호 보지기간을 가지도록 한다. 즉, 기억회로(4)에서는 동기기간이 제거되어 샘플링시간이 끝날때까지 거의 일정한 전압크기를 유지할 수 있게 된다.

따라서 이 신호는 임피던스 버퍼회로(5)를 통해 샘플링 시간동안 신호 전압을 그대로 유지되어 비교회로(6)에 입력된다.

그러므로 상기 비교회로(6)에서는 버퍼회로(1)로부터 출력한 신호와 상기 임피던스 버퍼회로(5)로부터 입력된 비교신호의 차에 따라 디지탈 정보신호를 출력하게 된다. 상기 비교회로(6)의 출력디지탈 정보신호는 고속의 제 1 드라이브회로(7)를 통해 TTL레벨의 디지탈신호 레벨의 구형파로 출력하게 된다. 또한 상기 제 1 입력단(Is)을 통해 증폭기(8)에 입력된 합성 비디오신호(a)는 전압증폭을 하게되며, 이 증폭된 출력은 상기 증폭기(8)의 부하로 되어 있는 공진회로(9)에 입력되어 상기 제 1 입력단(Is)의 합성 비디오신호중의 디지탈 동기신호의 주파수로 공진을 하고 증폭시켜 출력시킨다. 상기 공진회로(9)로부터 공진 출력전압과 비교전압 발생회로(10)의 출력전압인 비교전압이 비교기(11)에서 비교되는데, 상기 비교기(11)는 정전압 발생회로(13)에 의해 전압이 비교기(11)에 입력되어 전압비교를 함으로써 디지탈 동기신호만이 상기 비교기(11)로 부터 출력되고, 상기 비교기(11)의 출력이 제 2 드라이브회로(12)에 입력되어 필요한 레벨의 디지탈 신호 전압값으로 상기 디지탈 동기신호가 출력하게 된다.

한편, 상기 제 1 입력단(Is)로 입력하는 합성 비디오신호의 데이타 패킷트내의 수평동기신호를 제 2 저주파 필터(14)에서 여과되어 출력되고, 합성동기 분리회로(5)에서 상기 수평동기신호 이외의 합성동기 신호를 분리해 낸다.

제 3 도는 본 발명에 따른 제 2 도의 블럭도의 구체회로도로써, 도면중 Q1-Q58은 트랜지스터, R1-R43은 저항, C1-C9은 캐패시터, V_BB는 5볼트 전원이다.

이중 캐패시터 C1-C9는 본 발명의 집적회로의 외부에서 접속하는 외부 소자이다.

상술한 제 2 도의 블럭도중 버퍼회로(1)는 제 1 입력단(Is)를 합성비디오 신호입력하여 제 3 도의 트랜지스터 Q1-Q2, 저항 R1-R2 및 캐패시터 C1의 구성부분에 대응하며, 제 1 저주파필터(2)는 트랜지스터 Q3-Q10과 저항 R3-R5 및 캐패시터 C2-C3로 구성된 부분에 대응하며, 샘플링회로(3)는 제 2 입력단(Iu)을 중앙처리장치로 부터 공급되는 샘플링신호를 입력으로 하여 트랜지스터 Q11-Q18과 저항 R6, R'6로 구성된 부분에 대응하며, 기억회로(4)는 캐패시터 C4에 대응하며, 임피던스버퍼(5)는 트랜지스터 Q19-Q26과 저항 R8의 구성부분에 대응하며, 비교회로(6)은 트랜지스터 Q'24-Q'26, Q27 및 저항 R9, R10, R12으로 구성된 부분에 대응하며, 제 1 드라이브회로(7)은 트랜지스터 Q28-Q31 및 저항 R11-R15로 구성된 부분에 대응하고, 증폭기(8)은 캐패시터 C5와 저항 R16-R18 및 트랜지스터 Q32-Q36로 구성된 부분에 대응하며, 공진회로(9)는 캐패시터 C6와 코일 L1로 구성된 부분에 대응하고, 비교전압 발생회로(10)는 저항 R23-R24에 대응하며, 비교기(11)은 캐패시터 C7와 저항 R19-R22 및 트랜지스터 Q37-Q39로 구성된 부분에 대응하고, 제 2 드라이브회로(12)는 저항 R25-R29과 트랜지스터 Q41-Q44로 구성된 부분에 대응하며, 정전압 발생회로(13)은 저항 R30-R35와 트랜지스터 Q45-Q55로 구성된 부분에 대응하며, 제 2 저주파 필터(14)는 저항 R36와 코일 L2 및 캐패시터 C8로 구성된 부분에 대응하고, 합성 동기분리회로(15)는 저항 R37-R43과 캐패시터 C9 및 트랜지스터 Q56-Q58로 구성된 부분에 대응한다.

한편 제 4 도의 (a)-(j)는 본 발명에 따른 구체회로도인 제 2 도의 각부분의 파형도에서, 도면중 시간 T1은 동기시간, T2는 버어스트신호 기간, T3는 디지탈 동기신호 기간, T4는 디지탈 정보신호 기간이다.

따라서 본 발명에 따른 구체적인 일 실시예를 제 4 도의 파형도를 참조하여 상세히 설명하면, 직류차단용 결합콘덴서 C1을 통해 제 4 도 (a)와 같은 합성 비디오신호가 제 1 입력단(Is)으로 입력되면 버퍼회로(1)의 결합 캐패시터(C1)을 지나 트랜지스터 Q1의 베이스 및 증폭기(8)의 결합캐패시터 C5를 통해 트랜지스터 Q32의 베이스로 각각 입력된다.

버퍼회로(1)의 저항 R1 및 R2는 트랜지스터 Q1의 바이어스 설정용 저항이며, 트랜지스터 Q2는 트랜지스터 Q1의 에미터의 능동부하로 작용을 한다.

따라서 합성 비디오신호가 제 1 입력단(Is)를 통해 입력될시 상기 입력 임피던스가 높은 버퍼회로(1)에 의해 동상의 전압파형이 출력하게 된다. 따라서 제 4 도 (a)에 표시한 바와 같이, 디지탈신호가 실려있는 합성 비디오신호는 버퍼회로(1)를 통해 능동형 제 1 저주파필터(2)로 입력된다. 상기 제 1 저주파필터(2)는 수동형 저주파필터 저항 R3, R4 및 캐패시터 C2, C3로 리드레그 밴드패스필터에 의한 2차 능동형 저주파필터가 된다.

여기서 트랜지스터 Q3-Q10 및 저항 R5로 구성된 부분은 차동증폭기의 역할을 하며, 캐패시터 C2, C3에 의한 반주기의 저항 R3, R4의 공진에너지 소모를 이 증폭기가 보충해 주는 역할을 하게된다.

상기 제 1 저주파필터(2)의 출력파형은 제 4 도 (b)에 도시한 파형 b로 상기 제 1 저주파필터(2)에서 출력하여 샘플링회로(3)의 트랜지스터 Q14의 베이스로 입력된다.

한편, 제 1 입력단(Iu)로 입력되는 중앙처리장치(CPU)의 샘플링 신호는 합성비디오 신호로 부터 분리된 수평동기 신호로 제 4 도 (c)와 같다. 상기 제 4 도 (c)의 동기신호 샘플링펄스(C)가 샘플링회로(3)의 저항 R'6를 통해 트랜지스터 Q11의 베이스로 입력한다.

따라서 제 4 도 (b)의 파형(b)중 삼각파의 굴곡을 갖는 동기부분에는 제 4 도 (c)와 같은 샘플링신호(C)가 트랜지스터 Q11의 베이스로 입력하게 되고, 상기 제 4 도 (c)의 샘플링 기간동안 트랜지스터 Q11은 "온" 상태가 되므로 트랜지스터 Q13은 "오프" 상태가 되어 트랜지스터 Q14 및 Q15가 모두 "오프" 상태로 되며, 제 4 도 (b)의 신호(b)가 샘플링회로(3)의 트랜지스터 Q14의 베이스로 입력되지 못한다.

따라서 트랜지스터 Q14 및 Q15가 모두 "오프" 상태이므로 기억회로(4)의 캐패시터 C4에 충전된 전압은 트랜지스터 Q19의 베이스에 입력되어 Q19의 에미터를 통해 트랜지스터 Q21의 에미터로 방전을 하게 되고, 상기 제 2 입력단(Iu)의 입력 샘플링신호가 없는 상태로 "로우" 상태가 트랜지스터 Q11의 베이스로 입력되면 트랜지스터 Q11은 "오프" 상태가 되고, 트랜지스터 Q13은 "온"상태가 되므로 전원전압이 트랜지스터 Q18을 통해 기억회로(4)의 캐패시터 C4로 충전을 하게 되므로 제 4 도 (d)와 같은 파형을 이루게 된다.

그러나 상기 샘플링기간에 있어서의 제 4 도 (d)와 같은 기억회로(4)는 캐패시터 C4의 전압변화는 그렇게 변화가 아니므로 동작상 전혀 지장을 주지 않는다.

또한 트랜지스터 Q21 및 Q23, 저항 R8로 구성되는 정전류회로에서 트랜지스터 Q21의 콜렉터에 흐르는 소오스전류의 양을 저항 R8을 크게해 줌으로서 아주 작은 값으로 조정해 놓으면 상기 제 2 입력단(Iu)으로 부터 공급되는 중앙처리장치의 샘플링신호의 CPU로 부터 입력하여 샘플링 기간중의 트랜지스터 Q19의 베이스로 통해 흐르는 전류의 양은 극히 적게되므로 제 4 도 (d)의 전압변화를 극히 미약하게 할 수 있게 된다.

한편 임피던스버퍼(5)는 차동트랜지스터 Q19와 Q20을 사용하고 트랜지스터 Q24와 Q25로 구성된 정전류원을 능동부하로 사용함으로써 충분한 전압증폭을 하고, 그 출력이 트랜지스터 Q26의 베이스로 입력된다.

트랜지스터 Q26과 Q22는 에미터플러워 증폭기를 구성하고, 트랜지스터 Q22는 트랜지스터 Q23과 함께 정전류회로로 구성되어 상기 에미터플러워 증폭기의 능동부하로 사용된다.

따라서 입력 임피던스가 높게되고, 출력 임피던스가 낮은 버퍼회로를 구성되어 있음을 알수 있다. 그러므로 임피던스 버퍼회로(5)는 상술한 바와같이 기억회로(4)에 기억된 전압변화가 극히 미약하게 변동하도록 샘플링 기간동안 이를 유지하여 상기 기억회로(4)에 기억된 비교전압을 비교회로(6)의 트랜지스터 Q'24의 베이스로 입력시키는 역할을 하게된다. 상기 비교회로(6)은 트랜지스터 Q'25, Q'26, Q27 및 저항 R9, R10, R12으로 구성되며, 상술한 바와같이 기억회로(4)에 기억된 비교전압이 임피던스 버퍼회로(5)를 통해 버퍼링되어 트랜지스터 Q'24의 베이스로 입력되며, 상기 트랜지스터 Q'25의 베이스에는 버퍼회로(1)를 통해 출력하는 데이터신호가 입력하게 된다.

또한 비교회로(6)은 상기 기억회로(4)에 기억된 극히 미약하게 변동하는 전압변화를 정확하게 비교 검출해야 하므로 매우 안정된 회로구성이 요구된다.

따라서 비교회로(6)은 전원전압 Vcc의 리플이나 전원잡음이 비교회로(6)의 출력에 영향을 주지 못하도록하며, 또한 온도변화에 의한 정전류회로의 오동작을 방지하기 위해 제 3 도 구체회로도와 같이 정전압발생회로(13)의 기준전압을 사용하였다. 따라서 상기 트랜지스터 Q'26와 Q27 및 저항 R10, R12로 구성된 정전류회로는 트랜지스터 Q'26와 Q27의 콜렉터 전류가 V_BB전압의 함수가 아닌 저항 R10 및 R12의 저항비로서 표시되므로 온도변화에 의한 영향은 충분히 제거될 수 있으며, 전원잡음이 발생하더라도 트랜지스터 Q'25 콜렉터와 저항 R9가 정전압발생회로(13)에 연결되어 있어 안정되게 동작할 수가 있다.

제 4 도 (e)에 도시한 바와같이 데이터신호(e)가 트랜지스터 Q'25 베이스에 입력되고, 기억회로(4)로부터 임피던스 버퍼회로(5)를 통해 비교신호(f)가 트랜지스터 Q'24 베이스에 입력된다. 데이터신호(c)가 비교신호(f)보다 클 경우에는 트랜지스터 Q26이 오프되므로 TTL 입력단과 같이 구성된 제 1 드라이브회로(7)의 트랜지스터 Q30가 "온"이 되므로 출력단자 Op에는 V_BB전압이 나타나게 된다.

반대로 데이터신호(e)가 비교신호(f)보다 작을 경우에는 트랜지스터 Q28가 "온"되고, 트랜지스터 Q30의 베이스전류는 출력트랜지스터 Q31을 "온"시키므로 출력단자 Op에는 "로우" 전압이 나타나게 된다. 이와같은 출력파형은 제 4 도 (f)와 같다. 트랜지스터 Q30은 트랜지스터 Q31이 오프될때 베이스에 축적된 전하를 매우 빠르게 방전시키므로 출력의 상승시간을 짧게하여 펄스폭이 정확한 출력을 얻을 수 있다. 정전압발생회로(13)은 비교회로(6) 비교기(11) 및 제 1, 2 드라이브회로(7), (12)의 안정된 정확한 동작을 위하여 사용하였다.

정전압발생회로(13)는 베이스가 서로 접속된 트랜지스터 Q47과 Q53의 에미터에 저항 R30, R32을 접속하고, 상기 트랜지스터 Q47과 Q53의 베이스와 접지사이에 트랜지스터 Q54의 에미터와 콜렉터를 각각 접속하고, 상기 트랜지스터 Q54의 베이스는 상기 트랜지스터 Q53의 콜렉터와 접속되며, 저항 R31을 통해 접지되는 정전류회로를 구비하고 있다.

상기 정전류회로에서 저항 R30과 R32의 비에 의해 트랜지스터 Q47의 콜렉터 전류와 저항 R31에 흐르는 전류의 비가 일정하게 결정된다.

또한 트랜지스터 Q54는 상기 전류비를 한층 일정하게 유지하기 위한 제어트랜지스터로 사용된다. 따라서 트랜지스터 Q47의 콜렉터에 흐르는 정전류는 다이오우드 접속 트랜지스터 Q45와 Q46 및 제너다이오우드로 사용되는 트랜지스터 Q48과 직렬접속된 다이오우드 접속트랜지스터들 Q49-Q52에 의해 분류되어 상기 트랜지스터 Q45의 에미터는 비교회로(11)의 저항 R21과 트랜지스터 Q38의 콜렉터에 접속되며, 상기 트랜지스터 Q46의 에미터는 비교회로(6)의 저항 R9와 트랜지스터 Q'25의 콜렉터측에 접속된다.

또한 다이오우드 접속 트랜지스터 Q45, Q46 및 Q51, Q52의 콜렉터측은 상기 비교회로(6)의 트랜지스터 Q'26와 Q'27 및 저항 R10, R12로 구성되는 정전류회로의 상기 트랜지스터 Q'26, Q27의 베이스에 접속이 된다.

그러므로 다이오우드 접속 트랜지스터 Q45, Q46 및 Q51, Q52의 온도특성 즉 온도가 상승하면 베이스 에미터간 전압이 떨어지는 특성을 이용하며, 상기 비교기(11), 비교회로(6)에 일정 정전류를 공급할 수 있게 되고, 상기 트랜지스터 Q'26와 Q27의 베이스에 온도변화에 따라 안정된 바이어스를 공급할 수 있게 된다.

또한 정전압회로(13)는 저항 R33-R35와 Q55로 구성된 정전류회로를 구비하여 트랜지스터 Q55의 콜렉터와 저항 R33에 흐르는 정전류를 발생시킨다.

따라서 저항 R34의 전압강하와 트랜지스터 Q55의 베이스 에미터간의 온도특성에 의한 저항 R35의 전압강하의 정전압을 트랜지스터 Q30과 저항(R28)을 통해 Q43의 베이스로 인가하여 상기 트랜지스터(Q43,Q31)의 정확한 온,오프 동작을 할 수 있게 한다.

따라서 제 4 도 (f)와 같이 데이터(g)가 출력을 하게되며, 제 1 드라이브회로(7)의 출력은 통상 TTL 사용전압(최대 5볼트)으로 데이터를 출력할 수 있게 된다.

또한 상기 제 1 입력단(Is)의 합성비디오 신호(a)가 증폭기(8)의 결합 캐패시터 C5를 통해 트랜지스터 Q32의 베이스로 입력되면, 상기 트랜지스터(Q32)에서 증폭되어 트랜지스터 Q33의 베이스로 입력되어 트랜지스터 Q33에서 증폭되고 상기 트랜지스터 Q33의 콜렉터에서 출력된 신호는 공진회로(9)로 입력된다.

여기서 트랜지스터 Q34-Q36은 정전류회로가 되며, 트랜지스터 Q34및 Q35는 각각 트랜지스터 Q32 및 Q33의 능동부하의 역할을 하게 된다. 한편, 공진회로(9)는 상기 증폭회로(8)의 부하가 되기도 한다. 따라서 상기 합성비디오 신호(a)는 디지탈 동기신호의 주파수에서 공진하도록 캐패시터 C6와 인덕터 L1로 구성된 공진회로(9)에서 공진되고, 상기 증폭되어된 신호는 제 4 도 (g) h와 같은 신호가 중간전압(k)에 실려 트랜지스터 Q37의 베이스로 반전되어 입력된다. 이때의 중간전압 K는 전원전압 Vcc의 1/2이 되게 된다.

이와같이 디지탈 동기신호의 주파수로 공지된 제 3 도 (g)의 신호 h는 비교기(11)의 결합 캐패시터 C7를 통해 트랜지스터 Q37의 베이스로 상기 신호(h)와 같이 반전된 신호로 입력된다.

이때 저항 R19-R20, R23-R24는 모두 같은 저항값을 가지므로 트랜지스터 Q37의 베이스에서 중간전압 K는 Vcc/2가 된다. 또한, 비교전압 발생회로(10)의 저항 R23과 R24도 같은 값을 갖는 저항이므로 비교기(11)의 트랜지스터 Q38의 베이스에 입력하는 전압은 Vcc/2의 일정값이 된다.

비교기(11)의 트랜지스터 Q38의 콜렉터와 저항 R21은 정전압발생회로(13)에 연결되어 있으므로 전원전압의 잡음이나(hum)이 비교기(11) 출력에 영향을 주지 못한다.

또한 비교기(11)의 트랜지스터 Q39, Q40과 저항 R22, R26으로 구성되어 있는 정전류회로는 기준전압을 정전압발생회로(13)의 트랜지스터 Q40의 콜렉터전압을 사용하였으므로 전원전압의 변동에 영향을 받지 않을 뿐만 아니라 저항 R22, R26의 저항비에 의해 트랜지스터 Q39, Q40의 콜렉터전류가 결정되므로 온도변화나 베이스 에미터간의 전압 V_BB의 비매칭(mismatching)에 의한 영향이 제거된다.

제 2 드라이브회로(12)의 트랜지스터 Q41의 베이스 최대전압은 제 4 도의 (h)의 1이며, i는 트랜지스터 Q41의 베이스파형을 나타낸다.

트랜지스터 Q43은 TTL 입력단과 같은 고조이며, 트랜지스터 Q44의 스위칭동작에 의해 축적된 전하를 매우 빠르게 저항 R27을 통해 방전시키므로 트랜지스터 Q44의 스위칭속도를 빠르게 하는 기능도 갖는다.

제 4 도 (i)에서 j신호가 1신호일때는 트랜지스터 Q43의 에미터전압이 "하이"가 되어 트랜지스터 Q43의 베이스 전류는 트랜지스터 Q43의 콜렉터를 통하여 트랜지스터 Q44 베이스에 입력되므로 트랜지스터 Q44는 온이 되어 출력은 "로우"상태가 된다. 반대로 i신호가 1신호 이하일때는 트랜지스터 Q43의 에미터전압이 "로우"가 되어 트랜지스터 Q43의 베이스 전류는 트랜지스터 Q43의 에미터를 통해 흐르게 되어 트랜지스터 Q44는 오프상태가 된다. 따라서 제 4 도 (i)의 신호 j가 트랜지스터 Q44의 출력이 되는데 이 신호가 바로 디지탈 동기신호이다.

이때 저항 R26과 R27은 스위칭 동작에 의한 축적전하를 방전시켜 스위칭동작을 빠르게 하기 위한 것이다.

한편 제 1 입력단(Is)를 통해 합성 비디오신호 즉, 문자방송 데이타를 싣고 있는 데이타 패킷트가 입력하면 저항 R36과 코일 L2 및 캐패시터 C8로 구성된 제 2 저주파필터(14)에 의해 고주파인 칼라버어스트신호 및 데이타 동기신호와 데이타신호들은 차단되고, 수평동기 신호만이 상기 제 2 저주파필터(14)를 통과하여 합성동기 분리회로(15)로 입력하게 된다.

따라서 상기 수평동기신호는 "로우"상태로 트랜지스터 Q56의 베이스에 입력하므로 트랜지스터 Q56은 도통상태로 되고 저항 R39에 걸리는 전압에 의해 트랜지스터 Q57 또한 도통상태로 된다.

따라서 저항 R41에 의한 전압이 트랜지스터 Q58을 도통시켜 합성동기 분리회로(15)의 출력단자(Q)는 "로우"상태의 전압이 출력하고, 상기 수평동기기간 이외의 기간에서는 트랜지스터 Q56가 오프상태가 되므로 트랜지스터 Q57 및 Q58이 오프상태로 동작되어 출력단자(Q)에 V_BB의 전압이 출력하게 된다. 따라서 제 4 도 (j)와 같은 파형이 출력단자(Q)에서 출력하게 된다.

상술한 바와같이 정전압발생회로(13)을 사용함으로써 비교기의 출력이 전원스파크(Spike)나 리플(ripple)등과 같은 전원전압 잡음이나 험(Hum)에 영향을 받지 않도록 하였으며 비교기의 정전류회로도 온도변화에 무관한 동작을 하도록 구성하였다.

또한 정전압발생회로(13)의 기준전압과 트랜지스터 Q30, Q43을 사용함으로써 출력 트랜지스터 Q31, Q44의 스위칭 동작을 바르게하여 정확하고 안정된 디지탈 정보신호를 출력할 수 있는 이점이 있다.

또한 디지탈 정보신호 분리, 디지탈 동기신호 분리, 합성동기 분리기능을 모두 집적하므로서 PCB면적 감소와 원가, 공수 절감의 효과를 얻을 수 있다.

Claims (1)

1. 합성 비디오신호에 포함된 디지탈 정보신호 및 디지탈 동기신호를 분리하는 집적회로에 있어서, 제 1 입력단(Is)을 통한 입력신호의 전력증폭을 위한 버퍼회로(1)와, 상기 버퍼회로(1)의 증폭되어 입력된 신호의 고주파 부분을 제거하는 능동형 제 1 저주파필터(2)와, 제 2 입력단(Iu)을 통해 중앙처리장치(CPU)로 부터 공급되는 샘플링 신호에 따라 상기 제 1 저주파 필터(2)에서 여과된 신호중 굴곡으로 나타나는 저주파의 동기신호 부분을 제거하는 샘플링회로(3)와, 상기 샘플링회로(3)에서 출력하는 전압을 비교전압으로 기억하는 기억회로(4)와, 상기 기억회로(4)에서 기억된 비교전압을 TTL 레벨의 전압으로 변환하고 상기 샘플링회로(3)의 샘플링 기간동안 상기 비교전압을 유지하기 위한 임피던스 버퍼회로(5)와, 상기 기억회로(4)로부터 입력하는 상기 비교전압과 상기 버퍼회로(1)에서 증폭된 비디오신호의 데이터를 비교하는 비교회로(6)와, 상기 비교회로(6)의 비교된 신호를 TTL 레벨의 데이터로 출력하는 제 1 드라이브회로(7)와, 상기 제 1 입력단(Is)의 입력합성 비디오 신호로 부터 디지탈 동기신호 분리를 위해 합성 비디오신호를 증폭하기 위한 증폭기(8)와, 상기 증폭기(8)에서 증폭된 합성 비디오신호중 특정주파수인 동기신호를 선별하기 위한 공진회로(9)와, 상기 공진회로(9)의 출력을 비교하기 위한 비교전압을 발생하는 비교전압 발생회로(10)와, 상기 비교전압 발생회로(10)에서 출력되는 비교전압에 따라 상기 공진회로(9)의 공진출력을 비교하는 비교기(11)와, 상기 비교기(11)의 비교된 출력을 TTL레벨의 구형파로 출력하는 제 2 드라이브회로(12)와, 일정한 전압을 상기 비교기(11), 비교회로(6)와 제 1, 2 드라이브회로(7, 12)의 구동전원으로 공급하는 정전압 발생회로(13)와, 상기 제 1 입력단(Is)의 입력 합성 비디오신호중 수평동기 신호만 통과시키는 제 2 저주파필터(14)와, 상기 제 2 저주파 필터(14)에서 출력되는 수평동기 신호에서만 오프동작을 하여 디지탈 소정레벨의 펄스를 출력하도록 스위칭하는 합성동기 분리회로(15)로 구성됨을 특징으로 하는 합성동기신호분리 및 합성비디오의 디지탈정보신호와 디지탈 동기신호 분리용 집적회로.

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