KR0167247B1 - 디램의 지연 특성 보상 회로 - Google Patents

디램의 지연 특성 보상 회로 Download PDF

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Abstract

본 발명은 디램(DRAM)의 지연 특성 보상 회로에 관한 것으로, 종래에는 기준 지연 시간과 현재 지연 시간을 비교한 결과에 따라 지연 특성을 가변시키므로 공급 전압에 가해지는 범프(bump) 잡음 등의 보상에 많은 시간이 소요되는 문제점이 있었다. 이러한 점을 개선하기 위하여 본 발명은 공급 전압의 변동을 감지함에 따라 지연 소자의 지연 경로를 연결 또는 분리함으로써 지연 경로의 특성을 일정하게 유지시키도록 창안한 것으로, 본 발명은 캐패시터 커플링을 이용하여 범프 잡음에 의한 전압의 변동을 감지함으로써 로직 임계치가 다른 아날로그 인버터의 동작 여부가 결정되고 그 아날로그 인버터의 동작에 따라 지연 상태가 온,오프되어 전압 변동에 대한 적응을 고속으로 수행할 수 있다.

Description

디램(DRAM)의 지연 특성 보상 회로
제1도는 종래 지연 특성 보상 회로도.
제2도는 제1도에서 지연 소자의 회로도.
제3도는 본 발명의 지연 특성 보상 회로도.
* 도면의 주요부분에 대한 부호의 설명
210 : 전압 변화 감지부 211 : 분압 발생단
212 : 변동치 감지단 220 : 코드 데이타 발생부
230 : 지연 특성 보상부 240 : 신호 지연부
AIN1∼AIN10,DIN1∼DIN31: 인버터 DL1∼DL10: 지연소자
MC1,MC2: 모스 캐패시터 PM1,PM2,P1∼P10: 피모스 트랜지스터
N1∼N10: 엔모스 트랜지스터 R1,R2: 저항
본 발명은 공급 전압 변동에 의한 지연 경로의 특성 변화를 보상하는 기술에 관한 것으로 특히, DLL(Delay Locked Loop)을 사용하는 고속 디램(DRAM)에서 디지탈 공급 전압과 아날로그 공급 전압을 분리하여 사용하는 경우 DLL(Delay Locked Loop) 등과 같은 공급전압의 변동을 감지하여 지연 경로의 특성을 보상하는 디램(DRAM)의 지연 특성 보상 회로에 관한 것이다.
제1도는 종래 지연 특성 보상 회로의 블럭도로서 이에 도시된 바와 같이, 바이어스 전압(VBIAS)에 따라 지연 특성을 조절하도록 한 직렬 연결된 다수의 지연 소자(111)와, 이 다수의 지연 소자(111)의 최종 출력(CLK)을 반전하여 상기 지연 소자(111)의 입력단으로 궤환시키는 인버터(112)로 구성한 발진기(110)와, 이 발진기(110)의 출력(CLK)을 기준 전압(FREF)과 비교하여 위상을 감지함에 따라 상기 바이어스 전압(VBIAS)을 조절하는 위상 감지기(120)로 구성된다.
상기 다수의 지연 소자(111)는 전압(Vdd)에 직렬 연결된 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 게이트에 입력신호(IN)을 인가하고, 상기 엔모스 트랜지스터(NM1)의 드레인이 드레인에 접속된 엔모스 트랜지스터(NM2)의 게이트에 바이어스 전압(VBIAS)을 인가하며, 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접속점이 게이트에 공통 인가된 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM3)를 전압(Vdd)에 직렬 접속하여 그 접속점을 출력단(OUT)으로 하고, 상기 엔모스 트랜지스터(NM1)(NM3)의 소스가 접지단이 되도록 각기 구성된다.
이와 같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
먼저, 발진기(110)는 다수개의 직렬 접속된 지연 소자(111)가 바이어스 전압(VBIAS)에 따른 지연에 의해 고유 주파수의 클럭(CLK)을 발생시키는데, 인버터(112)가 상기 클럭(CLK)을 반전하여 상기 지연 소자(111)의 입력단으로 궤환시키게 된다.
이때, 위상 감지기(120)는 기준 주파수(FREF)와 발진기(110)의 클럭(CLK)을 비교하여 위상차를 검출하게 된다.
이에 따라, 위상 감지기(120)의 위상 차의 누적 전압에 따른 바이어스 전압(VBIAS)을 조정하여 발진기(110)에 인가하면 지연 소자(111)의 지연 특성이 조정되어 지연경로의 특성이 일정하게 유지하게 된다.
즉, 다수개의 지연 소자(111)는 제2도와 같이 구성되므로 입력 클럭(IN)이 인가되어 고전위에서 엔모스 트랜지스터(NM1)가 턴온될 때 엔모스 트랜지스터(NM2)가 바이어스 전압(VBIAS)에 의해 구동 능력이 결정되어 상기 엔모스 트랜지스터(NM2)로 흐르는 전류량이 제어되므로 인버터를 구성하는 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM3)와 함께 바이어스 전압(VBIAS)에 의해 지연의 정도가 결정되어진다.
상기와 같은 동작으로 클럭(CLK)은 기준 주파수(FREF)에 로킹(locking)되어 지연 소자(111)의 지연 특성이 일정하게 유지되어진다.
그러나, 종래 기술은 기준 지연 시간과 직렬 접속된 지연 소자의 지연 시간을 비교한 결과를 되먹임하여 지연 특성을 가변시키므로 공급 전압에 가해지는 순간적인 범프(bump) 잡음 등의 보상에 대처하지 못한다.
따라서, 종래에는 외부 환경 변화에 고속으로 적응하기 어려우므로 전압 범프의 잡음을 수정하여 지연 특성을 일정하게 유지시키기 위한 DLL 회로 등에 적용하기에는 무리가 따르는 문제점이 있었다.
본 발명은 종래의 문제점을 해결하기 위하여 공급 전압의 변동을 매우 빠른 속도로 감지하여 추가의 지연 소자의 지연 경로를 연결 또는 분리함으로써 지연 경로의 특성을 일정하게 유지시키도록 창안한 디램(DRAM)의 지연 특성 보상 회로를 제공함에 목적이 있다.
제3도는 본 발명의 지연 특성 보상 회로도로서 이에 도시한 바와 같이, 입력 신호(Vi)를 순차적으로 지연하여 최종 출력 신호(Vo)를 발생시키는 신호 지연부(240)와, 디지탈 공급 전압(Vdd)의 범프(bump) 잡음을 감지하는 전압 변화 감지부(210)와, 이 전압 변화 감지부(210)에서 감지한 레벨을 검출하여 해당 코드 데이타를 출력하는 코드 데이타 발생부(220)와, 이 코드 데이타 발생부(220)의 출력에 따라 상기 신호 지연부(240)의 지연 특성이 일정하게 유지되도록 보상하는 지연 특성 보상부(230)로 구성한다.
상기 지연부(240)는 인버터(DIN21∼DIN31)를 순차적으로 직렬 접속하여 구성한다.
상기 전압 변화 감지부(210)는 저항(R1), 피모스 트랜지스터(PM1)(PM2), 저항(R2)을 전압(Vdd)과 접지단(GND)사이에 순차적으로 직렬 접속한 분압 발생단(211)과, 모스 캐패시터(MC1)(MC2)를 전압(Vdd)과 접지단(GND)사이에 직렬 접속한 변동치 감지단(212)으로 구성하며, 상기 피모스 트랜지스터(PM1,PM2)의 접속점과 모스 캐패시터(MC1,MC2)의 접속점을 공통접속하여 출력단이 되도록 구성한다.
상기 코드 데이타 발생부(220)는 전압 변동 감지부(210)의 출력이 공통으로 인가된 인버터(AIN1∼AIN10)의 출력단을 인버터(DIN1,DIN2)...(DIN19,DIN20)를 각기 통해 지연 특성 보상부(230)에 접속하여 구성한다.
상기 인버터(AIN1∼AIN10)는 로직 임계치가 각기 다른 아날로그 인버터이고, 상기 인버터(DIN1,DIN2)...(DIN19,DIN20)는 디지탈 인버터이다.
여기서, 아날로그 인버터라 함은 아날로그 전원(VDDA) 및 접지(GNDA)에 연결된 인버터를 말하며, 디지탈 인버터라 함은 디지탈 전원(VDD) 및 접지(GND)에 연결된 인버터를 말한다.
상기 지연 특성 보상부(230)는 코드 데이타 발생부(220)의 출력이 각기 인가된 모스 트랜지스터(P1,N1)...(P10,N10)로 이루어진 스위치(SW1∼SW10)의 출력단을 출력단이 플로팅(Floating) 상태인 추가의 지연 소자(DL1∼DL10)에 접속하고 상기 피모스 트랜지스터(P1∼P10)의 소스를 신호 지연부(240)의 디지탈 인버터(DIN21∼DIN30)의 출력단(opt1∼opt10)에 각기 접속하며 상기 엔모스 트랜지스터(N1∼N10)의 소스를 접지하여 구성한다.
상기 지연 소자(DL1∼DL10)는 인버터 또는 모스 캐패시터이다
이와 같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
먼저, 전압(Vdd)이 인가된 후 신호 지연부(240)가 입력 신호(Vi)를 받아 들여 디지탈 인버터(DIN21∼DIN31)를 통해 최종 신호(Vo)를 출력할 때 범프 잡음이 없이 정상 상태이면 전압 변화 감지부(210)는 전압(Vdd)에 직렬 접속된 저항(R1), 피모스 트랜지스터(PM1)(PM2), 저항(R2)으로 구성된 분압 발생단(211)에서 분압된 전압은 ½Vdd로서 코드 데이타 발생부(220)에 출력하게 된다.
이때, 코드 데이타 발생부(220)는 ½Vdd를 임계 전압 보다 큰 전압으로 감지한 인버터(AIN1∼AIN5)가 로우 신호를 출력하여 인버터(DIN1,DIN2)...(DIN9,DIN10)를 통해 증폭되어 씨모스 레벨의 로우 신호를 출력하고 임계 전압 보다 작다고 감지한 인버터(AIN6∼AIN10)가 하이 신호를 출력하여 인버터(DIN11,DIN12)...(DIN19,DIN20)를 통해 증폭되어 씨모스 레벨 하이 신호를 출력하게 된다.
이에 따라, 지연 특성 보상부(230)는 코드 데이타 발생부(220)에서 로우 신호를 입력받은 스위치(SW1∼SW5)의 피모스 트랜지스터(P1∼P5)가 턴온되어 신호 지연부(240)의 인버터(DIN21∼DIN25)의 출력단을 각각 지연 소자(DL1∼DL5)의 입력단에 연결하게 된다.
따라서, 신호 지연부(240)는 지연 특성 보상부(230)의 지연 특성에 따라 입력신호(Vi)를 인버터(DIN21∼DIN31)를 통해 지연하여 최종 신호(Vo)를 출력하게 된다.
즉, 코드 데이타 발생부(220)의 아날로그 인버터(AIN1∼AIN10)는 각각의 로직 임계치 전압이 소정 등간격으로 증가 또는 감소되도록 조정되었으므로 정상 상태인 ½Vdd 전압에서는 지연 특성 보상부(230)의 스위치(SW1∼SW10) 중 반만 온되고 나머지 반은 오프된다.
여기서, 온이라 함은 코드 데이타 발생부(220)에서 아날로그 인버터에 직렬 접속된 두 개의 디지탈 인버터의 출력이 0이 되어 지연 특성 보상부(230)의 피모스 트랜지스터와 엔모스 트랜지스터로 구성된 스위치에 인가됨에 의해 상기 피모스 트랜지스터가 턴온되어 지연 소자(DL1∼DL10)의 입력단을 신호 지연부(240)의 지연 경로에 접속시킴을 의미하고, 오프라 함은 상기 코드 데이타 발생부(220)의 두 개의 디지탈 인버터의 출력이 하이가 되어 상기 스위치의 엔모스 트랜지스터가 턴온되어 지연 소자의 입력단을 접지에 연결함에 의해 상기 신호 지연부(240)의 지연 경로로부터 지연 소자(DL1∼DL10)를 분리시킴을 의미한다.
만일, 범프(bump) 잡음에 의해 전압(Vdd)에 △t 시간동안 △V 만큼의 변동이 발생하면 전압 변화 감지부(210)는 전압 변동 감지단(212)와 모스 캐패시터(MC1,MC2)에 의해 커플링되어 지연없이 △t 시간동안에 아래 식(1)만큼의 전압 변화가 발생하게 된다.
여기서, CMC1,CMC2는 각각 MC1,MC2의 캐패시턴스이고 C는 코드 데이타 발생부(220)의 게이트 캐패시턴스이다.
상기와 같은 동작으로 감지된 출력 전압에 따라 코드 데이타 발생부(220)에 있는 아날로그 인버터(AIN1∼AIN10)의 동작이 결정되어진다.
즉, 전압(Vdd)의 변동에 의한 전압 변화 감지부(210)의 출력 전압 레벨에 따라 코드 데이타 발생부(220)의 아날로그 인버터(AIN1∼AIN10)는 정상 상태 보다 더 온되거나 오프된다.
여기서, 아날로그 인버터(AIN1∼AIN10)는 각각의 로직 임계 전압에서 동작하므로 출력 전압의 스윙이 크지 않아 아날로그 공급 전압(VddA)에 스위칭 잡음을 일으키지 않는다.
이에 따라, 지연 특성 보상부(230)는 코드 데이타 발생부(220)의 코드 데이타에 따라 신호 지연부(240)의 지연 경로의 각 노드에 지연 소자(DL1∼DL10)를 연결하거나 분리시킴으로써 지연 경로의 전체 특성이 일정하게 유지된다.
이 후, 오랜 시간이 경과하면 전압 변화 감지부(210)의 출력 전압 레벨은 저항(R1,R2)과 피모스 트랜지스터(PM1,PM2)로 이루어진 분압 발생단(211)에 의해 ½Vdd 전압으로 세팅되어진다.
상기 피모스 트랜지스터(PM1,PM2)는 스탠바이 전류를 최소화하기 위해 매우 작은 전류가 흐르도록 소자의 크기가 결정되어진다.
한편, 본 발명은 전압 변화 감지부(210)의 분압 발생단(211)에서 분압을 ½Vdd 전압으로 출력하도록 피모스 트랜지스터(PM1,PM2)의 중량치를 조정하여 저항(R1,R2)를 제거할 수 있고 또한, 피모스 트랜지스터의 갯수도 임의로 조정할 수 있다.
또한, 접지 준위의 변동이 심한 경우 변동치 감지단(212)의 접지는 아날로그 접지로 대체될 수 있다.
그리고, 분압 발생단(211)의 피모스 트랜지스터는 엔모스 트랜지스터로 대체할 수 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 캐패시터 커플링을 이용하여 범프 잡음에 의한 전압의 변동을 감지함으로써 로직 임계치가 다른 아날로그 인버터의 동작 여부가 결정되고 그 아날로그 인버터의 동작에 따라 지연 상태가 온,오프되어 전압 변동에 대한 적응이 고속으로 이루어지는 효과가 있다.
특히, 고속의 DLL 회로 등에서 전압 변동에 따른 로킹(Locking)상태의 풀림을 해결할 수 있다.

Claims (10)

  1. 디지탈 공급 전압과 아날로그 공급 전압을 분리하여 사용하는 시스템에서, 입력신호(Vi)를 순차적으로 지연하여 최종 신호(Vo)를 출력하는 지연 수단과, 디지탈 공급 전압(Vdd)의 변화를 감지하여 일정한 비로 공급 전압(Vdd)에 대한 분압의 크기를 조정하는 공급 전압 변화 감지 수단과, 이 공급 전압 변화 감지 수단의 출력 레벨에 따라 해당 코드 데이타를 출력하는 코드 데이타 발생 수단과, 이 코드 데이타 발생 수단의 출력에 따라 일정 크기의 지연 소자를 상기 지연 수단의 지연 경로에 연결하거나 분리하여 지연 특성을 일정하게 유지시키는 지연 특성 보상 수단으로 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  2. 제1항에 있어서, 지연 수단은 출력단이 지연 특성 보상 수단에 접속된 다수개의 인버터를 직렬 접속하여 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  3. 제1항에 있어서 전압 변화 감지 수단은 디지탈 공급 전압(Vdd)을 분압한 전압(½Vdd)을 출력하는 분압 발생단과, 디지탈 공급 전압(Vdd)의 변동을 감지하여 상기 분압 발생단의 출력 전압(½Vdd)의 크기를 조정하는 변동치 감지단으로 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  4. 제3항에 있어서, 분압 발생단은 소스와 바디가 접속됨과 아울러 게이트와 드레인이 접속된 두 개의 피모스 트랜지스터를 전압(Vdd)과 접지에 각기 접속된 두 개의 저항사이에 직렬 접속하고 상기 피모스 트랜지스터의 접속점을 변동치 감지단에 접속하여 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  5. 제3항에 있어서, 변동치 감지단은 전압(Vdd)과 접지 사이에 직렬 접속된 두 개의 모스 캐패시터의 접속점을 분압 발생단과 코드 데이타 발생 수단에 접속하여 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  6. 제1항에 있어서, 코드 데이타 발생 수단은 전압 변화 감지 수단의 출력에 따라 동작이 결정되는 다수개의 아날로그 인버터와, 이 다수개의 아날로그 인버터의 출력을 증폭하여 코드 데이타를 출력하는 두개씩 직렬 접속된 디지탈 인버터로 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  7. 제6항에 있어서, 아날로그 인버터는 각기 다른 로직 임계치를 갖는 것을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  8. 제1항에 있어서, 지연 특성 보상 수단은 지연 수단의 지연 경로에 접속되거나 분리되는 다수개의 지연 소자와, 코드 데이타 발생 수단의 출력에 따라 상기 다수개의 지연 소자를 지연 수단의 지연 경로에 접속시키거나 분리시키는 다수개의 스위치로 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  9. 제8항에 있어서, 스위치는 소스가 지연 수단의 지연 경로에 접속된 피모스 트랜지스터의 게이트와 소스가 접지된 엔모스 트랜지스터의 게이트에 코드 데이타 발생 수단의 출력을 공통 인가하고 상기 피모스 트랜지스터와 엔모스 트랜지스터의 접속점을 지연 소자의 입력단에 접속하여 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
  10. 제8항에 있어서, 지연 소자는 모스 캐패시터 또는 인버터로 구성함을 특징으로 하는 디램(DRAM)의 지연 특성 보상 회로.
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