JP2016123153A

JP2016123153A - スイッチング電源回路

Info

Publication number: JP2016123153A
Application number: JP2014260311A
Authority: JP
Inventors: 恭明萬; Yasuaki Yorozu
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2014-12-24
Filing date: 2014-12-24
Publication date: 2016-07-07

Abstract

【課題】スイッチング周波数の高周波化が可能なスイッチング電源回路を提供する。
【解決手段】スイッチング電源回路は、フィードバックされた出力電圧を電流に変換する第１のトランジスタ（９）と、入力信号（１７）の反転信号を出力する相補型の反転回路（１４、１５）、第１のトランジスタ（９）によって変換された電流に基づいて、反転回路（１４、１５）の電流を変更する第２のトランジスタ（１３）、及び第２のトランジスタ（１３）によって電流が変更された反転回路（９）の出力信号に基づいて遅延して充電または放電する容量（１６）を有する遅延回路（１０１）と、入力信号（１７）と遅延回路（１０１）の出力に基づいて、立ち上がり又は立下りのいずれか一方が遅延されたＰＷＭ波形を生成する論理素子（１９）と、ＰＷＭ波形に基づいて駆動するスイッチング回路（５１）と、を備える。
【選択図】図２

Description

本発明は、スイッチング電源回路に関する。

負荷に電力を供給するスイッチング電源回路は、小型化及び負荷の変動に対する出力電圧の安定化が求められている。

スイッチング電源回路を小型化するためには、フィルタを小型化する必要がある。フィルタを小型化するには、スイッチング周波数を高周波にすることが挙げられる。

図８は、従来のスイッチング電源回路用のＰＷＭ（ｐｕｌｓｅｗｉｄｔｈｍｏｄｕｌａｔｉｏｎ）波形生成回路の構成を示す図である。図９は、従来のＰＷＭ波生成回路の波形を示すタイミングチャートである。図８に示すように、従来のＰＷＭ波形生成回路は、誤差増幅回路１と、三角波生成回路２と、比較器３と、を備える（例えば、特許文献１）。

誤差増幅回路１は、出力電圧からのフィードバックした電圧と基準電圧とを比較し、その誤差を増幅して出力する。図９に示すように、比較器３は、三角波生成回路２が生成した三角波（ｒａｍｐｏｕｔ）と誤差増幅回路１の出力（ｅｒｒｏｕｔ）とを比較し、誤差増幅回路１の出力電圧に比例したデューティーを持つＰＷＭ波形（ｃｏｍｐｏｕｔ）を生成する。

従って、従来のＰＷＭ波形生成回路を高周波化するには、三角波生成回路２の三角波を高周波化する必要がある。しかし、電圧を短時間に大きく変化させるには電流を多く流す必要があり、また寄生容量の影響もあって望ましい高周波の三角波を作ることが難しい。加えて、三角波生成回路２が高周波化したとしても、比較器３が短時間に比較結果を出すには多くの電流が必要となる。

負荷の変動に対する出力電圧の安定化のために、軽負荷時と重負荷時とにおいて制御方法を変更する技術が知られている。しかし、スイッチング周波数の高周波化に伴い、電源制御系を高周波化した場合、負荷変動によって制御方式が切り替わる際に、出力電圧を一定に保つことが難しかった。

この点に関し、ディジタル制御スイッチング電源装置の過渡応答性を向上させる目的により、バイアス電流によって遅延時間が制御される遅延素子アレイを用い、Ａ／Ｄ変換周期にスイッチング周期を同期させる技術が開示されている（例えば、特許文献２）。

しかし、この遅延素子アレイはスイッチング電源装置の駆動方式に適用されるものではないため、スイッチング電源装置の高周波化が難しく、負荷の変動時の出力電圧の安定性も悪い。

本発明は上記の問題に鑑み、スイッチング周波数の高周波化が可能なスイッチング電源回路を提供することを目的とする。

上記課題を解決するための本発明は、フィードバックされた出力電圧を電流に変換する第１のトランジスタと、入力信号の反転信号を出力する相補型の反転回路、第１のトランジスタによって変換された電流に基づいて、反転回路の電流を変更する第２のトランジスタ、及び第２のトランジスタによって電流が変更された反転回路の出力信号に基づいて遅延して充電または放電する容量を有する遅延回路と、入力信号と遅延回路の出力に基づいて、立ち上がり又は立下りのいずれか一方が遅延されたＰＷＭ波形を生成する論理素子と、ＰＷＭ波形に基づいて駆動するスイッチング回路と、を備えるスイッチング電源回路を提供する。

本発明によれば、スイッチング周波数の高周波化が可能なスイッチング電源回路を提供することができる。

スイッチング電源回路の構成図である。ＰＷＭ波形生成回路の構成の構成例を示す図である。遅延回路の構成を示す図である。遅延回路のタイミングチャートである。ＰＷＭ波形生成回路における波形を示すタイミングチャートである。ノードの入力電圧と、ノードにおける出力信号の様子を示す図である。ＰＷＭ波形生成回路の変形例を示す図である。従来のスイッチング電源回路用のＰＷＭ波形生成回路の構成を示す図である。従来のＰＷＭ波生成回路の波形を示すタイミングチャートである。

以下、本発明の一実施形態に係るスイッチング電源回路について図面を参照しながら説明する。

図１は、本実施形態のスイッチング電源回路の構成図である。図１に示すように、スイッチング電源回路は、フィードバックブロック２５と、誤差増幅回路２６と、ホールド回路２７と、比較器２８と、セレクタ２９と、固定パルス幅生成回路３０と、ＰＷＭ波形生成回路３１と、駆動信号生成回路３２と、スイッチング回路５１と、フィルタ５２と、を備える。

フィードバックブロック２５は、フィードバックされた電圧を分圧する分圧回路と、位相の遅れを補償する位相補償回路と、を含む。

誤差増幅回路２６は、フィードバックブロック２５の出力と基準電圧Ｖｒｅｆとの誤差を増幅する。

ホールド回路２７は、コントローラ４０と、コントローラ４０のディジタル出力をアナログ信号に変換するＤ／Ａコンバータ３８（ＤＡＣ）と、Ｄ／Ａコンバータ３８の出力と誤差増幅回路２６の出力とを比較してコントローラ４０に出力する比較器３９と、スイッチ４１と、を含む。

ホールド回路２７は、誤差増幅回路２６の出力の電圧値をディジタル化して記憶する。すなわち、コントローラ４０は、比較器３９が出力したＤ／Ａコンバータ３８の出力と誤差増幅回路２６の出力との比較結果に基づいて、Ｄ／Ａコンバータ３８の出力とノード８の電圧値が等しくなるようにＤ／Ａコンバータ３８への出力を順次変化させる。

スイッチ４１は別途設けられる制御部によって制御される。

比較器２８は、フィードバックブロック２５の出力と基準電圧Ｖｒｅｆとを比較し、比較結果をセレクタ２９に出力する。

セレクタ２９は、比較器２８の出力と、固定周期クロックであるＰＬＬ（ｐｈａｓｅ―ｌｏｃｋｅｄｌｏｏｐ）からのクロック（ＰＬＬＣＬＫ）を、制御部の指示に基づいて選択し、選択した方の信号を固定パルス幅生成回路３０に出力する。固定パルス幅生成回路３０は、入力した信号に基づいてパルス幅が制御され、固定された信号を生成し、ノード１７を介してＰＷＭ波形生成回路３１に出力する。

ＰＷＭ波形生成回路３１は、ノード１７の信号に基づいてパルスの立ち上げタイミングが制御され、ノード８の電圧に基づいてパルス幅が制御されたＰＷＭ波形をノード２０から出力する。

駆動信号生成回路３２は、スイッチング回路５１を駆動させる駆動信号を生成する。

図２は、ＰＷＭ波形生成回路３１の構成の構成例を示す図である。図２に示すように、ＰＷＭ波形生成回路３１は、ゲート端子にノード８が接続され、ドレイン端子に電流源１１が接続され、ソース端子に抵抗１０を介してグランドが接続された第１のスイッチング素子である第１のＮｃｈトランジスタ９を備える。第１のＮｃｈトランジスタ９のドレイン端子には第２のＮｃｈトランジスタ１２のドレイン端子が接続される。

ＰＷＭ波形生成回路３１は、遅延回路１０１と、第１の反転回路１８と、第２の反転回路１８Ａと、論理素子であるＮＯＲゲート１９と、を備える。ＰＷＭ波形生成回路３１は、また、第１の電流制限回路５３と、第２の電流制限回路５４と、を備えていてもよい。

遅延回路１０１は、第２のＮｃｈトランジスタ１２とカレントミラー回路を構成する第２のスイッチング素子である第３のＮｃｈトランジスタ１３と、相補型反転回路を構成する第４のＮｃｈトランジスタ１４及び第５のＰｃｈトランジスタ１５と、容量１６と、を含む。

第３のＮｃｈトランジスタ１３は、ゲート端子が第２のＮｃｈトランジスタ１２のゲート及びドレイン端子に接続され、ドレイン端子が第４のＮｃｈトランジスタ１４のソース端子に接続され、ソース端子が接地される。

第４のＮｃｈトランジスタ１４は、ゲート端子がノード１７に接続され、ドレイン端子が第５のＰｃｈトランジスタ１５のドレイン端子に接続される。

第５のＰｃｈトランジスタ１５は、ゲート端子がノード１７に接続され、ソース端子が電源に接続される。

容量１６は、一端が電源に、他端が第４のＮｃｈトランジスタ１４のドレイン端子、第５のＰｃｈトランジスタ１５のドレイン端子、及び第１の反転回路１８の入力端子に接続される。

第１の反転回路１８の出力端子及び第２の反転回路１８Ａの出力端子はＮＯＲゲート１９の入力端子に接続される。第２の反転回路１８Ａの入力端子はノード１７に接続される。

第１の電流制限回路５３は、直列に接続されるスイッチ２１と、電流源２２と、を備え、スイッチ２１の一端は第１のＮｃｈトランジスタ９のドレイン端子に接続される。第２の電流制限回路５４は、直列に接続されるスイッチ２３と、電流源２４と、を備え、スイッチ２３の一端は第３のＮｃｈトランジスタ１３のドレイン端子に接続される。

ここで、本実施形態の遅延回路１０１について説明する。

図３は、遅延回路１０１の構成を示す図である。図４は、遅延回路１０１のタイミングチャートである。図３に示すように、遅延回路１０１は、Ｎｃｈトランジスタ５と、Ｐｃｈトランジスタ４とからなる相補型の反転回路と、容量６と、可変抵抗７と、を含む。この可変抵抗７は、図２においては、第３のＮｃｈトランジスタ１３が相当する。

Ｐｃｈトランジスタ４のＯＮ抵抗は十分に低いため、入力ＣＬＫｉｎの立下りに対して容量６はすぐに充電され、出力ＣＬＫｏｕｔは瞬時に立ち上がる。一方、入力ＣＬＫｉｎの立ち上がりに対して、Ｎｃｈトランジスタ５はＯＮされるが、可変抵抗７によって電流制限されるため、出力ＣＬＫｏｕｔの立下りは一定時間の経過後となる。可変抵抗７の抵抗値によって、立下りの遅延時間は制御できるため、可変抵抗７の抵抗値を制御することによりデューティー比を制御することができる。

ここで、この遅延回路１０１は、Ｎｃｈトランジスタ５と、Ｐｃｈトランジスタ４と、からなる反転回路であるため、高周波信号を伝送することができる。また、相補型の回路構成となっているため、定常状態においては、電流は流れることはなく、入力ＣＬＫｉｎが変化しない限り電流が流れることはない。

次に、本実施形態のスイッチング電源回路の動作について説明する。

上述した別途設けられる制御部は、負荷３７に供給される電流を検知し、負荷が軽負荷化、重負荷かを判定する。制御部は、負荷３７に供給される電流が所定の電流値以上である場合に重負荷と、所定の電流値未満である場合に軽負荷と判定する。制御部は、負荷が重負荷であると判定した場合、誤差増幅回路２６を稼働させ、セレクタ２９にＰＬＬを選択させ、ホールド回路２７のスイッチ４１をＯＦＦする。制御部は、負荷が軽負荷であると判定した場合、誤差増幅回路２６を停止させ、セレクタ２９に比較器２８の出力を選択させ、ホールド回路２７のスイッチ４１をＯＮする。

（重負荷時の動作）
負荷３７への出力電圧がフィードバックされ、フィードバックブロック２５に入力される。フィードバックブロック２５は出力電圧を分圧し、位相補償して誤差増幅回路２６に出力する。誤差増幅回路２６は、入力した電圧と、基準電圧Ｖｒｅｆとの差分を増幅してホールド回路２７に出力する。

ホールド回路２７は、入力した電圧値をディジタル化してコントローラ４０によって記憶する。また、ホールド回路２７は入力した電圧をそのままノード８に出力する。

セレクタ２９によって選択されたＰＬＬのパルスは固定パルス幅生成回路３０に入力される。固定パルス幅生成回路３０は、入力した信号に基づいてパルス幅が一定に調整されたクロックをノード１７に出力する。

ＰＷＭ波形生成回路３１は、ノード８から入力した電圧を、第１のＮｃｈトランジスタ９によって電流に変換する。このとき、電流源１１の電流から第１のＮｃｈトランジスタ９及び抵抗１０を流れる電流を差し引いた電流が第２のＮｃｈトランジスタ１２に流れる。

この第２のＮｃｈトランジスタ１２に流れる電流の大きさによって、第３のＮｃｈトランジスタ１３の可変抵抗としての抵抗値が定まる。

一方、ノード１７から入力されたＰＬＬのクロックは、相補型反転回路である第４のＮｃｈトランジスタ１４及び第５のＰｃｈトランジスタ１５によって、反転された信号として出力される。

この反転信号のＬＯＷへ変化するタイミング、すなわちＰＬＬのパルス信号の立ち上がりのタイミングにて容量１６から放電が始まる。この際、第３のＮｃｈトランジスタ１３の可変抵抗としての抵抗値によって定まる電流値が大きいほど、放電時間は短くなる。従って、ＨＩＧＨの長さが短い波形が出力される。この出力は第１の反転回路１８に出力される。一方、第２の反転回路１８Ａにはノード１７のＰＬＬのパルス信号が入力される。

ここで、第１の電流制限回路５３は、通常はスイッチ２１がＯＦＦとなっており、別途設けられるスイッチング回路５１の過剰な電流の吸い込みを検知する検知手段が過剰な電流の吸い込みを検知した場合、スイッチ２１がＯＮされる。スイッチ２１がＯＮされるとデューティー比が瞬時に大きくなり、スイッチング回路５１の過剰な電流の吸い込みを防止することができる。第２の電流制限回路５４も、同様の動作を行う。

図５は、ＰＷＭ波形生成回路３１における波形を示すタイミングチャートである。図５に示すように、第１の反転回路１８の出力端子及び第２の反転回路１８Ａによって反転された出力はＮＯＲゲート１９に入力される。このＮＯＲゲート１９により、ＰＬＬのパルス信号の立ち上がりに合わせて立ち上がり、遅延回路１０１によって遅延された長さのパルス幅を持つ信号がノード２０から出力される。

ノード２０の出力は、駆動信号生成回路３２と、スイッチング回路５１と、フィルタ５２と、を介して負荷３７に供給される。

（軽負荷時の動作）
負荷３７への出力電圧がフィードバックされ、フィードバックブロック２５に入力される。フィードバックブロック２５は出力電圧を分圧し、位相補償して誤差増幅回路２６に出力する。ここで、誤差増幅回路２６は停止されており、入力電圧はホールド回路２７に出力される。

誤差増幅回路２６を停止させるのは、軽負荷時にはスイッチング電源回路自身の回路において消費される電力が効率に大きく影響するからである。

しかし、ホールド回路２７は、スイッチ４１がＯＮされ、直前の重負荷時の動作においてコントローラ４０が記憶した電圧値を出力する。

セレクタ２９によって選択された比較器２８の出力は固定パルス幅生成回路３０に入力される。比較器２８は、フィードバックブロック２５の出力電圧と基準電圧Ｖｒｅｆとを比較し、比較結果を出力する。固定パルス幅生成回路３０は、入力した信号に基づいてパルス幅が一定に調整されたクロックをノード１７に出力する。

一方、ノード１７から入力された比較器２８の出力は、相補型反転回路である第４のＮｃｈトランジスタ１４及び第５のＰｃｈトランジスタ１５によって、反転された信号として出力される。

この反転信号のＬＯＷへ変化するタイミング、すなわち比較器２８出力のパルス信号の立ち上がりのタイミングにて容量１６から放電が始まる。この際、第３のＮｃｈトランジスタ１３の可変抵抗としての抵抗値によって定まる電流値が大きいほど、放電時間は短くなる。従って、ＨＩＧＨの長さが短い波形が出力される。この出力は第１の反転回路１８に出力される。一方、第２の反転回路１８Ａにはノード１７の比較器２８出力のパルス信号が入力される。

第１の反転回路１８の出力端子及び第２の反転回路１８Ａによって反転された出力はＮＯＲゲート１９に入力される。このＮＯＲゲート１９により、比較器２８出力のパルス信号の立ち上がりに合わせて立ち上がり、遅延回路１０１によって遅延された長さのパルス幅を持つ信号がノード２０から出力される。

ここで、軽負荷時はノード８から入力される電圧が一定となり、ノード１７から入力されるパルスの幅が負荷３７への出力電圧に基づいて変化する点において、重負荷時がノード８から入力される電圧が負荷３７への出力電圧に基づいて変化し、ノード１７から入力されるパルスが一定である点と異なる。

すなわち、重負荷時はＰＬＬのクロックを使用して決まった周波数によってスイッチングさせることにより、制御を安定させて出力のリップルを低減させ、出力電圧の変動を抑えることができる。軽負荷時には、多少のリップルを許容し、出力電圧の変動が大きくなるが、負荷に応じてスイッチング間隔を変更することにより電力変換効率を高めることができる。

また、重負荷から軽負荷に切り替わる場合、ホールド回路２７は重負荷時に記憶した電圧値をノード８に出力する。従って、軽負荷時には重負荷時とＯＮ時間が同じになるような波形を生成するため、制御方法の切り替えに伴うリップルを抑えることが可能となる。

図６は、ノード８の入力電圧と、ノード２０における出力信号の様子を示す図である。横軸は時間を、縦軸は電圧を示す。また、実線はノード２０の出力信号（ｐｗｍｏｕｔ）を、破線はノード８の入力電圧（ｖｃｔｒｌ）を示す。

図６に示すように、ノード８からの入力電圧を時間とともに上昇させた場合、ノード２０の出力信号は、最初は最小のデューティー比であるが、途中からデューティー比が大きくなり、最大のデューティー比に達し、その後最大のデューティー比を維持している。

図７は、ＰＷＭ波形生成回路３１の変形例を示す図である。図７に示すように、ＰＷＭ波形生成回路３１は、ＰｃｈトランジスタをＮｃｈトランジスタに、ＮｃｈトランジスタをＰｃｈトランジスタに変更することにより、他の構成とすることができる。

ＰＷＭ波形生成回路３１は、ゲート端子にノード８が接続され、ソース端子に抵抗５０２を介してＶｄｄが接続され、ドレイン端子が接地された第１のＰｃｈトランジスタ５０１を備える。第１のＰｃｈトランジスタ５０１のドレイン端子には第２のＰｃｈトランジスタ５０６のドレイン端子が接続される。

ＰＷＭ波形生成回路３１は、遅延回路１０１Ａと、第１の反転回路５１３と、第２の反転回路５１３Ａと、ＮＯＲゲート５１４と、を備える。ＰＷＭ波形生成回路３１は、また、第１の電流制限回路５３Ａと、第２の電流制限回路５４Ａと、を備えていてもよい。

遅延回路１０１Ａは、第２のＰｃｈトランジスタ５０６とカレントミラー回路を構成する第３のＰｃｈトランジスタ５０７と、相補型反転回路を構成する第４のＰｃｈトランジスタ５０８及び第５のＮｃｈトランジスタ５０９と、容量５１０と、を含む。

第３のＰｃｈトランジスタ５０７は、ゲート端子が第２のＰｃｈトランジスタ５０６のゲート及びドレイン端子に接続され、ドレイン端子が第４のＰｃｈトランジスタ５０８のソース端子に接続され、ソース端子は電源に接続される。

第４のＰｃｈトランジスタ５０８は、ゲート端子がノード１７に接続され、ドレイン端子が第５のＮｃｈトランジスタ５０９のドレイン端子に接続される。

第５のＮｃｈトランジスタ５０９は、ゲート端子がノード１７に接続され、ソース端子が接地される。

容量５１０は、一端が接地され、他端が第４のＰｃｈトランジスタ５０８のドレイン端子、第５のＮｃｈトランジスタ５０９のドレイン端子、及び第１の反転回路５１３の入力端子に接続される。

第１の反転回路５１３の出力端子及び第２の反転回路５１３Ａの出力端子は論理素子であるＮＯＲゲート５１４の入力端子に接続される。第２の反転回路５１３Ａの入力端子はノード１７に接続される。

第１の電流制限回路５３Ａは、直列に接続されるスイッチ５０４と、電流源５０５と、を備え、スイッチ５０４の一端は第１のＰｃｈトランジスタ５０１のドレイン端子に接続される。第２の電流制限回路５４Ａは、直列に接続されるスイッチ５１１と、電流源５１２と、を備え、スイッチ５１１の一端は第３のＰｃｈトランジスタ５０７のドレイン端子に接続される。

この変形例に係るＰＷＭ波形生成回路３１の動作は、信号の立ち上がりと立下りの関係が逆になり、ノード１７の信号の立下りが第３のＰｃｈトランジスタ５０７のＯＮ抵抗に比例して遅延量が変化する点以外、上述のＰＷＭ波形生成回路３１の動作と同様である。

以上述べたように、本実施形態のスイッチング電源回路は、出力信号の立ち上がり又は立下りのタイミングを入力信号によって定める相補型の反転回路、反転回路の出力信号に基づいて充電または放電する容量１６、及び反転回路の電流を規制する可変抵抗を備える遅延回路１０１と、可変抵抗の抵抗値をフィードバックされた出力電圧に基づいて変更するスイッチング素子と、を備える。

従って、相補型の反転回路を遅延回路に採用することにより、スイッチング周波数の高周波化が可能なスイッチング電源回路を提供することができるという効果がある。

以上、本発明について、好ましい実施形態を挙げて説明したが、本発明のスイッチング電源回路は上記実施形態の構成に限定されるものでない。

当業者は、従来公知の知見に従い、本発明のスイッチング電源回路を適宜改変することができる。このような改変によってもなお本発明のスイッチング電源回路の構成を具備する限り、もちろん、本発明の範疇に含まれるものである。

９第１のＮｃｈトランジスタ
１６容量
１３第３のＮｃｈトランジスタ
１４第４のＮｃｈトランジスタ
１５第５のＰｃｈトランジスタ
２５フィードバックブロック
２６誤差増幅回路
２７ホールド回路
２８比較器
２９セレクタ
３０固定パルス幅生成回路
３１ＰＷＭ波形生成回路
３７負荷
５１スイッチング回路
５２フィルタ
１０１遅延回路

特許第５１４６０２２号公報特許第５４４５０８８号公報

Claims

フィードバックされた出力電圧を電流に変換する第１のトランジスタと、
入力信号の反転信号を出力する相補型の反転回路、前記第１のトランジスタによって変換された電流に基づいて、前記反転回路の電流を変更する第２のトランジスタ、及び前記第２のトランジスタによって電流が変更された前記反転回路の出力信号に基づいて遅延して充電または放電する容量を有する遅延回路と、
前記入力信号と前記遅延回路の出力に基づいて、立ち上がり又は立下りのいずれか一方が遅延されたＰＷＭ波形を生成する論理素子と、
前記ＰＷＭ波形に基づいて駆動するスイッチング回路と、
を備えるスイッチング電源回路。
負荷に流れる電流値が所定値以上である重負荷時の前記第１のトランジスタに入力する電圧を記憶するホールド回路と、
出力電圧と基準電圧とを比較する比較器と、
固定周期クロック又は前記比較器の出力に切り替えるセレクタと、
前記セレクタの出力に基づいてパルス幅が一定に調整された前記入力信号を生成する固定パルス幅生成回路と、
をさらに備え、
負荷に流れる電流が前記所定値未満である軽負荷時の場合、
前記ホールド回路は、記憶した電圧に基づいて電圧を前記第１のトランジスタのゲート端子に出力し、
前記セレクタは、前記比較器の出力に切り替える請求項１に記載のスイッチング電源回路。
フィードバックされた出力電圧と基準電圧との差を増幅し、前記ホールド回路に出力する誤差増幅回路をさらに備え、
前記誤差増幅回路は、
前記重負荷時に稼働し、前記軽負荷時に停止する請求項２に記載のスイッチング電源回路。