JPH0936716A - 遅延回路 - Google Patents
遅延回路Info
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- JPH0936716A JPH0936716A JP8185148A JP18514896A JPH0936716A JP H0936716 A JPH0936716 A JP H0936716A JP 8185148 A JP8185148 A JP 8185148A JP 18514896 A JP18514896 A JP 18514896A JP H0936716 A JPH0936716 A JP H0936716A
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- voltage
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- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【課題】バンプ雑音等による供給電圧の変動にかかわら
ず、遅延経路の特性を略一定に維持する。 【解決手段】信号遅延部２４０は、入力信号Ｖｉを順次
遅延させて出力信号Ｖ０を発生する回路であり、ディジ
タル供給電圧のバンプ雑音を電圧変化感知部２１０によ
り感知し、コードデータ発生部２２０では、感知された
電圧レベルに基づいてコードデータを発生させる。遅延
部２３０では、該コードデータ発生部２２０が発生した
コードデータに基づいてディジタルインバータＤＩＮ２
１〜ＤＩＮ３０を接続する。
ず、遅延経路の特性を略一定に維持する。 【解決手段】信号遅延部２４０は、入力信号Ｖｉを順次
遅延させて出力信号Ｖ０を発生する回路であり、ディジ
タル供給電圧のバンプ雑音を電圧変化感知部２１０によ
り感知し、コードデータ発生部２２０では、感知された
電圧レベルに基づいてコードデータを発生させる。遅延
部２３０では、該コードデータ発生部２２０が発生した
コードデータに基づいてディジタルインバータＤＩＮ２
１〜ＤＩＮ３０を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、供給される電圧の
変動に対し、遅延経路の遅延特性を補償する回路を備え
た遅延回路に関し、詳しくは、瞬間的な雑音に対しても
略一定の遅延特性の維持を補償する技術に関する。
変動に対し、遅延経路の遅延特性を補償する回路を備え
た遅延回路に関し、詳しくは、瞬間的な雑音に対しても
略一定の遅延特性の維持を補償する技術に関する。
【０００２】
【従来の技術】従来より、メモリデバイスに使用される
ような遅延回路が知られている。かかる従来の遅延回路
は、図２に示すように、フィードバックされて入力され
るクロックＣＬＫを反転するインバータ１と、入力する
バイアス電圧ＶBIASにより該インバータ１から出力され
たクロックの遅延特性を調節し所定周波数を有したクロ
ックＣＬＫを発生する複数の遅延素子２〜７と、を備え
た発振器１００と、該発振器１００の遅延素子７から出
力されたクロックＣＬＫの周波数と基準周波数ＦＲＥＦ
とを比較して位相差を感知し、該感知された位相差に従
うバイアス電圧ＶBIASを発生する位相感知器１１０と、
を備えて構成されている。
ような遅延回路が知られている。かかる従来の遅延回路
は、図２に示すように、フィードバックされて入力され
るクロックＣＬＫを反転するインバータ１と、入力する
バイアス電圧ＶBIASにより該インバータ１から出力され
たクロックの遅延特性を調節し所定周波数を有したクロ
ックＣＬＫを発生する複数の遅延素子２〜７と、を備え
た発振器１００と、該発振器１００の遅延素子７から出
力されたクロックＣＬＫの周波数と基準周波数ＦＲＥＦ
とを比較して位相差を感知し、該感知された位相差に従
うバイアス電圧ＶBIASを発生する位相感知器１１０と、
を備えて構成されている。
【０００３】且つ、前記遅延素子２〜７においては、図
３に示すように、ソース端子に電圧Ｖｄｄが印加しゲー
ト端子に入力ラインＩＮが共通接続され、ドレイン端子
は相互接続されて出力ラインに接続されたＣＭＯＳイン
バータのＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトラ
ンジスタＮＭ１と、ドレイン端子が前記ＮＭＯＳトラン
ジスタＮＭ１のソース端子に接続され、ゲート端子に前
記バイアス電圧ＶBIAS電圧が印加され、ソース端子が接
地されたＮＭＯＳトランジスタＮＭ２と、ソース端子が
前記ＰＭＯＳトランジスタＰＭ１のソース端子に接続さ
れ、ゲート端子が前記ＰＭＯＳトランジスタＰＭ１及び
ＮＭＯＳトランジスタＮＭ１の出力ラインに共通接続さ
れ、ドレイン端子が相互接続されて出力ラインＯＵＴに
接続され、ソース端子が接地されたＣＭＯＳインバータ
のＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジス
タＮＭ３と、を備えている。
３に示すように、ソース端子に電圧Ｖｄｄが印加しゲー
ト端子に入力ラインＩＮが共通接続され、ドレイン端子
は相互接続されて出力ラインに接続されたＣＭＯＳイン
バータのＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトラ
ンジスタＮＭ１と、ドレイン端子が前記ＮＭＯＳトラン
ジスタＮＭ１のソース端子に接続され、ゲート端子に前
記バイアス電圧ＶBIAS電圧が印加され、ソース端子が接
地されたＮＭＯＳトランジスタＮＭ２と、ソース端子が
前記ＰＭＯＳトランジスタＰＭ１のソース端子に接続さ
れ、ゲート端子が前記ＰＭＯＳトランジスタＰＭ１及び
ＮＭＯＳトランジスタＮＭ１の出力ラインに共通接続さ
れ、ドレイン端子が相互接続されて出力ラインＯＵＴに
接続され、ソース端子が接地されたＣＭＯＳインバータ
のＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジス
タＮＭ３と、を備えている。
【０００４】このように構成された従来メモリデバイス
の遅延特性補償回路の動作について説明する。先ず、ク
ロックＣＬＫは遅延素子７の出力からインバータ１にフ
ィードバックされる。該インバータ１は入力されたクロ
ックＣＬＫを反転して遅延素子２に出力する。複数の遅
延素子２〜７には、位相感知器１１０からバイアス電圧
ＶBIASがフィードバックされて入力される。このバイア
ス電圧ＶBIASに基づいて複数の遅延素子２〜７は所定周
波数を有するクロックＣＬＫを発生し、位相感知器１１
０に出力する。
の遅延特性補償回路の動作について説明する。先ず、ク
ロックＣＬＫは遅延素子７の出力からインバータ１にフ
ィードバックされる。該インバータ１は入力されたクロ
ックＣＬＫを反転して遅延素子２に出力する。複数の遅
延素子２〜７には、位相感知器１１０からバイアス電圧
ＶBIASがフィードバックされて入力される。このバイア
ス電圧ＶBIASに基づいて複数の遅延素子２〜７は所定周
波数を有するクロックＣＬＫを発生し、位相感知器１１
０に出力する。
【０００５】次いで、該位相感知器１１０は、予め設定
された基準周波数ＦＲＥＦの位相と複数の遅延素子２〜
７によって供給された所定周波数のクロックＣＬＫの位
相とを比較して位相差を感知し、該感知された位相差に
応じたバイアス電圧ＶBIASを各遅延素子２〜７に夫々印
加する。従って、それら遅延素子２〜７は、前記位相感
知器１１０から印加されたバイアス電圧ＶBIASに基づい
て前記インバータ１から印加したクロックを所定時間の
間遅延させて出力する。
された基準周波数ＦＲＥＦの位相と複数の遅延素子２〜
７によって供給された所定周波数のクロックＣＬＫの位
相とを比較して位相差を感知し、該感知された位相差に
応じたバイアス電圧ＶBIASを各遅延素子２〜７に夫々印
加する。従って、それら遅延素子２〜７は、前記位相感
知器１１０から印加されたバイアス電圧ＶBIASに基づい
て前記インバータ１から印加したクロックを所定時間の
間遅延させて出力する。
【０００６】次に、前記インバータ１から出力されたク
ロックが遅延される過程を説明する。図３に示すよう
に、先ず、各遅延素子２〜７のＰＭＯＳトランジスタＰ
Ｍ１及びＮＭＯＳトランジスタＮＭ１は前記インバータ
１から印加した高電位のクロックにより夫々ターンオ
フ、ターンオンし、ＮＭＯＳトランジスタＮＭ２は前記
位相感知器１１０からフィードバックされて入力された
バイアス電圧ＶBIASによりターンオンするため、前記Ｎ
ＭＯＳトランジスタＮＭ２の駆動がバイアス電圧Ｖ BIAS
に基づいて決定され、各ＮＭＯＳトランジスタＮＭ１、
ＮＭ２を順次経て接地端子に流れる電流量が制御され
る。
ロックが遅延される過程を説明する。図３に示すよう
に、先ず、各遅延素子２〜７のＰＭＯＳトランジスタＰ
Ｍ１及びＮＭＯＳトランジスタＮＭ１は前記インバータ
１から印加した高電位のクロックにより夫々ターンオ
フ、ターンオンし、ＮＭＯＳトランジスタＮＭ２は前記
位相感知器１１０からフィードバックされて入力された
バイアス電圧ＶBIASによりターンオンするため、前記Ｎ
ＭＯＳトランジスタＮＭ２の駆動がバイアス電圧Ｖ BIAS
に基づいて決定され、各ＮＭＯＳトランジスタＮＭ１、
ＮＭ２を順次経て接地端子に流れる電流量が制御され
る。
【０００７】次いで、前記ＰＭＯＳトランジスタＰＭ３
及びＮＭＯＳトランジスタＮＭ３のゲート端子に印加さ
れた電圧も前記バイアス電圧ＶBIASにより制御されるた
め、該ＰＭＯＳトランジスタＰＭ３を通って出力ライン
ＯＵＴに出力される電圧が制御され、該制御された電圧
がクロックＣＬＫとして前記位相感知器１１０に出力さ
れる。
及びＮＭＯＳトランジスタＮＭ３のゲート端子に印加さ
れた電圧も前記バイアス電圧ＶBIASにより制御されるた
め、該ＰＭＯＳトランジスタＰＭ３を通って出力ライン
ＯＵＴに出力される電圧が制御され、該制御された電圧
がクロックＣＬＫとして前記位相感知器１１０に出力さ
れる。
【０００８】次いで、該位相感知器１１０及び前記発振
器１００により前述の過程が複数回反復され、該位相感
知器１１０の基準周波数ＦＲＥＦと各遅延素子２〜７か
ら遅延されて出力されるクロックＣＬＫの周波数とが一
致するようになって、それら遅延素子２〜７の遅延特性
が補償される。
器１００により前述の過程が複数回反復され、該位相感
知器１１０の基準周波数ＦＲＥＦと各遅延素子２〜７か
ら遅延されて出力されるクロックＣＬＫの周波数とが一
致するようになって、それら遅延素子２〜７の遅延特性
が補償される。
【０００９】
【発明が解決しようとする課題】然るに、このような従
来メモリデバイスの遅延特性補償回路においては、基準
遅延時間と直列接続された遅延素子の遅延時間とを比較
し該比較結果に従うバイアス電圧を再び遅延素子にフィ
ードバックして供給するようになっているため、外部供
給電圧に加えられる瞬間的なバンプ（bump）雑音は補償
することができず、外部環境に迅速に適応することが難
しくなって、バンプ電圧の雑音を修正して遅延素子の遅
延特性を一定に維持させるＤＬＬ回路には適用すること
が出来なくなるという不都合な点があった。
来メモリデバイスの遅延特性補償回路においては、基準
遅延時間と直列接続された遅延素子の遅延時間とを比較
し該比較結果に従うバイアス電圧を再び遅延素子にフィ
ードバックして供給するようになっているため、外部供
給電圧に加えられる瞬間的なバンプ（bump）雑音は補償
することができず、外部環境に迅速に適応することが難
しくなって、バンプ電圧の雑音を修正して遅延素子の遅
延特性を一定に維持させるＤＬＬ回路には適用すること
が出来なくなるという不都合な点があった。
【００１０】本発明はこのような従来の課題に鑑みてな
されたもので、遅延経路の特性を略一定に維持し得る遅
延回路を提供することを目的とする。
されたもので、遅延経路の特性を略一定に維持し得る遅
延回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】このため、請求項１の発
明にかかる回路は、入力信号を遅延させると共に、供給
電源の電圧変動に対する遅延特性を補償する補償回路を
備えた遅延回路であって、入力信号を遅延させる遅延素
子を備え、該遅延素子により、所定遅延特性を有する遅
延経路が形成された信号遅延手段と、前記供給電源の電
圧変動を感知する電圧変動感知手段と、該電圧感知手段
が感知した電圧変動に応じてコードデータを発生するコ
ードデータ発生手段と、該コードデータ発生手段が発生
したコードデータに基づいて、前記信号遅延手段の遅延
特性が略一定に維持されるように遅延経路の遅延素子を
接続又は分離する遅延特性補償手段と、を備えた。
明にかかる回路は、入力信号を遅延させると共に、供給
電源の電圧変動に対する遅延特性を補償する補償回路を
備えた遅延回路であって、入力信号を遅延させる遅延素
子を備え、該遅延素子により、所定遅延特性を有する遅
延経路が形成された信号遅延手段と、前記供給電源の電
圧変動を感知する電圧変動感知手段と、該電圧感知手段
が感知した電圧変動に応じてコードデータを発生するコ
ードデータ発生手段と、該コードデータ発生手段が発生
したコードデータに基づいて、前記信号遅延手段の遅延
特性が略一定に維持されるように遅延経路の遅延素子を
接続又は分離する遅延特性補償手段と、を備えた。
【００１２】かかる構成によれば、供給電源の電圧変動
は電圧変動感知手段により感知され、コードデータ発生
手段は、この電圧変動に応じてコードデータを発生させ
る。このコードデータに基づいて、遅延特性補償手段に
より遅延経路の遅延素子が接続又は分離される。即ち、
瞬間的な雑音により供給電源の電圧が高くなったとき
は、遅延素子を接続し、低くなったときは遅延素子を分
離することにより信号遅延手段の遅延特性が略一定に維
持される。
は電圧変動感知手段により感知され、コードデータ発生
手段は、この電圧変動に応じてコードデータを発生させ
る。このコードデータに基づいて、遅延特性補償手段に
より遅延経路の遅延素子が接続又は分離される。即ち、
瞬間的な雑音により供給電源の電圧が高くなったとき
は、遅延素子を接続し、低くなったときは遅延素子を分
離することにより信号遅延手段の遅延特性が略一定に維
持される。
【００１３】請求項２の発明にかかる回路では、前記信
号遅延手段は、複数個のディジタルインバータが直列接
続され、該ディジタルインバータの出力ラインが、前記
遅延特性補償手段に接続された構成されている。かかる
構成によれば、入力信号は各ディジタルインバータによ
って順次遅延される。また、遅延特性補償手段により、
入力信号の遅延特性が補償される。
号遅延手段は、複数個のディジタルインバータが直列接
続され、該ディジタルインバータの出力ラインが、前記
遅延特性補償手段に接続された構成されている。かかる
構成によれば、入力信号は各ディジタルインバータによ
って順次遅延される。また、遅延特性補償手段により、
入力信号の遅延特性が補償される。
【００１４】請求項３の発明にかかる回路では、前記電
圧感知手段は、前記供給電源の電圧を分圧する分圧電圧
発生器と、該分圧電圧発生器により分圧された分圧電圧
に応じて供給電圧の変動量を検出し、該検出された変動
量に基づいて所定電圧をコードデータ発生手段に印加す
る電圧変動感知器と、を備えている。かかる構成によれ
ば、供給電源の電圧は分圧電圧発生器により分圧され、
電圧変動感知器により供給電圧の変動量が検出され、所
定の電圧がコードデータ発生手段に印加される。このか
かる分圧電圧を供給電源に雑音のないときの電圧に設定
しておくことにより、供給電源の電圧が変動しても、コ
ードデータ発生手段に印加された所定電圧に基づいて遅
延素子が接続又は分離されて入力信号の遅延特性が略一
定となる。
圧感知手段は、前記供給電源の電圧を分圧する分圧電圧
発生器と、該分圧電圧発生器により分圧された分圧電圧
に応じて供給電圧の変動量を検出し、該検出された変動
量に基づいて所定電圧をコードデータ発生手段に印加す
る電圧変動感知器と、を備えている。かかる構成によれ
ば、供給電源の電圧は分圧電圧発生器により分圧され、
電圧変動感知器により供給電圧の変動量が検出され、所
定の電圧がコードデータ発生手段に印加される。このか
かる分圧電圧を供給電源に雑音のないときの電圧に設定
しておくことにより、供給電源の電圧が変動しても、コ
ードデータ発生手段に印加された所定電圧に基づいて遅
延素子が接続又は分離されて入力信号の遅延特性が略一
定となる。
【００１５】請求項４の発明にかかる回路では、前記分
圧電圧発生器は、２つのＰＭＯＳトランジスタ（ＰＭ
１，ＰＭ２）を直列に接続して供給電源に接続し、各Ｐ
ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）のゲート端子と
ドレイン端子とを接続して構成されている。かかる構成
によれば、２つのＰＭＯＳトランジスタ（ＰＭ１，ＰＭ
２）により供給電源の電圧が分圧される。
圧電圧発生器は、２つのＰＭＯＳトランジスタ（ＰＭ
１，ＰＭ２）を直列に接続して供給電源に接続し、各Ｐ
ＭＯＳトランジスタ（ＰＭ１，ＰＭ２）のゲート端子と
ドレイン端子とを接続して構成されている。かかる構成
によれば、２つのＰＭＯＳトランジスタ（ＰＭ１，ＰＭ
２）により供給電源の電圧が分圧される。
【００１６】請求項５の発明にかかる回路では、前記電
圧変動感知器は、供給電圧端子と接地端子間に直列接続
された二つのＰＭＯＳキャパシタ（ＭＣ１，ＭＣ２）を
有し、これらのＰＭＯＳキャパシタ（ＭＣ１，ＭＣ２）
の接続点が前記分圧電圧発生器の出力ライン及び前記コ
ードデータ発生手段の入力ラインに接続されて構成され
ている。
圧変動感知器は、供給電圧端子と接地端子間に直列接続
された二つのＰＭＯＳキャパシタ（ＭＣ１，ＭＣ２）を
有し、これらのＰＭＯＳキャパシタ（ＭＣ１，ＭＣ２）
の接続点が前記分圧電圧発生器の出力ライン及び前記コ
ードデータ発生手段の入力ラインに接続されて構成され
ている。
【００１７】かかる構成によれば、供給電源の電圧変動
に対して電圧変動感知器の出力電圧の変動幅がさほど大
きくならず、コードデータ発生手段に雑音が発生しなく
なる。請求項６の発明にかかる回路では、前記コードデ
ータ発生手段は、前記電圧変動感知手段により感知され
た電圧変動量に応じて信号を出力する複数個のアナログ
インバータと、各アナログインバータに接続され、該ア
ナログインバータから出力された信号を、夫々、増幅し
てコードデータを発生する複数のディジタルインバータ
と、を備えて構成されている。
に対して電圧変動感知器の出力電圧の変動幅がさほど大
きくならず、コードデータ発生手段に雑音が発生しなく
なる。請求項６の発明にかかる回路では、前記コードデ
ータ発生手段は、前記電圧変動感知手段により感知され
た電圧変動量に応じて信号を出力する複数個のアナログ
インバータと、各アナログインバータに接続され、該ア
ナログインバータから出力された信号を、夫々、増幅し
てコードデータを発生する複数のディジタルインバータ
と、を備えて構成されている。
【００１８】かかる構成によれば、複数個のアナログイ
ンバータから電圧変動量に応じた信号が出力され、複数
のディジタルインバータによりこの信号が増幅されてコ
ードデータが発生する。請求項７の発明にかかる回路で
は、前記複数個のアナログインバータは、夫々、供給電
源から電圧が印加されるように供給電源と接地端子間に
接続され、相互に異なる閾値電圧を有するもので構成さ
れている。
ンバータから電圧変動量に応じた信号が出力され、複数
のディジタルインバータによりこの信号が増幅されてコ
ードデータが発生する。請求項７の発明にかかる回路で
は、前記複数個のアナログインバータは、夫々、供給電
源から電圧が印加されるように供給電源と接地端子間に
接続され、相互に異なる閾値電圧を有するもので構成さ
れている。
【００１９】かかる構成によれば、アナログインバータ
は、供給電源から電圧が印加されて作動し、また、閾値
電圧が所定間隔毎に増加又は減少するようにセッティン
グされ、供給電源の電圧変動に応じたコードデータが発
生する。請求項８の発明にかかる回路では、前記複数個
のディジタルインバータは、夫々、供給電源から電圧が
印加されるように供給電源と接地端子間に接続されてい
る。
は、供給電源から電圧が印加されて作動し、また、閾値
電圧が所定間隔毎に増加又は減少するようにセッティン
グされ、供給電源の電圧変動に応じたコードデータが発
生する。請求項８の発明にかかる回路では、前記複数個
のディジタルインバータは、夫々、供給電源から電圧が
印加されるように供給電源と接地端子間に接続されてい
る。
【００２０】かかる構成によれば、供給電源から電圧が
印加されて複数個のディジタルインバータが作動する。
請求項９の発明にかかる回路では、前記遅延特性補償手
段は、複数個のスイッチと、前記信号遅延手段の遅延素
子とは別の複数個の遅延素子と、を備え、前記コードデ
ータ発生手段が発生したコードデータに基づいて、当該
複数個のスイッチをスイッチングして信号遅延手段の遅
延経路に当該遅延素子を接続するように構成されてい
る。
印加されて複数個のディジタルインバータが作動する。
請求項９の発明にかかる回路では、前記遅延特性補償手
段は、複数個のスイッチと、前記信号遅延手段の遅延素
子とは別の複数個の遅延素子と、を備え、前記コードデ
ータ発生手段が発生したコードデータに基づいて、当該
複数個のスイッチをスイッチングして信号遅延手段の遅
延経路に当該遅延素子を接続するように構成されてい
る。
【００２１】かかる構成によれば、コードデータ発生手
段が発生したコードデータに基づいて、遅延素子が接続
されるので、遅延特性が略一定に維持される。請求項10
の発明にかかる回路では、前記複数個のスイッチは、ソ
ース端子が前記信号遅延手段の各ディジタルインバータ
の出力ラインに接続され、ゲート端子は前記コードデー
タ発生手段の各ディジタルインバータの出力ラインに共
通接続され、ドレイン端子は相互接続されて前記複数個
の遅延素子の入力ラインに接続され、ソース端子が接地
された複数個のＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタを備えて構成されている。
段が発生したコードデータに基づいて、遅延素子が接続
されるので、遅延特性が略一定に維持される。請求項10
の発明にかかる回路では、前記複数個のスイッチは、ソ
ース端子が前記信号遅延手段の各ディジタルインバータ
の出力ラインに接続され、ゲート端子は前記コードデー
タ発生手段の各ディジタルインバータの出力ラインに共
通接続され、ドレイン端子は相互接続されて前記複数個
の遅延素子の入力ラインに接続され、ソース端子が接地
された複数個のＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタを備えて構成されている。
【００２２】かかる構成によれば、複数個のＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタにより、遅延特性
補償手段の遅延素子が信号遅延手段の遅延素子に接続さ
れる。請求項11の発明にかかる回路では、前記複数個の
遅延素子は、ＭＯＳキャパシタ又はインバータを備えて
構成されている。
ランジスタ及びＮＭＯＳトランジスタにより、遅延特性
補償手段の遅延素子が信号遅延手段の遅延素子に接続さ
れる。請求項11の発明にかかる回路では、前記複数個の
遅延素子は、ＭＯＳキャパシタ又はインバータを備えて
構成されている。
【００２３】かかる構成によれば、複数個のＭＯＳキャ
パシタ又はインバータにより信号が遅延する。
パシタ又はインバータにより信号が遅延する。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図１
に基づいて説明する。本発明に係る遅延回路は、例え
ば、ＤＬＬ（Delay-Locked Loop)を用いた高速ＤＲＡＭ
に用いられ、ディジタル供給電圧及びアナログ供給電圧
が夫々供給され、前記ディジタル供給電圧の変動時にデ
ィジタル供給電圧量を感知した後、該感知されたディジ
タル供給電圧量に従って変化する遅延素子の遅延特性を
補償し得るようなメモリデバイスの遅延特性補償回路を
備えている。
に基づいて説明する。本発明に係る遅延回路は、例え
ば、ＤＬＬ（Delay-Locked Loop)を用いた高速ＤＲＡＭ
に用いられ、ディジタル供給電圧及びアナログ供給電圧
が夫々供給され、前記ディジタル供給電圧の変動時にデ
ィジタル供給電圧量を感知した後、該感知されたディジ
タル供給電圧量に従って変化する遅延素子の遅延特性を
補償し得るようなメモリデバイスの遅延特性補償回路を
備えている。
【００２５】即ち、図１に示すように、入力信号Ｖｉを
順次遅延させて出力信号Ｖ０を発生するように順次接続
されたディジタルインバータＤＩＮ２１〜ＤＩＮ３１を
有する信号遅延手段としての信号遅延部２４０と、ディ
ジタル供給電圧のバンプ雑音を感知する電圧変化感知手
段としての電圧変化感知部２１０と、該電圧変化感知部
２１０で感知された電圧レベルに基づいて、コードデー
タであるＰＭＯＳトランジスタＰ１〜Ｐ１０のゲート端
子に出力するゲート信号を発生するコードデータ発生手
段としてのコードデータ発生部２２０と、該コードデー
タ発生部２２０が発生したコードデータにより前記遅延
手段の遅延特性が略一定に維持されるように補償する遅
延特性補償手段としての遅延部２３０と、を備えて構成
されている。
順次遅延させて出力信号Ｖ０を発生するように順次接続
されたディジタルインバータＤＩＮ２１〜ＤＩＮ３１を
有する信号遅延手段としての信号遅延部２４０と、ディ
ジタル供給電圧のバンプ雑音を感知する電圧変化感知手
段としての電圧変化感知部２１０と、該電圧変化感知部
２１０で感知された電圧レベルに基づいて、コードデー
タであるＰＭＯＳトランジスタＰ１〜Ｐ１０のゲート端
子に出力するゲート信号を発生するコードデータ発生手
段としてのコードデータ発生部２２０と、該コードデー
タ発生部２２０が発生したコードデータにより前記遅延
手段の遅延特性が略一定に維持されるように補償する遅
延特性補償手段としての遅延部２３０と、を備えて構成
されている。
【００２６】前記電圧変化感知部２１０は、ディジタル
供給電圧Ｖｄｄを分圧する分圧電圧発生器２１１と、該
分圧電圧発生器２１１から発生された分圧電圧により前
記ディジタル供給電圧の変動量を感知し該感知された電
圧を出力する電圧変動感知器２１２と、を備えて構成さ
れている。又、前記分圧電圧発生器２１１は、ソース端
子が抵抗Ｒ１を介してディジタル供給電圧Ｖｄｄの電源
に接続され、ゲート端子とドレイン端子とが接続された
ＰＭＯＳトランジスタＰＭ１と、ソース端子が基板端子
と前記ＰＭＯＳトランジスタＰＭ１のドレイン端子とに
接続され、ドレイン端子が抵抗Ｒ２を介して接地され、
ゲート端子とドレイン端子とが接続されたＰＭＯＳトラ
ンジスタＰＭ２と、を備え、ＰＭＯＳトランジスタＰＭ
１，ＰＭ２の接続点が出力ラインに接続されている。
供給電圧Ｖｄｄを分圧する分圧電圧発生器２１１と、該
分圧電圧発生器２１１から発生された分圧電圧により前
記ディジタル供給電圧の変動量を感知し該感知された電
圧を出力する電圧変動感知器２１２と、を備えて構成さ
れている。又、前記分圧電圧発生器２１１は、ソース端
子が抵抗Ｒ１を介してディジタル供給電圧Ｖｄｄの電源
に接続され、ゲート端子とドレイン端子とが接続された
ＰＭＯＳトランジスタＰＭ１と、ソース端子が基板端子
と前記ＰＭＯＳトランジスタＰＭ１のドレイン端子とに
接続され、ドレイン端子が抵抗Ｒ２を介して接地され、
ゲート端子とドレイン端子とが接続されたＰＭＯＳトラ
ンジスタＰＭ２と、を備え、ＰＭＯＳトランジスタＰＭ
１，ＰＭ２の接続点が出力ラインに接続されている。
【００２７】更に、前記電圧変動感知器２１２は、ディ
ジタル供給電圧Ｖｄｄ端子と接地端子間に直列接続され
た二つのＰＭＯＳキャパシタＭＣ１、ＭＣ２を有し、こ
れらのＰＭＯＳキャパシタＭＣ１、ＭＣ２の接続点が前
記分圧電圧発生器２１１の出力ライン及び後述するコー
ドデータ発生部２２０の入力ラインに接続され、ゲート
端子が基板端子（電圧Ｖbb) に接続されることにより構
成されている。
ジタル供給電圧Ｖｄｄ端子と接地端子間に直列接続され
た二つのＰＭＯＳキャパシタＭＣ１、ＭＣ２を有し、こ
れらのＰＭＯＳキャパシタＭＣ１、ＭＣ２の接続点が前
記分圧電圧発生器２１１の出力ライン及び後述するコー
ドデータ発生部２２０の入力ラインに接続され、ゲート
端子が基板端子（電圧Ｖbb) に接続されることにより構
成されている。
【００２８】そして、前記コードデータ発生部２２０
は、チャネルの幅と長さとの比を変化させて相互に異な
る閾値電圧を有して前記電圧変化感知部２１０の電圧変
動感知器２１２で感知された電圧変動量に応じてイネー
ブルされる（導通する）アナログインバータＡＩＮ１〜
ＡＩＮ１０と、これらのアナログインバータＡＩＮ１〜
ＡＮＩ１０に二つずつ直列接続され、これらのアナログ
インバータＡＮＩ１〜ＡＮＩ１０から出力された信号を
増幅して出力するディジタルインバータ（ＤＩＮ１，Ｄ
ＩＮ２），（ＤＩＮ３，ＤＩＮ４），・・・，（ＤＩＮ
１９，ＤＩＮ２０）と、を備えて構成されている。
は、チャネルの幅と長さとの比を変化させて相互に異な
る閾値電圧を有して前記電圧変化感知部２１０の電圧変
動感知器２１２で感知された電圧変動量に応じてイネー
ブルされる（導通する）アナログインバータＡＩＮ１〜
ＡＩＮ１０と、これらのアナログインバータＡＩＮ１〜
ＡＮＩ１０に二つずつ直列接続され、これらのアナログ
インバータＡＮＩ１〜ＡＮＩ１０から出力された信号を
増幅して出力するディジタルインバータ（ＤＩＮ１，Ｄ
ＩＮ２），（ＤＩＮ３，ＤＩＮ４），・・・，（ＤＩＮ
１９，ＤＩＮ２０）と、を備えて構成されている。
【００２９】且つ、これらのアナログインバータＡＩＮ
１〜ＡＩＮ１０はアナログ供給電圧と接地端子間に夫々
接続され、前記ディジタルインバータ（ＤＩＮ１，ＤＩ
Ｎ２），・・・，（ＤＩＮ１９，ＤＩＮ２０）はディジ
タル供給電圧と接地端子間に夫々接続されている。又、
前記遅延特性補償部２３０は、前記各ディジタルインバ
ータ（ＤＩＮ２），（ＤＩＮ４），（ＤＩＮ６），・・
・，（ＤＩＮ１８），（ＤＩＮ２０）から出力された信
号により夫々スイッチングされ、前記各ディジタルイン
バータＤＩＮ２１〜ＤＩＮ３０から出力された信号を夫
々出力するスイッチＳＷ１〜ＳＷ１０と、これらのスイ
ッチＳＷ１〜ＳＷ１０から出力された信号を夫々遅延さ
せて出力する遅延素子であるディジタルインバータＤＬ
１〜ＤＬ１０と、を備えて構成されている。
１〜ＡＩＮ１０はアナログ供給電圧と接地端子間に夫々
接続され、前記ディジタルインバータ（ＤＩＮ１，ＤＩ
Ｎ２），・・・，（ＤＩＮ１９，ＤＩＮ２０）はディジ
タル供給電圧と接地端子間に夫々接続されている。又、
前記遅延特性補償部２３０は、前記各ディジタルインバ
ータ（ＤＩＮ２），（ＤＩＮ４），（ＤＩＮ６），・・
・，（ＤＩＮ１８），（ＤＩＮ２０）から出力された信
号により夫々スイッチングされ、前記各ディジタルイン
バータＤＩＮ２１〜ＤＩＮ３０から出力された信号を夫
々出力するスイッチＳＷ１〜ＳＷ１０と、これらのスイ
ッチＳＷ１〜ＳＷ１０から出力された信号を夫々遅延さ
せて出力する遅延素子であるディジタルインバータＤＬ
１〜ＤＬ１０と、を備えて構成されている。
【００３０】更に、スイッチＳＷ１〜ＳＷ１０において
は、ＰＭＯＳトランジスタ（Ｐ１，・・・，Ｐ１０）の
ソース端子が、夫々、ディジタルインバータＤＩＮ２１
〜ＤＩＮ３０の出力ラインＯＰＴ１〜ＯＰＴ１０に接続
され、ＰＭＯＳトランジスタ（Ｐ１，・・・，Ｐ１０）
及びＮＭＯＳトランジスタ（Ｎ１，・・・，Ｎ１０）の
ドレイン端子が相互に接続されてディジタルインバータ
ＤＬ１〜ＤＬ１０の入力ラインに接続され、ＮＭＯＳト
ランジスタ（Ｎ１，・・・，Ｎ１０）のソース端子が接
地され、ＰＭＯＳトランジスタ（Ｐ１，・・・，Ｐ１
０）及びＮＭＯＳトランジスタ（Ｎ１，・・・，Ｎ１
０）のトランジスタのゲート端子が、夫々、前記コード
データ発生部２２０のディジタルインバータ（ＤＩＮ
２），（ＤＩＮ４），（ＤＩＮ６），・・・，（ＤＩＮ
１８），（ＤＩＮ２０）の出力ラインに共通に接続され
ている。
は、ＰＭＯＳトランジスタ（Ｐ１，・・・，Ｐ１０）の
ソース端子が、夫々、ディジタルインバータＤＩＮ２１
〜ＤＩＮ３０の出力ラインＯＰＴ１〜ＯＰＴ１０に接続
され、ＰＭＯＳトランジスタ（Ｐ１，・・・，Ｐ１０）
及びＮＭＯＳトランジスタ（Ｎ１，・・・，Ｎ１０）の
ドレイン端子が相互に接続されてディジタルインバータ
ＤＬ１〜ＤＬ１０の入力ラインに接続され、ＮＭＯＳト
ランジスタ（Ｎ１，・・・，Ｎ１０）のソース端子が接
地され、ＰＭＯＳトランジスタ（Ｐ１，・・・，Ｐ１
０）及びＮＭＯＳトランジスタ（Ｎ１，・・・，Ｎ１
０）のトランジスタのゲート端子が、夫々、前記コード
データ発生部２２０のディジタルインバータ（ＤＩＮ
２），（ＤＩＮ４），（ＤＩＮ６），・・・，（ＤＩＮ
１８），（ＤＩＮ２０）の出力ラインに共通に接続され
ている。
【００３１】前記ディジタルインバータＤＬ１〜ＤＬ１
０の出力ラインは接続されずにフローティング(floatin
g)され、出力がローディング(loading) される。次に、
このように構成された遅延回路の動作について説明す
る。先ず、ディジタル供給電圧Ｖｄｄが分圧電圧発生器
２１１に供給され、入力信号Ｖｉが信号遅延部２４０の
ディジタルインバータＤＩＮ２１〜ＤＩＮ３１を順次通
って出力信号Ｖ０に出力される。
０の出力ラインは接続されずにフローティング(floatin
g)され、出力がローディング(loading) される。次に、
このように構成された遅延回路の動作について説明す
る。先ず、ディジタル供給電圧Ｖｄｄが分圧電圧発生器
２１１に供給され、入力信号Ｖｉが信号遅延部２４０の
ディジタルインバータＤＩＮ２１〜ＤＩＮ３１を順次通
って出力信号Ｖ０に出力される。
【００３２】前記ディジタル供給電圧Ｖｄｄにバンプ雑
音がないときは、電圧変化感知部２１０の分圧電圧発生
器２１１の抵抗Ｒ１、Ｒ２及びトランジスタＰＭ１、Ｐ
Ｍ２により前記供給されたディジタル供給電圧Ｖｄｄが
分圧され、該分圧されたＶｄｄ／２の電圧が電圧変動感
知器２１２を介してコードデータ発生部２２０のアナロ
グインバータＡＩＮ１〜ＡＩＮ１０に夫々印加される。
音がないときは、電圧変化感知部２１０の分圧電圧発生
器２１１の抵抗Ｒ１、Ｒ２及びトランジスタＰＭ１、Ｐ
Ｍ２により前記供給されたディジタル供給電圧Ｖｄｄが
分圧され、該分圧されたＶｄｄ／２の電圧が電圧変動感
知器２１２を介してコードデータ発生部２２０のアナロ
グインバータＡＩＮ１〜ＡＩＮ１０に夫々印加される。
【００３３】次いで、前記電圧変動感知器２１２から供
給されたＶｄｄ／２の電圧がアナログインバータＡＩＮ
１〜ＡＩＮ５の閾値電圧よりも高いときは、アナログイ
ンバータＡＩＮ１〜ＡＩＮ５によりその電圧が認識され
てロー信号が出力され、前記Ｖｄｄ／２の電圧がアナロ
グインバータＡＩＮ６〜ＡＩＮ１０の各閾値電圧よりも
低いときは、その電圧がアナログインバータＡＩＮ１〜
ＡＩＮ５により認識されてハイ信号が出力される。
給されたＶｄｄ／２の電圧がアナログインバータＡＩＮ
１〜ＡＩＮ５の閾値電圧よりも高いときは、アナログイ
ンバータＡＩＮ１〜ＡＩＮ５によりその電圧が認識され
てロー信号が出力され、前記Ｖｄｄ／２の電圧がアナロ
グインバータＡＩＮ６〜ＡＩＮ１０の各閾値電圧よりも
低いときは、その電圧がアナログインバータＡＩＮ１〜
ＡＩＮ５により認識されてハイ信号が出力される。
【００３４】そして、アナログインバータＡＩＮ１〜Ａ
ＩＮ５から夫々出力されたロー信号は、ディジタルイン
バータ（ＤＩＮ１，ＤＩＮ２），・・・，（ＤＩＮ９，
ＤＩＮ１０）を順次通って遅延特性補償部２３０のスイ
ッチＳＷ１〜ＳＷ５のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタ（Ｐ１，Ｎ１），・・・，（Ｐ５，Ｎ
５）の各ゲート端子に出力される。
ＩＮ５から夫々出力されたロー信号は、ディジタルイン
バータ（ＤＩＮ１，ＤＩＮ２），・・・，（ＤＩＮ９，
ＤＩＮ１０）を順次通って遅延特性補償部２３０のスイ
ッチＳＷ１〜ＳＷ５のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタ（Ｐ１，Ｎ１），・・・，（Ｐ５，Ｎ
５）の各ゲート端子に出力される。
【００３５】また、アナログインバータＡＩＮ６〜ＡＩ
Ｎ１０から出力されたハイ信号は、ディジタルインバー
タ（ＤＩＮ１１，ＤＩＮ１２），・・・，（ＤＩＮ１
９，ＤＩＮ２０）を順次通ってスイッチＳＷ６〜ＳＷ１
０のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
（Ｐ６，Ｎ６），・・・，（Ｐ１０，Ｎ１０）の各ゲー
ト端子に出力される。
Ｎ１０から出力されたハイ信号は、ディジタルインバー
タ（ＤＩＮ１１，ＤＩＮ１２），・・・，（ＤＩＮ１
９，ＤＩＮ２０）を順次通ってスイッチＳＷ６〜ＳＷ１
０のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
（Ｐ６，Ｎ６），・・・，（Ｐ１０，Ｎ１０）の各ゲー
ト端子に出力される。
【００３６】次に、ＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタ（Ｐ１，Ｎ１），・・・，（Ｐ５，Ｎ５）
は、夫々、前記ゲート端子に印加されたロー信号により
夫々ターンオン、ターンオフし、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタ（Ｐ６，Ｎ６），・・・，
（Ｐ１０，Ｎ１０）は、夫々、前記ゲート端子に印加さ
れたハイ信号により夫々ターンオフ、ターンオンし、前
記信号遅延部２４０のディジタルインバータＤＩＮ２１
〜ＤＩＮ２５の出力ラインは、夫々、遅延素子ＤＬ１〜
ＤＬ５の入力ラインに接続され、前記信号遅延部２４０
のディジタルインバータＤＩＮ２６〜ＤＩＮ３０の出力
ラインは、夫々、遅延素子ＤＬ６〜ＤＬ１０の入力ライ
ンと夫々分離される。
トランジスタ（Ｐ１，Ｎ１），・・・，（Ｐ５，Ｎ５）
は、夫々、前記ゲート端子に印加されたロー信号により
夫々ターンオン、ターンオフし、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタ（Ｐ６，Ｎ６），・・・，
（Ｐ１０，Ｎ１０）は、夫々、前記ゲート端子に印加さ
れたハイ信号により夫々ターンオフ、ターンオンし、前
記信号遅延部２４０のディジタルインバータＤＩＮ２１
〜ＤＩＮ２５の出力ラインは、夫々、遅延素子ＤＬ１〜
ＤＬ５の入力ラインに接続され、前記信号遅延部２４０
のディジタルインバータＤＩＮ２６〜ＤＩＮ３０の出力
ラインは、夫々、遅延素子ＤＬ６〜ＤＬ１０の入力ライ
ンと夫々分離される。
【００３７】即ち、前記コードデータ発生部２２０のア
ナログインバータＡＩＮ１〜ＡＩＮ１０は、夫々、ロジ
ック閾値電圧が所定間隔毎に増加又は減少するようにセ
ッティングされているため、Ｖｄｄ／２の電圧がそれら
アナログインバータＡＩＮ１〜ＡＩＮ１０に印加された
とき、前記遅延特性補償部２３０の五個のスイッチＳＷ
１〜ＳＷ５のＰＭＯＳトランジスタＰ１〜Ｐ５が夫々タ
ーンオンし、その他の五個のスイッチＳＷ６〜ＳＷ１０
のＰＭＯＳトランジスタＰ６〜Ｐ１０は夫々ターンオフ
する。
ナログインバータＡＩＮ１〜ＡＩＮ１０は、夫々、ロジ
ック閾値電圧が所定間隔毎に増加又は減少するようにセ
ッティングされているため、Ｖｄｄ／２の電圧がそれら
アナログインバータＡＩＮ１〜ＡＩＮ１０に印加された
とき、前記遅延特性補償部２３０の五個のスイッチＳＷ
１〜ＳＷ５のＰＭＯＳトランジスタＰ１〜Ｐ５が夫々タ
ーンオンし、その他の五個のスイッチＳＷ６〜ＳＷ１０
のＰＭＯＳトランジスタＰ６〜Ｐ１０は夫々ターンオフ
する。
【００３８】従って、前記遅延特性補償部２３０の遅延
特性により入力信号Ｖｉは前記信号遅延部２４０のディ
ジタルインバータＤＩＮ２１〜ＤＩＮ３１を通って遅延
し、出力信号Ｖ０として出力される。一方、バンプ雑音
によりディジタル供給電圧ＶＤＤが、Δｔ時間でΔＶだ
け変動したとき、前記電圧変化感知部２１０の電圧変動
感知器２１２のＭＯＳキャパシタＭＣ１、ＭＣ２によ
り、前記変動量がカップリングされて遅延なしにΔｔ時
間で、下記の式（１）に示す電圧ΔＶ’が発生し、アナ
ログインバータＡＩＮ１〜ＡＩＮ１０に夫々出力され
る。
特性により入力信号Ｖｉは前記信号遅延部２４０のディ
ジタルインバータＤＩＮ２１〜ＤＩＮ３１を通って遅延
し、出力信号Ｖ０として出力される。一方、バンプ雑音
によりディジタル供給電圧ＶＤＤが、Δｔ時間でΔＶだ
け変動したとき、前記電圧変化感知部２１０の電圧変動
感知器２１２のＭＯＳキャパシタＭＣ１、ＭＣ２によ
り、前記変動量がカップリングされて遅延なしにΔｔ時
間で、下記の式（１）に示す電圧ΔＶ’が発生し、アナ
ログインバータＡＩＮ１〜ＡＩＮ１０に夫々出力され
る。
【００３９】 ΔＶ’＝ＣＭＣ１／（ＣMC1 ＋ ＣMC2 ＋ Ｃ）×ΔＶ ・・・・・・・・・・・・・・・（１） ここで、ＣMC1 、ＣMC2 は、夫々、キャパシタＭＣ１、
ＭＣ２のキャパシタンスを示し、Ｃはコードデータ発生
部２２０のゲートキャパシタンスを示す。そして、前記
コードデータ発生部２２０のアナログインバータＡＮＩ
１〜ＡＮＩ１０は前記電圧変動感知器２１２により印加
された電圧により、バンプ雑音がないときよりも一層イ
ネーブルされるか、又はディスエーブル（非導通）され
る。
ＭＣ２のキャパシタンスを示し、Ｃはコードデータ発生
部２２０のゲートキャパシタンスを示す。そして、前記
コードデータ発生部２２０のアナログインバータＡＮＩ
１〜ＡＮＩ１０は前記電圧変動感知器２１２により印加
された電圧により、バンプ雑音がないときよりも一層イ
ネーブルされるか、又はディスエーブル（非導通）され
る。
【００４０】又、これらのアナログインバータＡＮＩ１
〜ＡＮＩ１０は、夫々の閾値電圧により、ロジック的に
その電圧が認識されるため、出力電圧のスイングがそれ
程大きくならず、アナログ供給電圧にスイチング雑音を
発生しない。従って、前記遅延特性補償部２３０は、前
記コードデータ発生部２２０から発生したコードデータ
に従って前記信号遅延部２４０のディジタルインバータ
ＤＩＮ２１〜ＤＩＮ３１の各出力ラインと遅延素子ＤＬ
１〜ＤＬ１０の各入力ラインとを、バンプ雑音のないと
きよりも多く接続するか、又は分離して前記信号遅延部
２４０の遅延特性が略一定に維持する補償する。
〜ＡＮＩ１０は、夫々の閾値電圧により、ロジック的に
その電圧が認識されるため、出力電圧のスイングがそれ
程大きくならず、アナログ供給電圧にスイチング雑音を
発生しない。従って、前記遅延特性補償部２３０は、前
記コードデータ発生部２２０から発生したコードデータ
に従って前記信号遅延部２４０のディジタルインバータ
ＤＩＮ２１〜ＤＩＮ３１の各出力ラインと遅延素子ＤＬ
１〜ＤＬ１０の各入力ラインとを、バンプ雑音のないと
きよりも多く接続するか、又は分離して前記信号遅延部
２４０の遅延特性が略一定に維持する補償する。
【００４１】その後、所定時間が経過すると、前記電圧
変化感知部２１０の出力電圧レベルは、抵抗Ｒ１、Ｒ２
及びＰＭＯＳトランジスタＰＭ１、ＰＭ２を有した分圧
電圧発生器２１１によりＶｄｄ／２の電圧にセッティン
グされ、それらＰＭＯＳトランジスタＰＭ１、ＰＭ２に
は待機電流を最小化して最少電流が流れる。かかる構成
によれば、キャパシタＭＣ１，ＭＣ２のカップリングを
用いて供給電源の電圧変動を感知し、その電圧変動に応
じて信号遅延部２４０の遅延素子ＤＩＮ２１〜ＤＩＮ３
１にＤＬ１〜ＤＬ１０が接続されるので、電圧変動時の
遅延素子の遅延特性を迅速に略一定にすることができ
る。
変化感知部２１０の出力電圧レベルは、抵抗Ｒ１、Ｒ２
及びＰＭＯＳトランジスタＰＭ１、ＰＭ２を有した分圧
電圧発生器２１１によりＶｄｄ／２の電圧にセッティン
グされ、それらＰＭＯＳトランジスタＰＭ１、ＰＭ２に
は待機電流を最小化して最少電流が流れる。かかる構成
によれば、キャパシタＭＣ１，ＭＣ２のカップリングを
用いて供給電源の電圧変動を感知し、その電圧変動に応
じて信号遅延部２４０の遅延素子ＤＩＮ２１〜ＤＩＮ３
１にＤＬ１〜ＤＬ１０が接続されるので、電圧変動時の
遅延素子の遅延特性を迅速に略一定にすることができ
る。
【００４２】尚、本実施の形態では、分圧電圧発生器２
１１内で抵抗Ｒ１、Ｒ２を用いてＶｄｄ／２の電圧が発
生するようにしたが、これに限らず、Ｖｄｄ／２の電圧
が発生するようにＰＭＯＳトランジスタＰＭ１、ＰＭ２
の抵抗比を調整することにより、抵抗Ｒ１、Ｒ２を省略
することができる。また、ＰＭＯＳトランジスタの個数
も適宜、増やすようにしてもよい。
１１内で抵抗Ｒ１、Ｒ２を用いてＶｄｄ／２の電圧が発
生するようにしたが、これに限らず、Ｖｄｄ／２の電圧
が発生するようにＰＭＯＳトランジスタＰＭ１、ＰＭ２
の抵抗比を調整することにより、抵抗Ｒ１、Ｒ２を省略
することができる。また、ＰＭＯＳトランジスタの個数
も適宜、増やすようにしてもよい。
【００４３】さらに、接地レベルの変動が激しいとき
は、前記電圧変動感知器２１２の接地をアナログ接地に
替えてもよいし、前記分圧電圧発生器２１１のＰＭＯＳ
トランジスタがＰ−ウェルであるときは、ボディとソー
スとが接続されたＮＭＯＳトランジスタを使用すること
もできる。尚、本実施の形態では、遅延素子をディジタ
ルインバータＤＬ１〜ＤＬ１０で構成したが、ＭＯＳキ
ャパシタで構成してもよい。
は、前記電圧変動感知器２１２の接地をアナログ接地に
替えてもよいし、前記分圧電圧発生器２１１のＰＭＯＳ
トランジスタがＰ−ウェルであるときは、ボディとソー
スとが接続されたＮＭＯＳトランジスタを使用すること
もできる。尚、本実施の形態では、遅延素子をディジタ
ルインバータＤＬ１〜ＤＬ１０で構成したが、ＭＯＳキ
ャパシタで構成してもよい。
【００４４】また、本実施の形態では、分圧電圧発生器
２１１の抵抗Ｒ２、電圧変動感知器２１２のＰＭＯＳキ
ャパシタＭＣ２、ＮＭＯＳトランジスタ（Ｎ１，・・
・，Ｎ１０）のソース端子（夫々、図中、三角印で示し
た端子）を接地したが、これらの端子を接地せずに負電
圧に接続してもよい。
２１１の抵抗Ｒ２、電圧変動感知器２１２のＰＭＯＳキ
ャパシタＭＣ２、ＮＭＯＳトランジスタ（Ｎ１，・・
・，Ｎ１０）のソース端子（夫々、図中、三角印で示し
た端子）を接地したが、これらの端子を接地せずに負電
圧に接続してもよい。
【００４５】
【発明の効果】以上説明したように、請求項１の発明に
かかる遅延回路によれば、キャパシタのカップリングを
用いて例えばバンプ雑音による電圧変動を感知し、該感
知された電圧により閾値電圧の異なるアナログインバー
タのイネーブル状態がロジック的に決定されるので、電
圧変動時に遅延素子の遅延特性を迅速に補償し得るとい
う効果がある。
かかる遅延回路によれば、キャパシタのカップリングを
用いて例えばバンプ雑音による電圧変動を感知し、該感
知された電圧により閾値電圧の異なるアナログインバー
タのイネーブル状態がロジック的に決定されるので、電
圧変動時に遅延素子の遅延特性を迅速に補償し得るとい
う効果がある。
【００４６】請求項２の発明にかかる装置によれば、入
力信号を順次遅延することができ、また、入力信号の遅
延特性も略一定となるように補償される。請求項３の発
明にかかる装置によれば、瞬間的な雑音に対処すること
ができる。請求項４の発明にかかる装置によれば、供給
電源の電圧を分圧することができる。
力信号を順次遅延することができ、また、入力信号の遅
延特性も略一定となるように補償される。請求項３の発
明にかかる装置によれば、瞬間的な雑音に対処すること
ができる。請求項４の発明にかかる装置によれば、供給
電源の電圧を分圧することができる。
【００４７】請求項５の発明にかかる装置によれば、雑
音の発生を防止することができる。請求項６の発明にか
かる装置によれば、コードデータを発生させることがで
きる。請求項７の発明にかかる装置によれば、供給電源
の電圧変動に応じてコードデータを発生させることがで
きる。
音の発生を防止することができる。請求項６の発明にか
かる装置によれば、コードデータを発生させることがで
きる。請求項７の発明にかかる装置によれば、供給電源
の電圧変動に応じてコードデータを発生させることがで
きる。
【００４８】請求項８の発明にかかる装置によれば、複
数個のディジタルインバータを作動させることができ
る。請求項９の発明にかかる装置によれば、コードデー
タ発生手段が発生したコードデータに基づいて遅延特性
を略一定に維持することができる。請求項10の発明にか
かる装置によれば、複数個のＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタにより、遅延特性補償手段の遅延
素子を信号遅延手段の遅延素子に接続することができ
る。
数個のディジタルインバータを作動させることができ
る。請求項９の発明にかかる装置によれば、コードデー
タ発生手段が発生したコードデータに基づいて遅延特性
を略一定に維持することができる。請求項10の発明にか
かる装置によれば、複数個のＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタにより、遅延特性補償手段の遅延
素子を信号遅延手段の遅延素子に接続することができ
る。
【００４９】請求項11の発明にかかる装置によれば、信
号を遅延させることができる。
号を遅延させることができる。
【図１】本発明の実施の形態を示す回路図。
【図２】従来の遅延回路の回路図。
【図３】従来の遅延素子の回路図。
２１０ 電圧変化感知部 ２１１ 分圧電圧発生器 ２１２ 電圧変動感知器 ２２０ コードデータ発生部 ２３０ 遅延特性補償部 ２４０ 信号遅延部 Ｒ１〜Ｒ２ 抵抗 ＰＭ１〜ＰＭ２ ＰＭＯＳトランジスタ ＭＣ１〜ＭＣ２ ＰＭＯＳキャパシタ
Claims (11)
- 【請求項１】入力信号を遅延させると共に、供給電源の
電圧変動に対する遅延特性を補償する補償回路を備えた
遅延回路であって、 入力信号を遅延させる遅延素子を備え、該遅延素子によ
り、所定遅延特性を有する遅延経路が形成された信号遅
延手段と、 前記供給電源の電圧変動を感知する電圧変動感知手段
と、 該電圧感知手段が感知した電圧変動に応じてコードデー
タを発生するコードデータ発生手段と、 該コードデータ発生手段が発生したコードデータに基づ
いて、前記信号遅延手段の遅延特性が略一定に維持され
るように遅延経路の遅延素子を接続又は分離する遅延特
性補償手段と、を備えたことを特徴とする遅延回路。 - 【請求項２】前記信号遅延手段は、複数個のディジタル
インバータが直列接続され、該ディジタルインバータの
出力ラインが、前記遅延特性補償手段に接続された構成
されたことを特徴とする請求項１記載の遅延回路。 - 【請求項３】前記電圧感知手段は、 前記供給電源の電圧を分圧する分圧電圧発生器と、 該分圧電圧発生器により分圧された分圧電圧に応じて供
給電圧の変動量を検出し、該検出された変動量に基づい
て所定電圧をコードデータ発生手段に印加する電圧変動
感知器と、を備えたことを特徴とする請求項１又は請求
項２記載の遅延回路。 - 【請求項４】前記分圧電圧発生器は、 ２つのＰＭＯＳトランジスタ（ＰＭ１，ＰＭ２）を直列
に接続して供給電源に接続し、各ＰＭＯＳトランジスタ
（ＰＭ１，ＰＭ２）のゲート端子とドレイン端子とを接
続して構成されたことを特徴とする請求項３記載の遅延
回路。 - 【請求項５】前記電圧変動感知器は、供給電圧端子と接
地端子間に直列接続された二つのＰＭＯＳキャパシタ
（ＭＣ１，ＭＣ２）を有し、これらのＰＭＯＳキャパシ
タ（ＭＣ１，ＭＣ２）の接続点が前記分圧電圧発生器の
出力ライン及び前記コードデータ発生手段の入力ライン
に接続されて構成されたことを特徴とする請求項３又は
請求項４記載の遅延回路。 - 【請求項６】前記コードデータ発生手段は、 前記電圧変動感知手段により感知された電圧変動量に応
じて信号を出力する複数個のアナログインバータと、 各アナログインバータに接続され、該アナログインバー
タから出力された信号を、夫々、増幅してコードデータ
を発生する複数のディジタルインバータと、を備えて構
成されたことを特徴とする請求項１〜請求項６のいずれ
か１つに記載の遅延回路。 - 【請求項７】前記複数個のアナログインバータは、夫
々、供給電源から電圧が印加されるように供給電源と接
地端子間に接続され、相互に異なる閾値電圧を有するも
ので構成されたことを特徴とする請求項６記載の遅延回
路。 - 【請求項８】前記複数個のディジタルインバータは、夫
々、供給電源から電圧が印加されるように供給電源と接
地端子間に接続されたことを特徴とする請求項６記載の
遅延回路。 - 【請求項９】前記遅延特性補償手段は、 複数個のスイッチと、 前記信号遅延手段の遅延素子とは別の複数個の遅延素子
と、を備え、 前記コードデータ発生手段が発生したコードデータに基
づいて、当該複数個のスイッチをスイッチングして信号
遅延手段の遅延経路に当該遅延素子を接続するように構
成されたことを特徴とする請求項１〜請求項８のいずれ
か１つに記載の遅延回路。 - 【請求項１０】前記複数個のスイッチは、ソース端子が
前記信号遅延手段の各ディジタルインバータの出力ライ
ンに接続され、ゲート端子は前記コードデータ発生手段
の各ディジタルインバータの出力ラインに共通接続さ
れ、ドレイン端子は相互接続されて前記複数個の遅延素
子の入力ラインに接続され、ソース端子が接地された複
数個のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
を備えて構成されたことを特徴とする請求項９記載の遅
延回路。 - 【請求項１１】前記複数個の遅延素子は、ＭＯＳキャパ
シタ又はインバータを備えて構成されたことを特徴とす
る請求項９又は請求項10記載の遅延回路。
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Cited By (1)
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|---|---|---|---|---|
| JP2016123153A (ja) * | 2014-12-24 | 2016-07-07 | 株式会社リコー | スイッチング電源回路 |
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- 1996-07-15 JP JP8185148A patent/JPH0936716A/ja active Pending
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| JP2016123153A (ja) * | 2014-12-24 | 2016-07-07 | 株式会社リコー | スイッチング電源回路 |
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| KR0167247B1 (ko) | 1999-02-01 |
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