JP3427637B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JP3427637B2 JP3427637B2 JP25947796A JP25947796A JP3427637B2 JP 3427637 B2 JP3427637 B2 JP 3427637B2 JP 25947796 A JP25947796 A JP 25947796A JP 25947796 A JP25947796 A JP 25947796A JP 3427637 B2 JP3427637 B2 JP 3427637B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output terminal
- reference voltage
- circuit
- dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Control Of Electrical Variables (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、集積回路内で使
用するに好適な、低消費電力で安定な基準電圧を発生す
る基準電圧発生回路に関する。
用するに好適な、低消費電力で安定な基準電圧を発生す
る基準電圧発生回路に関する。
【０００２】
【従来の技術】集積回路内で用いられる基準電圧発生回
路として、従来、図５に示すものが知られている。この
基準電圧発生回路は、電源ＶDD，ＶSS間に設けられた抵
抗Ｒ51とＲ52の直列回路からなる分圧回路と、この分圧
回路の出力電圧を積分して基準電圧出力ＶREF を得る抵
抗Ｒ53とコンデンサＣとからなるロウパスフィルタによ
り構成されている。消費電力を小さくするためには、分
圧抵抗Ｒ51，Ｒ52には大きな抵抗値のものが用いられ
る。またロウパスフィルタは、分圧回路の出力電圧を安
定な基準電圧ＶREF として取り出すためのもので、抵抗
Ｒ53とコンデンサＣの時定数は大きく設定される。
路として、従来、図５に示すものが知られている。この
基準電圧発生回路は、電源ＶDD，ＶSS間に設けられた抵
抗Ｒ51とＲ52の直列回路からなる分圧回路と、この分圧
回路の出力電圧を積分して基準電圧出力ＶREF を得る抵
抗Ｒ53とコンデンサＣとからなるロウパスフィルタによ
り構成されている。消費電力を小さくするためには、分
圧抵抗Ｒ51，Ｒ52には大きな抵抗値のものが用いられ
る。またロウパスフィルタは、分圧回路の出力電圧を安
定な基準電圧ＶREF として取り出すためのもので、抵抗
Ｒ53とコンデンサＣの時定数は大きく設定される。
【０００３】
【発明が解決しようとする課題】上述のような基準電圧
発生回路では、安定な基準電圧ＶREF を得るために、ロ
ウパスフィルタの時定数を十分大きくすること、具体的
には抵抗Ｒ53とコンデンサＣに、Ｒ53＝５０ｋΩ，Ｃ＝
２２μＦといった大きな値のものを用いることが必要と
なる。このため、電源投入時の基準電圧ＶREF の立上り
が遅くなるという問題があった。このコンデンサＣは、
集積回路外部に配置され、集積回路内部と接続されてい
る。基準電圧ＶREF の立上りを高速にするためには、ロ
ウパスフィルタの時定数を小さくすればよいが、これは
基準電圧ＶREF の不安定化をもたらす。
発生回路では、安定な基準電圧ＶREF を得るために、ロ
ウパスフィルタの時定数を十分大きくすること、具体的
には抵抗Ｒ53とコンデンサＣに、Ｒ53＝５０ｋΩ，Ｃ＝
２２μＦといった大きな値のものを用いることが必要と
なる。このため、電源投入時の基準電圧ＶREF の立上り
が遅くなるという問題があった。このコンデンサＣは、
集積回路外部に配置され、集積回路内部と接続されてい
る。基準電圧ＶREF の立上りを高速にするためには、ロ
ウパスフィルタの時定数を小さくすればよいが、これは
基準電圧ＶREF の不安定化をもたらす。
【０００４】この発明は、上記事情を考慮してなされた
もので、低消費電力で安定出力の特性を確保しながら、
電源投入時の基準電圧の立上りを高速化した基準電圧発
生回路を提供することを目的としている。
もので、低消費電力で安定出力の特性を確保しながら、
電源投入時の基準電圧の立上りを高速化した基準電圧発
生回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明に係る基準電圧
発生回路は、電源電圧を抵抗により分圧する分圧手段
と、この分圧手段の分圧出力端子の電圧を積分して基準
電圧出力端子に基準電圧を出力するロウパスフィルタ手
段と、前記基準電圧出力端子に設けられて前記基準電圧
出力端子を電源電圧により充電する高速充電手段と、電
源投入時に前記高速充電手段をオン駆動し、前記分圧出
力端子と基準電圧出力端子の電圧の差が所定レベル以下
になったことを検出して前記高速充電手段をオフ駆動す
る比較手段とを備え、前記比較手段は、前記基準電圧出
力端子の電圧の立上り時に前記分圧出力端子の電圧とほ
ぼ等しい第１のしきい値を有し、前記基準電圧出力端子
の立下がり時に前記分圧出力端子の電圧より僅かに低い
第２のしきい値を有するヒステリシス特性を持つコンパ
レータであることを特徴としている。
発生回路は、電源電圧を抵抗により分圧する分圧手段
と、この分圧手段の分圧出力端子の電圧を積分して基準
電圧出力端子に基準電圧を出力するロウパスフィルタ手
段と、前記基準電圧出力端子に設けられて前記基準電圧
出力端子を電源電圧により充電する高速充電手段と、電
源投入時に前記高速充電手段をオン駆動し、前記分圧出
力端子と基準電圧出力端子の電圧の差が所定レベル以下
になったことを検出して前記高速充電手段をオフ駆動す
る比較手段とを備え、前記比較手段は、前記基準電圧出
力端子の電圧の立上り時に前記分圧出力端子の電圧とほ
ぼ等しい第１のしきい値を有し、前記基準電圧出力端子
の立下がり時に前記分圧出力端子の電圧より僅かに低い
第２のしきい値を有するヒステリシス特性を持つコンパ
レータであることを特徴としている。
【０００６】この発明において好ましくは、前記分圧手
段及び比較手段を電源から切り離すためのパワーダウン
制御手段を更に備えたことを特徴とする。
段及び比較手段を電源から切り離すためのパワーダウン
制御手段を更に備えたことを特徴とする。
【０００７】この発明によると、基準電圧出力端子に設
けられた高速充電手段により電源投入時にロウパスフィ
ルタより小さい時定数で基準電圧出力端子を高速充電す
ることにより、基準電圧出力の立上りを高速化すること
ができる。高速充電手段は、比較手段により、分圧出力
端子と基準電圧出力端子の電圧とを比較してその差が所
定レベル以下になったことを検出してオフ駆動される。
従って、立上り特性が改善され、しかもロウパスフィル
タの時定数は大きく保つことにより、基準電圧出力の不
安定化をもたらすことはない。
けられた高速充電手段により電源投入時にロウパスフィ
ルタより小さい時定数で基準電圧出力端子を高速充電す
ることにより、基準電圧出力の立上りを高速化すること
ができる。高速充電手段は、比較手段により、分圧出力
端子と基準電圧出力端子の電圧とを比較してその差が所
定レベル以下になったことを検出してオフ駆動される。
従って、立上り特性が改善され、しかもロウパスフィル
タの時定数は大きく保つことにより、基準電圧出力の不
安定化をもたらすことはない。
【０００８】また、比較手段として、基準電圧出力端子
の出力電圧の立上り時と立下がり時とで異なる第１，第
２のしきい値を有するヒステリシス特性を持つコンパレ
ータを用いると、高速充電手段のオンオフ制御による基
準電圧出力端子のリンギングが防止され、高速充電手段
を設けたことによる基準電圧の不安定化を防止すること
ができる。また、分圧手段は従来と同様の大きな抵抗値
で構成することにより、低消費電力特性を保持すること
ができる。更に、分圧手段と比較手段を必要に応じて電
源から切り離すパワーダウン制御手段を設けることによ
り、一層の低消費電力化が図られる。
の出力電圧の立上り時と立下がり時とで異なる第１，第
２のしきい値を有するヒステリシス特性を持つコンパレ
ータを用いると、高速充電手段のオンオフ制御による基
準電圧出力端子のリンギングが防止され、高速充電手段
を設けたことによる基準電圧の不安定化を防止すること
ができる。また、分圧手段は従来と同様の大きな抵抗値
で構成することにより、低消費電力特性を保持すること
ができる。更に、分圧手段と比較手段を必要に応じて電
源から切り離すパワーダウン制御手段を設けることによ
り、一層の低消費電力化が図られる。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
る基準電圧発生回路の要部構成を示す。電源ＶDD，ＶSS
間に直列接続された抵抗Ｒ11，Ｒ12からなる分圧回路１
と、この分圧回路１の分圧出力端子ＮＡの電圧を積分し
て、基準電圧出力端子ＮＢに基準電圧ＶREFを得る抵抗
Ｒ13とコンデンサＣとからなるロウパスフィルタ２と
が、この基準電圧発生回路の基本構成である。ロウパス
フィルタ２の抵抗Ｒ13とコンデンサＣは例えば、Ｒ13＝
５０ｋΩ，Ｃ＝２２μＦに設定される。
の実施例を説明する。図１は、この発明の一実施例に係
る基準電圧発生回路の要部構成を示す。電源ＶDD，ＶSS
間に直列接続された抵抗Ｒ11，Ｒ12からなる分圧回路１
と、この分圧回路１の分圧出力端子ＮＡの電圧を積分し
て、基準電圧出力端子ＮＢに基準電圧ＶREFを得る抵抗
Ｒ13とコンデンサＣとからなるロウパスフィルタ２と
が、この基準電圧発生回路の基本構成である。ロウパス
フィルタ２の抵抗Ｒ13とコンデンサＣは例えば、Ｒ13＝
５０ｋΩ，Ｃ＝２２μＦに設定される。
【００１０】基準電圧出力端子ＮＢと電源ＶDDの間に
は、ＰＭＯＳトランジスタＱP1と抵抗Ｒ14を直列接続し
た高速充電回路３が設けられている。トランジスタＱP1
のオン抵抗と抵抗Ｒ14、及びコンデンサＣで決まる時定
数は、ロウパスフィルタ２のそれに比べて十分小さく設
定される。抵抗Ｒ14は、省略することもできる。この高
速充電回路３を、電源投入時にオンし、基準電圧出力端
子ＮＢが所定のレベルまで立ち上がったときにこの高速
充電回路３をオフ駆動するために、コンパレータ４が設
けられている。コンパレータ４は、分圧出力端子ＮＡの
電圧と基準電圧出力端子ＮＢの電圧とを比較して、これ
らの差が所定レベルになったことを検出して、その検出
出力がインバータ５を介して高速充電回路３のＰＭＯＳ
トランジスタＱP1のゲートに送られる。
は、ＰＭＯＳトランジスタＱP1と抵抗Ｒ14を直列接続し
た高速充電回路３が設けられている。トランジスタＱP1
のオン抵抗と抵抗Ｒ14、及びコンデンサＣで決まる時定
数は、ロウパスフィルタ２のそれに比べて十分小さく設
定される。抵抗Ｒ14は、省略することもできる。この高
速充電回路３を、電源投入時にオンし、基準電圧出力端
子ＮＢが所定のレベルまで立ち上がったときにこの高速
充電回路３をオフ駆動するために、コンパレータ４が設
けられている。コンパレータ４は、分圧出力端子ＮＡの
電圧と基準電圧出力端子ＮＢの電圧とを比較して、これ
らの差が所定レベルになったことを検出して、その検出
出力がインバータ５を介して高速充電回路３のＰＭＯＳ
トランジスタＱP1のゲートに送られる。
【００１１】この基準電圧発生回路では、電源投入時、
コンパレータ４の出力は、“Ｈ”であり、高速充電回路
３のＰＭＯＳトランジスタＱP1がオンして、基準電圧出
力端子ＮＢは電源ＶDDに向かって高速に充電される。そ
して、基準電圧出力端子ＮＢが分圧出力端子ＮＡの電圧
レベルに達すると、コンパレータ４の出力が“Ｌ”にな
り、高速充電回路３がオフになる。この実施例の場合、
後に詳細に説明するように、コンパレータ４は、インバ
ータ５の出力により帰還制御されて、ヒステリシス特性
を持つようになっている。
コンパレータ４の出力は、“Ｈ”であり、高速充電回路
３のＰＭＯＳトランジスタＱP1がオンして、基準電圧出
力端子ＮＢは電源ＶDDに向かって高速に充電される。そ
して、基準電圧出力端子ＮＢが分圧出力端子ＮＡの電圧
レベルに達すると、コンパレータ４の出力が“Ｌ”にな
り、高速充電回路３がオフになる。この実施例の場合、
後に詳細に説明するように、コンパレータ４は、インバ
ータ５の出力により帰還制御されて、ヒステリシス特性
を持つようになっている。
【００１２】図２は、この実施例の基準電圧発生回路の
具体構成である。図１と対応する部分には、図１と同一
符号を付してある。コンパレータ４は、ＮＭＯＳトラン
ジスタＱN5，ＱN6からなる能動負荷と、ソースを共通に
電流源であるＰＭＯＳトランジスタＱP6に接続した差動
のＰＭＯＳトランジスタ対ＱP7，ＱP8とを有する差動回
路を基本とする。ＰＭＯＳトランジスタＱP7のゲートに
は、分圧回路１の出力端子ＮＡの電圧が参照電圧として
入る。ＰＭＯＳトランジスタＱP8のゲートには、検出す
べき基準電圧出力端子ＮＢの出力電圧が抵抗Ｒ16を介し
て供給される。コンパレータ４の出力段は、ＮＭＯＳト
ランジスタＱN4と電流源ＰＭＯＳトランジスタＱP5から
なり、その出力がＮＭＯＳトランジスタＱN1とＰＭＯＳ
トランジスタＱP3からなるインバータ５の入力端に接続
されている。
具体構成である。図１と対応する部分には、図１と同一
符号を付してある。コンパレータ４は、ＮＭＯＳトラン
ジスタＱN5，ＱN6からなる能動負荷と、ソースを共通に
電流源であるＰＭＯＳトランジスタＱP6に接続した差動
のＰＭＯＳトランジスタ対ＱP7，ＱP8とを有する差動回
路を基本とする。ＰＭＯＳトランジスタＱP7のゲートに
は、分圧回路１の出力端子ＮＡの電圧が参照電圧として
入る。ＰＭＯＳトランジスタＱP8のゲートには、検出す
べき基準電圧出力端子ＮＢの出力電圧が抵抗Ｒ16を介し
て供給される。コンパレータ４の出力段は、ＮＭＯＳト
ランジスタＱN4と電流源ＰＭＯＳトランジスタＱP5から
なり、その出力がＮＭＯＳトランジスタＱN1とＰＭＯＳ
トランジスタＱP3からなるインバータ５の入力端に接続
されている。
【００１３】コンパレータ４の電流源ＰＭＯＳトランジ
スタＱP5，ＱP6を駆動するバイアス回路６として、これ
らのトランジスタＱP5，ＱP6とともにカレントミラー回
路を構成するＰＭＯＳトランジスタＱP4と抵抗Ｒ15が設
けられている。このバイアス回路６には、パワーダウン
制御のためのスイッチング素子としてＮＭＯＳトランジ
スタＱN2が挿入されている。同様のパワーダウン制御の
目的で、定常電流が流れる分圧回路１にも電源ＶDD側に
ＰＭＯＳトランジスタＱP2が挿入され、またコンパレー
タ４の出力段ＮＭＯＳトランジスタＱN4に並列にＮＭＯ
ＳトランジスタＱN3が設けられている。
スタＱP5，ＱP6を駆動するバイアス回路６として、これ
らのトランジスタＱP5，ＱP6とともにカレントミラー回
路を構成するＰＭＯＳトランジスタＱP4と抵抗Ｒ15が設
けられている。このバイアス回路６には、パワーダウン
制御のためのスイッチング素子としてＮＭＯＳトランジ
スタＱN2が挿入されている。同様のパワーダウン制御の
目的で、定常電流が流れる分圧回路１にも電源ＶDD側に
ＰＭＯＳトランジスタＱP2が挿入され、またコンパレー
タ４の出力段ＮＭＯＳトランジスタＱN4に並列にＮＭＯ
ＳトランジスタＱN3が設けられている。
【００１４】図３は、パワーダウン制御回路７の構成を
示している。この制御回路７は、ＰＭＯＳトランジスタ
ＱP12 とＮＭＯＳトランジスタＱN12 により構成されて
制御信号ＶＣにより駆動される初段ＣＭＯＳインバータ
と、更にこのインバータ出力により駆動される、ＰＭＯ
ＳトランジスタＱP11 とＮＭＯＳトランジスタＱN11か
らなる２段目ＣＭＯＳインバータにより構成される。初
段ＣＭＯＳインバータの出力ＶＮにより、バイアス回路
６のＮＭＯＳトランジスタＱN2が制御駆動され、２段目
ＣＭＯＳインバータの出力ＶＰにより分圧回路１のＰＭ
ＯＳトランジスタＱP2及びコンパレータ４の出力段ＮＭ
ＯＳトランジスタＱN3が制御駆動される。
示している。この制御回路７は、ＰＭＯＳトランジスタ
ＱP12 とＮＭＯＳトランジスタＱN12 により構成されて
制御信号ＶＣにより駆動される初段ＣＭＯＳインバータ
と、更にこのインバータ出力により駆動される、ＰＭＯ
ＳトランジスタＱP11 とＮＭＯＳトランジスタＱN11か
らなる２段目ＣＭＯＳインバータにより構成される。初
段ＣＭＯＳインバータの出力ＶＮにより、バイアス回路
６のＮＭＯＳトランジスタＱN2が制御駆動され、２段目
ＣＭＯＳインバータの出力ＶＰにより分圧回路１のＰＭ
ＯＳトランジスタＱP2及びコンパレータ４の出力段ＮＭ
ＯＳトランジスタＱN3が制御駆動される。
【００１５】この実施例のコンパレータ４は、前述のよ
うにヒステリシス特性を持つように構成されている。そ
のために、能動負荷の一方のＮＭＯＳトランジスタＱN6
に並列にＮＭＯＳトランジスタＱN7が設けられ、このＮ
ＭＯＳトランジスタＱN7のゲートがインバータ５の出力
により帰還制御されるようになっている。具体的な動作
は後述するが、基準電圧出力端子ＮＢの立上り時にはＮ
ＭＯＳトランジスタＱN7がオフ、立下がり時はオンとな
り、能動負荷の基準電流値が切替えられて、異なるしき
い値を持つことになる。
うにヒステリシス特性を持つように構成されている。そ
のために、能動負荷の一方のＮＭＯＳトランジスタＱN6
に並列にＮＭＯＳトランジスタＱN7が設けられ、このＮ
ＭＯＳトランジスタＱN7のゲートがインバータ５の出力
により帰還制御されるようになっている。具体的な動作
は後述するが、基準電圧出力端子ＮＢの立上り時にはＮ
ＭＯＳトランジスタＱN7がオフ、立下がり時はオンとな
り、能動負荷の基準電流値が切替えられて、異なるしき
い値を持つことになる。
【００１６】なおこの実施例の場合、図２の各部のＮＭ
ＯＳトランジスタＱN1〜ＱN7は、ソース端子がＶSSに接
続され、バルクはソースと別に基板バイアス電源ＶBBに
接続されており、回路に流れる電流とバルクに流れる電
流を分離することでノイズ対策を行っている。図３に示
すパワーダウン制御回路７についても同様である。
ＯＳトランジスタＱN1〜ＱN7は、ソース端子がＶSSに接
続され、バルクはソースと別に基板バイアス電源ＶBBに
接続されており、回路に流れる電流とバルクに流れる電
流を分離することでノイズ対策を行っている。図３に示
すパワーダウン制御回路７についても同様である。
【００１７】次に、この様に構成された基準電圧発生回
路の動作を、図４を参照しながら説明する。パワーダウ
ン制御信号ＶＣは通常、“Ｌ”であり、これにより図２
の各部のパワーダウン制御用ＭＯＳトランジスタＱP2，
ＱN2はオン、そしてＱN3はオフとなる。電源が投入され
ると、分圧回路１の分圧出力端子ＮＡには、抵抗Ｒ11，
Ｒ12による分圧出力電圧ＶＡがほぼ瞬時に得られる。も
し高速充電回路３がなければ、基準電圧出力端子ＮＢ
は、図４に一点鎖線で示すように、ロウパスフィルタ２
の時定数で決まる充電カーブを描いて分圧出力電圧ＶＡ
に近づく。この実施例の場合は、電源投入直後、基準電
圧出力端子ＮＢの“Ｌ”出力（分圧出力端子ＮＡの分圧
出力電圧ＶＡと比較した場合）がコンパレータ４のＰＭ
ＯＳトランジスタＱP8に入り、コンパレータ４の出力端
子ＮＣが“Ｈ”、従ってインバータ５の出力端子ＮＤが
“Ｌ”であって、これにより高速充電回路３のＰＭＯＳ
トランジスタＱP1がオンする。これにより、時定数がロ
ウパスフィルタ２に比べて十分小さい高速充電回路３に
より基準電圧出力端子ＮＢが電源ＶDDに向かって充電さ
れて、図４に示すように高速に立ち上がる出力電圧ＶＢ
が得られる。
路の動作を、図４を参照しながら説明する。パワーダウ
ン制御信号ＶＣは通常、“Ｌ”であり、これにより図２
の各部のパワーダウン制御用ＭＯＳトランジスタＱP2，
ＱN2はオン、そしてＱN3はオフとなる。電源が投入され
ると、分圧回路１の分圧出力端子ＮＡには、抵抗Ｒ11，
Ｒ12による分圧出力電圧ＶＡがほぼ瞬時に得られる。も
し高速充電回路３がなければ、基準電圧出力端子ＮＢ
は、図４に一点鎖線で示すように、ロウパスフィルタ２
の時定数で決まる充電カーブを描いて分圧出力電圧ＶＡ
に近づく。この実施例の場合は、電源投入直後、基準電
圧出力端子ＮＢの“Ｌ”出力（分圧出力端子ＮＡの分圧
出力電圧ＶＡと比較した場合）がコンパレータ４のＰＭ
ＯＳトランジスタＱP8に入り、コンパレータ４の出力端
子ＮＣが“Ｈ”、従ってインバータ５の出力端子ＮＤが
“Ｌ”であって、これにより高速充電回路３のＰＭＯＳ
トランジスタＱP1がオンする。これにより、時定数がロ
ウパスフィルタ２に比べて十分小さい高速充電回路３に
より基準電圧出力端子ＮＢが電源ＶDDに向かって充電さ
れて、図４に示すように高速に立ち上がる出力電圧ＶＢ
が得られる。
【００１８】また、電源投入直後、インバータ５の
“Ｌ”出力により、コンパレータ４のＮＭＯＳトランジ
スタＱN7がオフに保たれ、このときコンパレータ４は、
反転しきい値として第１のしきい値ＶTH1 を持つ。第１
のしきい値ＶTH1 は、図４に示すように分圧出力電圧Ｖ
Ａと理想的には同じ（ほぼ等しい値）に設定されてい
る。基準電圧出力端子ＮＢの出力電圧ＶＢが第１のしき
い値ＶTH1 に達すると、コンパレータ４の出力が反転し
て、インバータ５の出力端子ＮＤが“Ｈ”になり、高速
充電回路３のＰＭＯＳトランジスタＱP1がオフ駆動され
て、高速充電は停止する。
“Ｌ”出力により、コンパレータ４のＮＭＯＳトランジ
スタＱN7がオフに保たれ、このときコンパレータ４は、
反転しきい値として第１のしきい値ＶTH1 を持つ。第１
のしきい値ＶTH1 は、図４に示すように分圧出力電圧Ｖ
Ａと理想的には同じ（ほぼ等しい値）に設定されてい
る。基準電圧出力端子ＮＢの出力電圧ＶＢが第１のしき
い値ＶTH1 に達すると、コンパレータ４の出力が反転し
て、インバータ５の出力端子ＮＤが“Ｈ”になり、高速
充電回路３のＰＭＯＳトランジスタＱP1がオフ駆動され
て、高速充電は停止する。
【００１９】従ってこの実施例によると、高速に分圧出
力電圧ＶＡまで立ち上がる基準電圧ＶREF が得られる。
一方、インバータ５の出力端子ＮＤが“Ｈ”になると、
コンパレータ４のＮＭＯＳトランジスタＱN7がオン駆動
され、コンパレータ４の電流バランスが変化して、反転
しきい値は、第１のしきい値ＶTH1 より低い第２のしき
い値ＶTH2 になる。第２のしきい値ＶTH2 は、図４に示
すように、分圧出力電圧ＶＡより僅かに低い値、ＶＡ−
βに設定されている。従って、基準電圧ＶREFが負荷に
より放電されて低下しても、第２のしきい値ＶTH2 にな
るまではコンパレータ４の出力は反転せず、高速充電回
路３はオフに保たれる。但し、一旦基準電圧ＶREF が分
圧出力電圧ＶＡに達すれば、分圧回路１及びロウパスフ
ィルタ２によって従来と同様の効果も発揮し得るものと
なっている。
力電圧ＶＡまで立ち上がる基準電圧ＶREF が得られる。
一方、インバータ５の出力端子ＮＤが“Ｈ”になると、
コンパレータ４のＮＭＯＳトランジスタＱN7がオン駆動
され、コンパレータ４の電流バランスが変化して、反転
しきい値は、第１のしきい値ＶTH1 より低い第２のしき
い値ＶTH2 になる。第２のしきい値ＶTH2 は、図４に示
すように、分圧出力電圧ＶＡより僅かに低い値、ＶＡ−
βに設定されている。従って、基準電圧ＶREFが負荷に
より放電されて低下しても、第２のしきい値ＶTH2 にな
るまではコンパレータ４の出力は反転せず、高速充電回
路３はオフに保たれる。但し、一旦基準電圧ＶREF が分
圧出力電圧ＶＡに達すれば、分圧回路１及びロウパスフ
ィルタ２によって従来と同様の効果も発揮し得るものと
なっている。
【００２０】この様にコンパレータ４にヒステリシスを
持たせることにより、基準電圧出力端子ＮＢのリンギン
グを防止して、安定な基準電圧を得ることが可能にな
る。この実施例では、高速化のために、高速充電回路３
を設けることでロウパスフィルタ２の時定数を小さくす
る必要がないから、これも基準電圧安定化に寄与する。
またこの実施例では、コンパレータ４またはインバータ
５の出力を、基準電圧発生回路の出力が所定の基準電圧
に達したことを他の回路に伝える検出信号としても用い
ることができる。
持たせることにより、基準電圧出力端子ＮＢのリンギン
グを防止して、安定な基準電圧を得ることが可能にな
る。この実施例では、高速化のために、高速充電回路３
を設けることでロウパスフィルタ２の時定数を小さくす
る必要がないから、これも基準電圧安定化に寄与する。
またこの実施例では、コンパレータ４またはインバータ
５の出力を、基準電圧発生回路の出力が所定の基準電圧
に達したことを他の回路に伝える検出信号としても用い
ることができる。
【００２１】次に、必要に応じてパワーダウン制御信号
ＶＣを“Ｈ”にすると、制御電圧ＶＮ＝“Ｌ”，ＶＰ＝
“Ｈ”が得られ、これにより分圧回路１はＰＭＯＳトラ
ンジスタＱP2がオフとなって電源ＶDDから切り離され
る。またバイアス回路６のＮＭＯＳトランジスタＱN2が
オフ、従ってバイアス回路６とコンパレータ４の電流源
ＰＭＯＳトランジスタＱP4，ＱP5，ＱP6がオフになっ
て、バイアス回路６とコンパレータ４はやはり電源ＶDD
から切り離される。これらの制御により、各部の定常電
流が抑制され、パワーセーブが可能になる。
ＶＣを“Ｈ”にすると、制御電圧ＶＮ＝“Ｌ”，ＶＰ＝
“Ｈ”が得られ、これにより分圧回路１はＰＭＯＳトラ
ンジスタＱP2がオフとなって電源ＶDDから切り離され
る。またバイアス回路６のＮＭＯＳトランジスタＱN2が
オフ、従ってバイアス回路６とコンパレータ４の電流源
ＰＭＯＳトランジスタＱP4，ＱP5，ＱP6がオフになっ
て、バイアス回路６とコンパレータ４はやはり電源ＶDD
から切り離される。これらの制御により、各部の定常電
流が抑制され、パワーセーブが可能になる。
【００２２】また、パワーダウン制御信号ＶＣが“Ｈ”
のとき、コンパレータ４は、ＮＭＯＳトランジスタＱN3
がオンになって出力が短絡され、インバータ５の出力端
子ＮＤは“Ｈ”となって、高速充電回路３のＰＭＯＳト
ランジスタＱP1はオフに保たれる。このパワーダウン制
御は、集積回路内でこの基準電圧発生回路の動作を必要
としない期間にこの基準電圧発生回路をオフにして、集
積回路全体の無駄な消費電力を低減するという制御に用
いることができる。
のとき、コンパレータ４は、ＮＭＯＳトランジスタＱN3
がオンになって出力が短絡され、インバータ５の出力端
子ＮＤは“Ｈ”となって、高速充電回路３のＰＭＯＳト
ランジスタＱP1はオフに保たれる。このパワーダウン制
御は、集積回路内でこの基準電圧発生回路の動作を必要
としない期間にこの基準電圧発生回路をオフにして、集
積回路全体の無駄な消費電力を低減するという制御に用
いることができる。
【００２３】
【発明の効果】以上述べたようにこの発明によれば、時
定数の大きいロウパスフィルタを用いた基準電圧発生回
路に高速充電回路を設けて、電源投入時の基準電圧の立
上りの高速化を図ることができる。高速充電回路は、コ
ンパレータにより、分圧回路の分圧出力端子と基準電圧
出力端子の電圧を比較してその差が所定レベル以下にな
ったことを検出してオフ駆動される。従って、立上り特
性が改善され、しかもロウパスフィルタの時定数は大き
く保つことにより、基準電圧出力の不安定化をもたらす
ことはない。また、コンパレータとして、二つのしきい
値を有するヒステリシス特性を持つもの用いると、高速
充電回路のオンオフ制御による基準電圧出力端子のリン
ギングが防止され、高速充電回路を設けたことによる基
準電圧の不安定化を防止することができる。
定数の大きいロウパスフィルタを用いた基準電圧発生回
路に高速充電回路を設けて、電源投入時の基準電圧の立
上りの高速化を図ることができる。高速充電回路は、コ
ンパレータにより、分圧回路の分圧出力端子と基準電圧
出力端子の電圧を比較してその差が所定レベル以下にな
ったことを検出してオフ駆動される。従って、立上り特
性が改善され、しかもロウパスフィルタの時定数は大き
く保つことにより、基準電圧出力の不安定化をもたらす
ことはない。また、コンパレータとして、二つのしきい
値を有するヒステリシス特性を持つもの用いると、高速
充電回路のオンオフ制御による基準電圧出力端子のリン
ギングが防止され、高速充電回路を設けたことによる基
準電圧の不安定化を防止することができる。
【図１】 この発明の一実施例に係る基準電圧発生回路
の要部構成を示す。
の要部構成を示す。
【図２】 同実施例の基準電圧発生回路の具体的構成を
示す。
示す。
【図３】 同実施例の基準電圧発生回路に用いられるパ
ワーダウン制御回路を示す。
ワーダウン制御回路を示す。
【図４】 同実施例の基準電圧発生回路の動作を説明す
るための特性図である。
るための特性図である。
【図５】 従来の基準電圧発生回路を示す。
１…分圧回路、２…ロウパスフィルタ、３…高速充電回
路、４…コンパレータ、５…インバータ、６…バイアス
回路、７…パワーダウン制御回路、ＮＡ…分圧出力端
子、ＮＢ…基準電圧出力端子。
路、４…コンパレータ、５…インバータ、６…バイアス
回路、７…パワーダウン制御回路、ＮＡ…分圧出力端
子、ＮＢ…基準電圧出力端子。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/445,1/56
G05F 1/613,1/618
H01L 27/04
H01L 21/78 - 21/80
H03H 1/00 - 3/00
H03H 5/00 - 7/13
Claims (3)
- 【請求項１】 電源電圧を抵抗により分圧する分圧手段
と、 この分圧手段の分圧出力端子の電圧を積分して基準電圧
出力端子に基準電圧を出力するロウパスフィルタ手段
と、 前記基準電圧出力端子に設けられて前記基準電圧出力端
子を電源電圧により充電する高速充電手段と、電源投入時に前記高速充電手段をオン駆動し、 前記分圧
出力端子と基準電圧出力端子の電圧の差が所定レベル以
下になったことを検出して前記高速充電手段をオフ駆動
する比較手段とを備え、 前記比較手段は、前記基準電圧出力端子の電圧の立上り
時に前記分圧出力端子の電圧とほぼ等しい第１のしきい
値を有し、前記基準電圧出力端子の立下がり時に前記分
圧出力端子の電圧より僅かに低い第２のしきい値を有す
るヒステリシス特性を持つコンパレータである ことを特
徴とする基準電圧発生回路。 - 【請求項２】 前記分圧手段及び比較手段を電源から切
り離すためのパワーダウン制御手段を更に備えたことを
特徴とする請求項１記載の基準電圧発生回路。 - 【請求項３】 電源電圧を抵抗により分圧する分圧回路
と、 この分圧回路の分圧出力端子の電圧を積分して基準電圧
出力端子に基準電圧を出力するロウパスフィルタと、 前記基準電圧出力端子と電源端子との間に設けられて前
記基準電圧出力端子を電源電圧により充電するための充
電用ＰＭＯＳトランジスタと、 電源投入時に前記充電用ＰＭＯＳトランジスタをオン駆
動し、前記分圧出力端子と基準電圧出力端子の電圧の差
が所定レベル以下になったことを検出して前記充電用Ｐ
ＭＯＳトランジスタをオフ駆動するコンパレータとを備
え、 前記コンパレータは、 前記分圧出力端子と前記基準電圧出力端子にそれぞれゲ
ートが接続されソースが共通に電流源ＰＭＯＳトランジ
スタに接続された差動ＰＭＯＳトランジスタ対及びこの
差動ＰＭＯＳトランジスタ対の各ドレインに接続された
ＮＭＯＳトランジスタからなる能動負荷を有する差動回
路と、 前記能動負荷の基準電流源側のＮＭＯＳトランジスタに
並列接続されて前記差動回路の出力によりゲートが制御
され、前記基準電圧出力端子の立ち上がり時にオン、立
ち下がり時にオフとなる基準電流値切り換え用ＮＭＯＳ
トランジスタとを備えて、前記基準電圧出力端子の電圧
の立上り時に前記分圧出力端子の電圧とほぼ等しい第１
のしきい値を有し、前記基準電圧出力端子の立下がり時
に前記分圧出力端子の電圧より僅かに低い第２のしきい
値を有するヒステリシス特性を持つことを特徴とする基
準電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25947796A JP3427637B2 (ja) | 1996-09-30 | 1996-09-30 | 基準電圧発生回路 |
| US08/938,460 US5886565A (en) | 1996-09-30 | 1997-09-29 | Reference voltage generating circuit having an integrator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25947796A JP3427637B2 (ja) | 1996-09-30 | 1996-09-30 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10105258A JPH10105258A (ja) | 1998-04-24 |
| JP3427637B2 true JP3427637B2 (ja) | 2003-07-22 |
Family
ID=17334631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25947796A Expired - Fee Related JP3427637B2 (ja) | 1996-09-30 | 1996-09-30 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5886565A (ja) |
| JP (1) | JP3427637B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11213664A (ja) * | 1998-01-23 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP4535537B2 (ja) * | 1999-10-27 | 2010-09-01 | 東芝モバイルディスプレイ株式会社 | 負荷駆動回路および液晶表示装置 |
| JP4542633B2 (ja) * | 1998-05-11 | 2010-09-15 | 東芝モバイルディスプレイ株式会社 | 負荷駆動回路および液晶表示装置 |
| US6166578A (en) * | 1998-08-31 | 2000-12-26 | Motorola Inc. | Circuit arrangement to compensate non-linearities in a resistor, and method |
| US6392472B1 (en) * | 1999-06-18 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Constant internal voltage generation circuit |
| JP4503150B2 (ja) * | 2000-07-13 | 2010-07-14 | ユナイテッド・マイクロエレクトロニクス・コーポレイション | 電圧ダウンコンバータおよび電圧ｖｃｃを変換するための方法 |
| DE10102791B4 (de) * | 2001-01-22 | 2004-04-15 | Ifm Electronic Gmbh | Elektrischer Meßumformer |
| US6750683B2 (en) * | 2001-04-30 | 2004-06-15 | Stmicroelectronics, Inc. | Power supply detection circuitry and method |
| US6922086B2 (en) * | 2002-12-26 | 2005-07-26 | Sun Microsystems, Inc. | Method and apparatus for generating an input switching reference |
| FR2853475B1 (fr) * | 2003-04-01 | 2005-07-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| JP4440214B2 (ja) * | 2003-12-26 | 2010-03-24 | パナソニック株式会社 | 半導体装置 |
| JP2007094970A (ja) | 2005-09-30 | 2007-04-12 | Toko Inc | 電圧供給回路 |
| JP4937865B2 (ja) * | 2007-09-11 | 2012-05-23 | 株式会社リコー | 定電圧回路 |
| JP5123679B2 (ja) | 2008-01-28 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 基準電圧生成回路及びその起動制御方法 |
| JP2010146526A (ja) * | 2008-12-22 | 2010-07-01 | Panasonic Corp | 基準電圧発生回路 |
| JP6903398B2 (ja) * | 2016-01-27 | 2021-07-14 | 三菱電機株式会社 | 駆動装置および液晶表示装置 |
| CN107967907B (zh) * | 2018-01-18 | 2021-03-09 | 京东方科技集团股份有限公司 | 反相电路、驱动方法、阵列基板、检测方法及显示装置 |
| US10386877B1 (en) * | 2018-10-14 | 2019-08-20 | Nuvoton Technology Corporation | LDO regulator with output-drop recovery |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4264785A (en) * | 1975-12-17 | 1981-04-28 | Sava Jacobson | Voltage regulator circuitry for a telephone answering device |
| JPH09140126A (ja) * | 1995-05-30 | 1997-05-27 | Linear Technol Corp | 適応スイッチ回路、適応出力回路、制御回路およびスイッチング電圧レギュレータを動作させる方法 |
| US5631598A (en) * | 1995-06-07 | 1997-05-20 | Analog Devices, Inc. | Frequency compensation for a low drop-out regulator |
-
1996
- 1996-09-30 JP JP25947796A patent/JP3427637B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-29 US US08/938,460 patent/US5886565A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10105258A (ja) | 1998-04-24 |
| US5886565A (en) | 1999-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3427637B2 (ja) | 基準電圧発生回路 | |
| US5694072A (en) | Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control | |
| US6177785B1 (en) | Programmable voltage regulator circuit with low power consumption feature | |
| US7015732B1 (en) | Power-on reset circuit with low standby current and self-adaptive reset pulse width | |
| US20120044021A1 (en) | Differential amplifier circuit | |
| US20070115030A1 (en) | Differential buffer circuit with reduced output common mode variation | |
| US5942921A (en) | Differential comparator with an extended input range | |
| KR100818105B1 (ko) | 내부 전압 발생 회로 | |
| JP2785732B2 (ja) | 電源降圧回路 | |
| US6084386A (en) | Voltage generation circuit capable of supplying stable power supply voltage to load operating in response to timing signal | |
| JP2994572B2 (ja) | ヒステリシス比較器を備えた電圧制限回路 | |
| WO2017051744A1 (ja) | 保護回路付きのレギュレータ回路 | |
| WO2011102189A1 (en) | Current limiting circuit | |
| JP3335183B2 (ja) | バッファ回路 | |
| JPH11161353A (ja) | 半導体集積回路装置 | |
| US6476669B2 (en) | Reference voltage adjustment | |
| JP2002108468A (ja) | 電流源回路 | |
| JP3556482B2 (ja) | 定電圧発生回路 | |
| JP3732841B2 (ja) | 遅延回路 | |
| JP2001022455A (ja) | レギュレータ回路 | |
| US5939902A (en) | Integrating circuit internally included in semiconductor device | |
| US7015744B1 (en) | Self-regulating low current watchdog current source | |
| JP5842475B2 (ja) | 電圧生成回路およびパワーオンリセット回路 | |
| US6404221B1 (en) | Threshold invariant voltage detecting device | |
| JP7553784B2 (ja) | 電源用半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140516 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |