JP4440214B2 - 半導体装置 - Google Patents
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Description
本発明の実施の形態1に係る半導体装置について図1及び図2を用いて説明する。図1は、本発明の実施の形態1に係る半導体装置の回路構成図である。図1に示す半導体装置は、コンパレータ1と、抵抗素子2と、容量素子3とを備える。コンパレータ1は2つの入力端子(入力端子N1及びN2)を有する。容量素子3は、一端が電源電圧4に接続され、他端が信号線L1を介してコンパレータ1の一方の入力端子(入力端子N1)に接続される。基準電圧の入力端子5は信号線L2を介してコンパレータ1の他方の入力端子(入力端子N2)に接続される。コンパレータ1は基準電圧と容量素子3の他端の出力とを入力して比較する。抵抗素子2は、コンパレータ1の入力端子N1に接続される信号線L1とコンパレータ1の入力端子N2に接続される信号線L2とを接続する。
次に、本発明の実施の形態2に係る半導体装置について図3及び図4を用いて説明する。図3は、本発明の実施の形態2に係る半導体装置の回路構成図である。図3に示す半導体装置は、図1に示す半導体装置におけるコンパレータ1に代えて、ヒステリシスコンパレータ6を備えることを特徴とする。なお、図1に示す半導体装置と同様の構成要素については、同一符号を付し説明を省略する。
次に、本発明の実施の形態3に係る半導体装置について図5及び図6を用いて説明する。図5は、本発明の実施の形態3に係る半導体装置の回路構成図であり、図3に示す半導体装置と同様の構成要素については、同一符号を付す。
図6において、まず、時間t0では、電源電圧4(電源電圧VDD)が印加され、基準電圧の入力端子5に基準信号VREFが印加される。
次に、本発明の実施の形態4に係る半導体装置について図7及び図8を用いて説明する。図7は、本発明の実施の形態4に係る半導体装置の回路構成図である。図7に示す半導体装置は、図1に示す半導体装置に、抵抗素子12及び13と2つの入力端子を有するコンパレータ11とからなる電圧変動検知回路と、論理和回路14とをさらに備えるものである。
次に、実施の形態5に係る半導体装置について図9及び図10を用いて説明する。図9は本発明の実施の形態5に係る半導体装置の回路構成図である。図9に示す半導体装置は、図1に示す実施の形態1に係る半導体装置に、切換え部15と制御部19とを追加したことを特徴とする。
以上のように構成される半導体装置の動作について図10を用いて説明する。図10は図9に示す半導体装置の動作を説明するためのタイミングチャート図である。
2,8,12,13 抵抗素子
3,9 容量素子
4 電源電圧
5 基準電圧の入力端子
6,7 ヒステリシスコンパレータ
10,14 論理和回路
15 切換え部
16 インバータ
17 Pチャネルトランジスタ
18 Nチャネルトランジスタ
19 制御部
IN1 任意の電圧の入力端子
N1,N2,N7,N8 コンパレータの入力端子
N3〜N6 ヒステリシスコンパレータの入力端子
Y1〜Y5 検知信号
101,115,116 電源端子
102 接地端子
103,104,105,106,203 抵抗素子
107,108 コンパレータ
109,111 分圧電圧
110,112 基準電圧
113,114 ノード
117,118,204 容量素子
119 論理積回路
201,202 インバータ
205 入力線
206 出力線
207 電源電圧変動検出出力線
Claims (8)
- 一端が電源電圧に接続される容量素子と、
それぞれの極性が異なる2つの入力ノードを有し、基準電圧と前記容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第1のコンパレータと、
前記第1のコンパレータの、一方の入力ノードと他方の入力ノードとを接続する第1の抵抗素子とを備え、
前記第1のコンパレータは、入力した前記基準電圧と前記容量素子の他端の出力との間に電圧差が生じたときに、前記比較結果を示す出力信号を活性化する半導体装置において、
前記電源電圧と接地との間に直列に配置され前記電源電圧を分圧する第2及び第3の抵抗素子と、
2つの入力ノードを有し、前記第2及び第3の抵抗素子が分圧した電圧と、基準電圧とを入力して比較する第2のコンパレータと、
前記第1のコンパレータの出力信号と前記第2のコンパレータの出力信号とを論理和演算する論理和回路とをさらに備えた、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のコンパレータまたは前記論理和回路の出力信号を入力し、前記第1のコンパレータまたは前記第2のコンパレータの出力信号が活性化されたときに前記半導体装置を含むシステムの動作を止めるリセット部をさらに備えた、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のコンパレータのいずれか一方の入力ノードに入力される前記容量素子の他端の出力の値を任意の値に切換える切換え部をさらに備えた、
ことを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記半導体装置の電源投入時に、前記切換え部を動作させる制御部をさらに備えた、
ことを特徴とする半導体装置。 - 一端が電源電圧に接続される第1及び第2の容量素子と、
それぞれの極性が異なる2つの入力ノードを有し、基準電圧と前記第1の容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第1のコンパレータと、
それぞれの極性が異なる2つの入力ノードを有し、基準電圧と前記第2の容量素子の他端の出力とを入力してそれぞれの電圧値を比較して比較結果を示す信号を出力する第2のコンパレータと、
前記第1及び第2のコンパレータの、一方の入力ノードと他方の入力ノードとをそれぞれ接続する第1及び第2の抵抗素子と、
前記第1のコンパレータの出力信号と前記第2のコンパレータの出力信号とを論理和演算する論理和回路とを備え、
前記第1及び第2のコンパレータはそれぞれ、入力した前記基準電圧と前記容量素子の他端の出力との間に電圧差が生じたときに、前記比較結果を示す出力信号を活性化し、前記第1のコンパレータにおける前記第1の容量素子の他端の出力を入力する入力ノードの極性は、前記第2のコンパレータにおける前記第2の容量素子の他端の出力を入力する入力ノードの極性と逆である半導体装置において、
前記電源電圧と接地との間に直列に配置され前記電源電圧を分圧する第3及び第4の抵抗素子と、
2つの入力ノードを有し、前記第3及び第4の抵抗素子が分圧した電圧と、基準電圧とを入力して比較し比較結果を示す信号を前記論理和回路に出力する第3のコンパレータとをさらに備えた、
ことを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記論理和回路の出力信号を入力し、前記第1のコンパレータ、前記第2のコンパレータまたは前記第3のコンパレータの出力信号が活性化されたときに前記半導体装置を含むシステムの動作を止めるリセット部をさらに備えた、
ことを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記第1のコンパレータのいずれか一方の入力ノードに入力される前記第1の容量素子の他端の出力の値と、前記第2のコンパレータのいずれか一方の入力ノードに入力される前記第2の容量素子の他端の出力の値とを、任意の値に切換える切換え部を備えた、
ことを特徴とする半導体装置。 - 請求項7に記載の半導体装置において、
前記半導体装置の電源投入時に、前記切換え部を動作させる制御部を備えた、
ことを特徴とする半導体装置。
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