KR101609692B1 - 저잡음 증폭기 - Google Patents

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Abstract

본 발명은 저잡음 증폭기에 관한 것으로, RF 신호를 입력받아 노이즈 특성을 개선하는 제 1 입력단 및 상기 RF 신호의 차동 신호를 입력받아 노이즈 특성을 개선하는 제 2 입력단을 포함하는 제 1 증폭부; 및 상기 제 1 증폭부의 신호를 입력받아 진폭 및 위상의 미스 매치를 보상하고 증폭하는 제 2 증폭부를 포함하는 구성을 마련하여 종래 기술에 비해 인덕터를 사용하지 않고, 싱글 투 디퍼렌셜(Single to differential)을 사용함으로써 디퍼렌셜로 인한 장점을 가짐과 동시에 단일 입력(Single input)을 사용함으로써 핀 개수를 줄일 수 있다는 점으로 인해 칩 사이즈를 현저히 줄일 수 있다는 효과가 얻어진다.

Description

저잡음 증폭기{Low Noise Amplifier}
본 발명은 저잡음 증폭기에 관한 것으로, 특히 칩 사이즈를 줄이면서 위상 및 게인 미스매치를 보상할 수 있는 저잡음 증폭기에 관한 것이다.
무선 수신기는 저잡음 증폭기 (LNA; Low Noise Amplifier)를 포함하여 안테나에 의해 수신된 무선주파수 신호들을 증폭시킨다. 무선 수신기는 디지털 텔레비전, 디지털 직접 브로드캐스트 시스템, 개인 휴대 정보단말기 (PDA), 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 멀티미디어 플레이어, 휴대형 게임기, 비디오 게임 콘솔, 디지털 카메라, 디지털 레코딩 디바이스, 셀룰러 또는 위성 무선 전화기, RF ID, 스마트폰 등을 포함하는 다양한 디바이스들 내에 제공될 수 있다.
무선 수신기는 안테나, 저잡음 증폭기(LNA), 하향 변환 믹서, 아날로그-디지털 변환기(ADC) 및 모뎀을 포함한다. 저잡음 증폭기는 수신 경로의 첫 증폭기로서, 수신 경로 전체의 잡음지수에 가장 큰 영향을 미치므로, 저잡음 증폭기는 특히 작은 잡음지수를 갖도록 설계되어야 하고, 입출력 임피던스가 50Ω에 정합하기가 쉬
워야 하고, 아울러 우수한 선형성을 갖도록 설계되어야 한다.
저잡음 증폭기의 잡음지수가 수신기 전체의 신호대 잡음비(SNR, signal to noise ratio) 성능을 좌우하므로 다양한 CMOS 저잡음 증폭기 구조들이 연구되고 있다. 기존의 개발된 구조들은 공통 게이트 저잡음 증폭기(common-gate LNA), 저항 회귀 저잡음 증폭기(Resistive Feedback LNA), 인턱티브 디제너레이션을 가지는 공통 소스 저잡음 증폭기(inductively degeneration common-source LNA) 등이 있다.
특히 저잡음 증폭기는 S11(입력반사계수)를 일정 수준 이하로 유지한 채 잡음지수(NF, noise figure)를 최대한 줄이는 것이 중요한데, 인턱티브 디제너레이션을 가지는 공통 소스 저잡음 증폭기는 이를 가능하게 한다. 하지만 이 경우 인덕터 사용으로 인해 칩의 크기가 커지는 문제가 있다. 디퍼렌셜 입력(Differential input)을 사용할 경우 패드(PAD)의 개수가 싱글 입력(Single input)에 비해 2배로 증가하기 때문에 칩사이즈 면에서 손실이 크다. 또한 신호를 싱글로 처리하게 될 경우 짝수항의 하모닉(even harmonic term)이 사라지지 않고, AC 그라운드를 잡기가 어렵다는 단점이 있다. 그렇기 때문에 입력은 싱글로 받되 출력을 디퍼렌셜로 한다면 칩사이즈 측면에서나 하모닉 측면에서 각각의 장점을 취할 수 있다. 협대역의 응용분야에서는 3차 하모닉에 의한 특성을 중요하게 여기지만 광대역이 되면 2차 하모닉에 의한 왜곡이 생기게 된다.
싱글-투-디퍼렌셜(Single to differential) LNA를 구현하는 방법으로는 다음과 같은 방법이 많이 사용된다.
첫번째 방법으로, 트랜스포머(Transformer)를 안테나 다음에 삽입하여 차동(differential) 구조를 구현하는 방법인데, 트랜스미터 자체의 사이즈가 커서 일반적으로 회로 내부에 구현하기 힘들다. 이 경우 하모닉 왜곡과 잡음 특성을 살펴보면, 전반적인 특성이 우수하지만, 벌키(bulky) 소자를 사용하게 되어 소형화와 집적화하기에 한계가 있다.
두번째 방법으로는, 싱글입력-차동출력의 LNA를 구현하는 것이다. 저잡음 특성과 함께 차동 구조를 갖는다. 이때, 공통 게이트(CG) 회로를 입력에 사용하는 경우 NF 특성이 보통 2dB 이상으로 높은 저잡음 특성을 요구하는 경우에는 사용하기 힘들다. 한편, 차동 입력의 한 쪽을 그라운드 처리하여 의사 차동(pseudo differential) 동작을 하도록 하는 경우, 보통 OP 앰프에서 구현하며, CMRR(Common Mode Rejection Ratio) 문제로 인해 노이즈 특성이나, 선형성(linearity) 특성이 좋지 않다. 이러한 두번째 방법은 NF 특성이 좋지 않다. 저잡음 증폭기의 특성상 NF의 요구조건이 높지 않은 회로에 응용될 수 있다.
세번째 방법으로는, 저잡음 특성이 좋은 싱글타입 LNA를 싱글-투-디퍼렌셜(single to differential) LNA 앞에 놓아서 저잡음 특성과 차동(differential) 특성을 동시에 만족하는 구조이다. 이 경우 광대역 싱글-투-디퍼렌셜 (single to differential) LNA 구조에 적합한 구조이지만, 초단 LNA의 선형성 특성의 한계로 하모닉 왜곡(harmonic distortion)에 취약하다.
이러한 종래의 저잡음 증폭기들은 약간의 구조적 차이는 있지만 모두 인덕터를 사용하기 때문에 칩 사이즈가 커지는 문제점이 있다. 또한 앞서 살펴본 것과 같이 하모니 왜곡에 취약하다는 문제점이 있다.
예를 들어, 하기 특허문헌 1에는 선형성 및 잡음 지수를 개선한 저잡음 증폭기가 개시되어 있지만 여전히 인덕터를 사용하기 때문에 칩 사이즈가 커지는 단점이 있다.
대한민국 등록특허공보 제 10-1123211호(2012.03.20. 공고)
본 발명의 목적은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 인덕터를 사용하지 않고 소형화가 가능한 저잡음 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 파워 및 잡음 지수를 동시 매칭을 가능하게 하는 저잡음 증폭기를 제공하는 것이다.
본 발명의 또 다른 목적은 위상 및 이득 미스매치를 보상하는 저잡음 증폭기를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 저주파 증폭기는 RF 신호를 입력받아 노이즈 특성을 개선하는 제 1 입력단 및 상기 RF 신호의 차동 신호를 입력받아 노이즈 특성을 개선하는 제 2 입력단을 포함하는 제 1 증폭부; 및 상기 제 1 증폭부의 신호를 입력받아 진폭 및 위상의 미스 매치를 보상하고 증폭하는 제 2 증폭부를 포함하는 것을 특징으로 한다.
상기 제 1 입력단은 RF 신호를 입력받는 제 1 MOS 트랜지스터 및 드레인이 제 1 MOS의 드레인과 연결된 제 2 MOS 트랜지스터를 포함하고, 상기 제 2 입력단은 상기 RF 신호의 차동 신호를 입력받는 제 3 MOS 트랜지스터 및 드레인이 제 3 MOS 트랜지스터의 드레인과 연결된 제 4 MOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제 2 증폭부는 게이트가 상기 제 1 MOS 트랜지스터의 게이트에 연결된 제 5 MOS 트랜지스터; 게이트가 상기 제 3 MOS 트랜지스터의 게이트에 연결된 제 6 MOS 트랜지스터; 게이트가 상기 제 4 MOS 트랜지스터의 게이트에 연결된 제 7 MOS 트랜지스터; 및 게이트가 상기 제 2 MOS 트랜지스터의 게이트에 연결된 제 8 MOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제 1 MOS 트랜지스터의 드레인과 제 3 MOS 트랜지스터의 게이트가 연결되어 있는 것을 특징으로 한다.
상기 제 2 MOS 트랜지스터는 게이트와 드레인이 동일 노드로 연결된 것을 특징으로 한다.
상기 제 4 MOS 트랜지스터는 게이트와 드레인이 동일 노드로 연결된 것을 특징으로 한다.
상기 제 5 MOS 트랜지스트의 드레인과 제 7 MOS 트랜지스터의 드레인이 연결된 것을 특징으로 한다.
상기 제 6 MOS 트랜지스트의 드레인과 제 8 MOS 트랜지스터의 드레인이 연결된 것을 특징으로 한다.
상기 제 1 MOS 트랜지스터의 드레인과 상기 제 5 MOS 트랜지스터의 드레인 사이에는 제 1 커패시터가 연결되고,
상기 제 3 MOS 트랜지스터의 드레인과 상기 제 6 MOS 트랜지스터의 드레인 사이에는 제 2 커패시터가 연결되는 것을 특징으로 한다.
상기 제 1, 제 3, 제 5, 및 제 6 MOS 트랜지스터는 NMOS 트랜지스터이고,
상기 제 2, 제 4, 제 7, 및 제 8 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 저잡음 증폭기에 의하면,
종래 기술에 비해 인덕터를 사용하지 않고, 싱글 투 디퍼렌셜(Single to differential)을 사용함으로써 디퍼렌셜로 인한 장점을 가짐과 동시에 단일 입력(Single input)을 사용함으로써 핀 개수를 줄일 수 있다는 점으로 인해 칩 사이즈를 현저히 줄일 수 있다는 효과가 얻어진다.
또한, 본 발명에 따른 저잡음 증폭기에 의하면, 위상 및 이득 미스매치를 보상할 수 있고 하모닉 지수를 줄일 수 있다는 효과가 얻어진다.
도 1은 본 발명의 바람직한 실시 예에 따른 저잡음 증폭기의 회로도,
도 2는 도 1의 회로도의 신호 흐름을 도시한 회로도,
도 3 및 도 4는 도 2의 회로도에서 위상 관계를 도시한 그래프,
도 5는 본 발명의 다른 실시 예에 따른 저잡음 증폭기의 회로도,
도 6은 본 발명에 따른 저주파 증폭기의 이득, S 파라미터, 잡음 지수의 시뮬레이션 결과를 나타낸 그래프,
도 7은 본 발명에 따른 저주파 증폭기의 이득 미스매치 및 위상 미스매치 정도를 시뮬레이션으로 나타낸 그래프이다.
이하 본 발명의 바람직한 실시 예에 따른 저잡음 증폭기를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1을 참조하면, 본 발명에 따른 저잡음 증폭기는 제 1 증폭부(10, 20) 및 제 2 증폭부(30)를 포함한다. 상기 제 1 증폭부는 제 1 입력단(10)과 제 2 입력단(20)으로 구성된다.
상기 제 1 입력단(10)은 NMOS 트랜지스터(M1)와 PMOS 트랜지스터(M2)를 포함하고, 제 2 입력단(20)은 NMOS 트랜지스터(M3)와 PMOS 트랜지스터(M4)를 포함하여 구성된다.
제 1 입력단(10)의 NMOS 트랜지스터(M1)의 게이트를 통해 RF 신호가 입력되고 드레인은 PMOS 트랜지스터(M2)의 드레인과 연결된다. 제 2 입력단(20)의 NMOS 트랜지스터(M3)의 게이트는 NMOS 트랜지스터(M1)의 드레인과 연결되어 반전된 RF 신호 즉, NMOS 트랜지스터(M1)에 입력되는 신호와 180도 위상 차이가 나는 신호가 NMOS 트랜지스터(M3)의 게이트로 입력된다. M1의 드레인과 M3의 게이트를 연결함으로써 하나의 입력 신호단자(Vin)만을 사용해 차동 신호를 입력할 수 있다. 따라서 입력 신호 단자를 반으로 줄일 수 있고 그에 따라 칩의 사이즈도 줄일 수 있다. 그리고 PMOS 트랜지스터(M4)의 드레인은 NMOS 트랜지스터(M3)의 드레인과 연결된다.
이때 M2와 M4는 드레인과 게이트가 연결되어 제 1 입력단(10)의 출력 임피던스가 1 over 컨덕턴스가 되도록 조정한다. 제 1 입력단(10)의 출력 임피던스는 아래 수학식과 같이 나타낼 수 있다.
Figure 112014069268909-pat00001
여기서,
Figure 112014069268909-pat00002
는 PMOS 트랜지스터(M2)의 컨덕턴스이다.
상기 PMOS 트랜지스터의 드레인과 게이트를 연결함으로써 출력 임피던스를 M2의 1/컨덕턴스(g mP )로 근사화시킬 수 있고, 그 결과 Vin에서 VINB 까기지의 이득(gain)이 1로 근사화되어 게인 미스매칭를 보상할 수 있다. 제 2입력단(20)도 동일한 방식으로 동작하므로 제 입력단에 대한 설명을 생략하기로 한다.
제 2 증폭부(30)는 2개의 NMOS 트랜지스터(M5, M6)와 2개의 PMOS 트랜지스터(M7, M8)을 포함한다. NMOS 트랜지스터(M5)의 게이트는 입력단자와 연결되어 입력 신호(Vin)을 입력받고, NMOS 트랜지스터(M6)은 NMOS 트랜지스터(M3)의 게이트와 연결되어 반전된 입력신호(INB)를 입력받는다. PMOS 트랜지스터(M7)의 드레인은 NMOS 트랜지스터(M5)의 드레인과 연결되고, PMOS 트랜지스터(M8)의 드레인인 NMOS 트랜지스터(M6)의 드레인과 연결된다.
상기와 같은 회로에 의해 출력단(OUTN)과 출력단(OUTP)는 이득과 위상이 보상된 출력신호를 얻을 수 있다.
도 2는 도 1의 회로도의 시호 흐름을 도시한 것으로 도 2를 참조하면, NMOS 트랜지스터(M1)와 NMOS(M5)의 게이트는 동일 노드로 연결되어 있지만 입력되는 신호가 서로 상이한 것을 확인할 수 있다. 중심선(AB)를 중심으로 회로가 대칭이 되므로 흐르는 신호도 대칭이 되는 것이 이상적이지만 공정단계에서 회로를 집적할 때, PMOS와 NMOS 사이의 거리 차이로 인해 두 소자 사이의 오차가 생기게 된다.
위 회로에서
Figure 112014069268909-pat00003
등은 이러한 오차를 가정하여 나타낸 것이다.
제 1 입력단(10)의
Figure 112014069268909-pat00004
는 이득 미스매치로 인해 발생하는 오차를 나타낸 것이다. NMOS 트랜지스터(M1)의 이득값(Vinb/Vin)은 아래 [수학식 2]에서와 같이 -1이 되는 것이 이상적이지만 실제 -1이 되기는 거의 불가능하다. 즉,
Figure 112014069268909-pat00005
는 1에서 벗어난 정도를 나타낸 것이다. 고주파에서는 MOS의 기생 커패시터로 인해 위상에도 오차가 생기지만 본 회로에서는 고려하지 않았다.
Figure 112014069268909-pat00006
도 3 및 도 4는 도 2에서
Figure 112014069268909-pat00007
의 관계를 도시한 것이다. 만약
Figure 112014069268909-pat00008
이라면 도 3에서와 같이 벡터들을 더했을 때 이득 미스매치(gain mismatch)와 위상 미스매치(phase mismatch)는 정확히 0이 된다. OUTP 노드에서와 OUTN 노드에서의 화살표가 길이가 서로 같고 위상이 정확히 180도 반전되어 있는 것을 확인할 수 있다.
하지만
Figure 112014069268909-pat00009
이라면, 이득은 물론 위상 미스매치까지 덩달아 발생하게 된다. 도 4에서 화살표의 크기가 일치하지 않는 것을 확인할 수 있다.
도 5는 본 발명의 다른 실시 예를 도시한 것으로 MOS의 기생커패시터를 고려한 것이다. 커패시터(C1, C2)를 추가한 것은 MOS의 기생 커패시터를 상쇄시켜주는 마이너스 커패시터의 역할을 하기 때문이다.
MOS 트랜지스터의 경우 기생 커패시터로 인해 미스매치가 발생하게 되는데 NMOS 트랜지스터(M1)에서 발생한 기생 커패시터 성분은 출력노드(OUTP)에서는 증폭되어 나타나기 때문에 이를 고려할 필요가 있다. 도 5와 같이 입력부의 NMOS 트랜지스터(M1)의 드레인과 NMOS 트랜지스터(M5) 드레인 사이에 커패시터(C1)를 추가하게 될 경우 밀러 이론(Miller theory)에 의해 기생 커패시터 성분을 상쇄할 수 있다. 즉 기생 커패시터 성분을 0에 가깝게 만들어 주파수에 대한 의존성이 줄어든다.
도 6은 본 발명에 따른 저주파 증폭기의 이득, S 파라미터, 잡음 지수의 시뮬레이션 결과를 도시한 것으로, 도 6(a)는 종래기술에 의한 것이고 도 6(b)는 본 발명에 의한 시뮬레이션 결과이다. 도면 6을 참조하면, 본 발명에 의한 이득(Gain), 잡음 지수(NF), S11이 종래의 기술과 큰 차이가 없음을 알 수 있다. 그러나 본발명은 인덕터를 사용하지 않았고, 싱글 입력을 사용하였기 때문에 면적을 크게 줄였음에도 종래의 기술과 비슷한 성능을 보인다.
도 7은 본 발명에 따른 저주파 증폭기의 이득 미스매치 및 위상 미스매치 정도를 나타낸 것으로, 600MHz를 기준으로 한 시뮬레이션 결과를 나타낸 것이다. 도 7(a)는 종래 기술에 의한 것이고 도 7(b)는 본 발명에 의한 것이다. 도 7을 참조하면 본 발명에 의해 결과치가 종래 기술에 의할 때 보다 위상 미스매치 및 이득 미스매치 정도가 우수한 것을 확인할 수 있다.
아래 [표 1]은 종래 기술에 의한 저주파 증폭기의 시뮬레이션 결과를 수치로 나타낸 것이고, [표 2]는 본 발명에 의한 저주파 증폭기의 시뮬레이션 결과를 수치로 나타낸 것이다. 아래 표를 참조하면 시뮬레이션 결과를 보다 정확하게 확인할 수 있다.
Figure 112014069268909-pat00010
Figure 112014069268909-pat00011
이상 본 발명자에 의해서 이루어진 발명을 상기 실시 예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시 예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
10: 제 1 입력단 20: 제 2 입력단
30: 제 2 증폭부

Claims (10)

  1. RF 신호를 입력받아 노이즈 특성을 개선하는 제 1 입력단 및 상기 RF 신호의 차동 신호를 입력받아 노이즈 특성을 개선하는 제 2 입력단을 포함하는 제 1 증폭부; 및
    상기 제 1 증폭부의 신호를 입력받아 진폭 및 위상의 미스 매치를 보상하고 증폭하는 제 2 증폭부를 포함하며,
    상기 제 1 입력단은 RF 신호를 입력받는 제 1 MOS 트랜지스터 및 드레인이 제 1 MOS의 드레인과 연결된 제 2 MOS 트랜지스터를 포함하고,
    상기 제 2 입력단은 상기 RF 신호의 차동 신호를 입력받는 제 3 MOS 트랜지스터 및 드레인이 제 3 MOS 트랜지스터의 드레인과 연결된 제 4 MOS 트랜지스터를 포함하고,
    상기 제 2 증폭부는 게이트가 상기 제 1 MOS 트랜지스터의 게이트에 연결된 제 5 MOS 트랜지스터; 게이트가 상기 제 3 MOS 트랜지스터의 게이트에 연결된 제 6 MOS 트랜지스터; 게이트가 상기 제 4 MOS 트랜지스터의 게이트에 연결된 제 7 MOS 트랜지스터; 및 게이트가 상기 제 2 MOS 트랜지스터의 게이트에 연결된 제 8 MOS 트랜지스터를 포함하며,
    상기 제 1 MOS 트랜지스터의 드레인과 상기 제 5 MOS 트랜지스터의 드레인 사이에는 제 1 커패시터가 연결되고, 상기 제 3 MOS 트랜지스터의 드레인과 상기 제 6 MOS 트랜지스터의 드레인 사이에는 제 2 커패시터가 연결되는 것을 특징으로 하는 저잡음 증폭기.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제 1 MOS 트랜지스터의 드레인과 제 3 MOS 트랜지스터의 게이트가 연결되어 있는 것을 특징으로 하는 저잡음 증폭기.
  5. 제 1항에 있어서,
    상기 제 2 MOS 트랜지스터는 게이트와 드레인이 동일 노드로 연결된 것을 특징으로 하는 저잡음 증폭기.
  6. 제 1항에 있어서,
    상기 제 4 MOS 트랜지스터는 게이트와 드레인이 동일 노드로 연결된 것을 특징으로 하는 저잡음 증폭기.
  7. 제 1항에 있어서,
    상기 제 5 MOS 트랜지스트의 드레인과 상기 제 7 MOS 트랜지스터의 드레인이 연결된 것을 특징으로 하는 저잡음 증폭기.
  8. 제 1항에 있어서,
    상기 제 6 MOS 트랜지스트의 드레인과 상기 제 8 MOS 트랜지스터의 드레인이 연결된 것을 특징으로 하는 저잡음 증폭기.
  9. 삭제
  10. 제 1항에 있어서,
    상기 제 1, 제 3, 제 5, 및 제 6 MOS 트랜지스터는 NMOS 트랜지스터이고,
    상기 제 2, 제 4, 제 7, 및 제 8 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 저잡음 증폭기.

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* Cited by examiner, † Cited by third party
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US5736892A (en) 1993-12-10 1998-04-07 Rambus, Inc. Differential charge pump circuit with high differential impedance and low common mode impedance
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